KR20110125186A - 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓에 관한 것으로, 특히 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓으로서, 전도성 소켓 핀; 및 상기 전도성 소켓 핀이 개별로 삽입 장착될 수 있는 복수의 관통홀이 매트릭스(matrix) 형식으로 배열된 베이스 하우징;을 포함하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 개시한다.

Description

반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓{Test socket for testing performance a semiconductor chip package}
본 발명은 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓에 관한 것으로, 더욱 상세하게는 최소화된 구성 부품으로 조립성이 우수하고, 빈번한 테스트 공정에도 전도성 소켓 핀의 파손 및 파열의 방지를 통한 기대수명의 향상이 가능하며, 전도성 소켓 핀의 개별 부품의 교체가 용이하고, 그에 따른 유지보수의 간이성이 증대될 수 있는 구조를 갖는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓에 관한 것이다.
일반적으로 제조공정이 완료된 집적회로(IC), 즉 반도체 칩 패키지는 다양한 테스트를 거치면서 정상제품과 불량제품으로 분류되며, 테스트 공정을 통하여 제품의 신뢰성이 유지된다.
이러한 제조공정이 완료된 반도체 칩 패키지의 전기적 특성 및 신뢰성을 검증하는 테스트 공정은, 일반적으로 테스트 검출장치에 올려진 테스트 소켓에 반도체 칩 패키지를 접촉시킨 상태에서 테스트 공정이 진행되며, 상기 테스트 소켓의 소켓 핀은 반도체 칩 패키지의 연결단자와 각기 접촉되어 전기적으로 접속될 수 있도록 반도체 칩 패키지의 연결단자의 배치에 대응되게 형성된다.
특히, 오늘날의 전자산업이 더욱 경량화, 소형화, 고속화, 다기능화, 및 고성능화 되고 높은 신뢰성을 갖는 제품이 요구되는 추세에서, 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술중의 하나가 패키지 조립 기술이며, 이에 따라 근래에 개발된 패키지 중의 하나가 BGA(Ball Grid Array) 패키지이다.
볼 그리드 어레이(Ball Grid Array)는 SMD(Surface Mount Devices : 표면실장소자)의 인종인데, 패키징 실장 시 Pin(PGA)이나 Lead(QFP)면 대신 Ball을 사용하는 패키징 기술이며, 장점으로는 부품의 실장 면적을 줄이고, 외부 단자가 나와 있지 않아 노이즈에도 강한 특성을 갖는다.
즉, BGA 패키지는 통상적인 플라스틱 패키지에 비하여 모 기판(mother board)에 대한 실장 면적을 축소시킬 수 있고, 전기적 특성이 우수하다는 장점들을 가지고 있다.
또한, BGA 패키지는 통상적인 플라스틱 패키지와 달리 리드 프레임 대신에 인쇄회로기판과 같은 배선기판을 사용한다. 배선기판은 반도체 칩이 접착되는 면의 반대쪽 전면을 솔더 볼(solder ball)들의 형성 영역으로 제공할 수 있기 때문에 모 기판에 대한 실장 밀도 면에서 유리하다.
대한민국 공개특허번호 10-2004-0012318호는 반도체 디바이스 테스트용 소켓 장치의 기술을 개시한다.
이러한 종래의 반도체 디바이스 테스트용 소켓 장치는, 테스트 대상물인 반도체 디바이스와 테스트 보드를 전기적으로 연결시키기 위해 테스트 보드에 실장되는 반도체 디바이스 테스트용 소켓에 있어서, 다수의 관통 홀들이 배열 형성된 하우징; 상기 하우징의 이면에 체결되며, 다수의 관통 홀들이 배열 형성된 이면 덮개; 및 상기 하우징 및 이면 덮개의 대응하는 관통 홀들에 수용되어, 상기 반도체 디바이스와 상기 테스트 보드를 전기적으로 연결시키고, 상기 반도체 디바이스를 프로브시키기 위한 프로브 핀들을 포함하며, 상기 프로브 핀들의 각각이 상기 반도체 디바이스에 전기적으로 접촉하게 되는 플런저와, 상기 플런저의 고정부에 일단이 끼워져 고정되며 상기 테스트 보드에 전기적으로 접촉하게 되는 코일 스프링을 갖는 구조로 구성된다.
또한, 반도체 디바이스와 접촉되는 프로브 핀들이 도전성의 봉체 형상의 플런저로서, 상기 플런저가 베릴륨동과 같은 동계 합금재질로 구성되며, 상부 플런저의 선단부가 등각 배열되는 4개의 돌기를 갖도록 구성되는 금속 탐침이 적용되는 구성으로, 구성 부품이 많고 조립도가 복잡함은 물론, 테스트 대상물인 반도체 디바이스의 연결 부분의 파손이 우려되는 문제가 있다.
대한민국 공개특허번호 : 10-2004-0012318호(반도체 디바이스 테스트용 소켓 장치)
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 종래의 테스트 소켓에 비해 구성되는 부품이 최소화되고, 조립성이 우수하며, 빈번한 테스트 공정에도 기대수명의 향상을 꾀할 수 있는 구조를 갖는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 전도성 소켓 핀의 재질을 실리콘 러버 소재로 구성함으로써 우수한 전도성과 함께 탄성계수가 확보되도록 함으로써, 전도성 소켓 핀과 테스트 대상물인 반도체 칩 패키지의 연결 단자의 파손이 최소화될 수 있는 구조를 가지는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 제공하는 데 있다.
또한, 본 발명의 다른 목적은 전도성 소켓 핀의 개별 교체가 가능하고, 그에 따른 유지보수의 용이성이 증대되는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 제공하는 데 있다.
또한, 소켓 핀의 착탈시 실리콘 러버 소재의 신축성 및 탄성에 따른 압축응력과 인장응력을 그대로 이용함으로써 착탈시 필요한 특별한 고정장치를 더 부가할 필요가 없으며, 따라서 소켓을 포함하는 테스터의 구조를 단순화 할 수 있도록 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 제공하는 데 있다.
본 발명은 전술한 본 발명의 목적을 달성하기 위하여, 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓으로서, 전도성 소켓 핀; 및 상기 전도성 소켓 핀이 개별로 삽입 장착될 수 있는 복수의 관통홀이 매트릭스(matrix) 형식으로 배열된 베이스 하우징;을 포함하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓을 제공한다.
상기 테스트 소켓은, 상기 관통홀에 대응하는 배열을 갖는 쓰루 홀(through hole)이 형성되며, 상기 전도성 소켓 핀이 삽입 장착된 상태에서 상기 베이스 하우징과 착탈 가능하게 체결되어 상기 전도성 소켓 핀을 고정시키는 고정 하우징;을 더 포함하는 것이 바람직하다.
상기 베이스 하우징은, 판상의 메인 베이스; 상기 복수의 관통홀이 매트릭스 형식으로 배열되는 서브 베이스;를 포함하되, 상기 서브 베이스는, 상기 고정 하우징의 체결시 상기 메인 베이스의 상부면과 일치되도록 상기 고정 하우징의 두께 만큼 단차가 진 움푹 패인 영역으로 구성되는 것이 바람직하다.
상기 베이스 하우징의 관통홀에 전도성 소켓 핀이 삽입 장착되고, 그 위로 고정 하우징의 체결시, 상기 베이스 하우징의 하부와 상기 고정 하우징의 상부로 상기 전도성 소켓 핀의 일부가 상하로 노출되는 구조인 것이 바람직하다.
상기 베이스 하우징의 관통홀에 전도성 소켓 핀이 삽입 장착되었을 때, 상기 베이스 하우징의 하부와 상부로 상기 전도성 소켓 핀의 일부가 상하로 노출되는 구조인 것이 바람직하다.
상기 전도성 소켓 핀은, 분말 형태로 구성되는 전도성 재료가 실리콘 러버(silicone rubber) 소재에 확산 분포되는 구조로 조성되는 전도성의 탄성 구조체인 것이 바람직하다.
상기 전도성 소켓 핀은, 상단 접촉면을 구비하는 상부 단자와, 하단 접촉면을 구비하는 하부 단자가 일체로 형성되는 기둥형상인 것이 바람직하다.
상기 기둥 형상의 전도성 소켓 핀은 중심부위가 돌출되는 결합부가 형성되는 것이 바람직하다.
상술한 바와 같이 본 발명에 의한 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓에 의하면, 최소화된 구성 부품으로 조립성이 우수하고, 빈번한 테스트 공정에도 기대수명이 향상되는 작용효과가 있다.
또한, 본 발명은 전도성 소켓 핀의 개별 부품의 교체가 가능하고, 그에 따른 테스트 소켓의 유지보수의 용이성이 증대되는 작용효과가 있다.
또한, 본 발명은 전도성 소켓 핀을 실리콘 러버 소재로 구성함으로써 금속단자를 갖거나 혹은 금속 탐침의 형태로 구성되는 종래의 소켓 핀에 비해 우수한 전도성과 함께 탄성계수가 확보됨은 물론, 전도성 소켓 핀과 테스트 대상물인 반도체 칩 패키지의 연결 단자의 파손이 최소화되는 작용효과가 있다.
즉, 전도연결 부품으로 사용되는 전도성 소켓 핀의 파손 및 파열이 방지되고, 반도체 칩 패키지의 연결부분이 파손되거나 뚫리는 문제 등이 방지된다.
또한, 소켓 핀의 착탈시 실리콘 러버 소재의 신축성 및 탄성에 따른 압축응력과 반대로 소켓에 가해지는 인장응력을 그대로 이용함으로써 착탈시 필요한 특별한 고정장치를 더 부가할 필요가 없으며, 따라서 소켓을 포함하는 테스터의 구조를 단순화 할 수 있도록 하는 작용효과가 있다.
도 1은 본 발명에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓의 조립구성을 나타낸 사시도로서 (a)는 고정하우징을 구비하는 경우, (b)는 고정하우징을 구비하지 않는 경우,
도 2는 본 발명의 일 실시예에 따른 신호검출 핀이 적용되는 테스트 소켓의 분해구성을 나타낸 분해사시도로서 (a) 고정하우징이 구비되는 경우, (b) 고정하우징이 구비되지 아니하는 경우,
도 3은 본 발명의 일 실시예에 따른 신호검출 핀이 적용되는 테스트 소켓의 분해구성을 나타낸 분해단면도,
도 4는 도 3에 따른 A의 확대도,
도 5는 본 발명의 일 실시예에 따른 신호검출 핀이 적용되는 테스트 소켓의 조립구성을 나타낸 단면도,
도 6은 도 5에 따른 B의 확대도,
도 7은 본 발명의 다른 실시예에 따른 신호검출 핀이 적용되는 테스트 소켓의 분해구성을 나타낸 분해단면도,
도 8은 본 발명의 다른 실시예에 따른 신호검출 핀이 적용되는 테스트 소켓의 조립구성을 나타낸 단면도,
도 9는 본 발명에 따른 신호검출 핀이 적용된 테스트 소켓의 사용 상태를 설명하기 위해 나타낸 일부절결 단면도로서 (a) 결합부가 구비된 핀의 경우, (b) 결합부가 구비되지 아니한 핀의 경우,
도 10은 도 9에 따른 C의 확대도를 도 9의 (a), (b)에 관해서 각각 나타낸 것이다.
이하, 본 발명의 바람직한 실시예를 첨부된 도 1 내지 도 10의 도면들을 참조하여 상세히 설명한다. 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓의 조립구성을 사시도로서 (a)는 고정하우징을 구비하는 경우, (b)는 고정하우징을 구비하지 않는 경우를 각각 나타낸 것이고, 도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓의 분해구성을 분해사시도로 나타낸 것으로서, (a)는 고정하우징을 구비하는 경우, (b)는 고정하우징을 구비하지 않는 경우를 각각 나타낸 것이며, 도 3은 본 발명에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓의 분해구성을 단면도로 나타낸다.
본 발명의 일 실시예에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓은 도 1 내지 도 3에 도시되는 바와 같이, 전도성 소켓 핀(110), 베이스 하우징(120), 및 고정 하우징(130)으로 크게 구성될 수 있다. 여기서, 도 1 및 도 2의 (b)의 경우는 고정하우징(113)이 별도로 구비되지 아니하며, 후술하는 메인 베이스(112)와 서브 베이스(113)가 별도로 구분됨 없이 베이스 하우징(120)의 상부가 편평면으로 이루어지도록 한 것이다. 즉, 후술하는 바와 같이, 실리콘 러버(silicone rubber)소재로 제작된 전도성 소켓 핀(110)은 그 자체로 베이스 하우징(120)에 고정될 수 있기 때문에 고정 하우징(130)을 별도로 마련함으로써 소켓 핀(110)을 베이스 하우징(120)에 고정할 필요가 없는 경우도 존재할 수 있다. 이를 도 7 및 도 8에 나타내었다. 도 7 및 도 8에서 도시되는 바와 같이, 베이스 하우징(120)은 그 상면이 편평면으로 구성된다.
여기서, 도 7 및 도 8은 상기 고정 하우징(130)이 구비되지 아니하는 베이스 하우징(120)에 대하여 결합부(111)가 생략된 형태의 소켓 핀(110)을 결합한 것에 관하여 도시한 것이다.
다만, 여기서는 주로 베이스 하우징(120)에 고정 하우징(130)이 구비되는 구성에 대하여 설명하기로 한다.
상기 전도성 소켓 핀(110)은 도 2 및 도 3에 도시되는 바와 같이, 기둥 형상으로 중심부위가 돌출되는 결합부(111)가 형성되고, 상기 결합부(111)를 기준으로 상단 접촉면(112)을 구비하는 상부 단자(113)와, 하단 접촉면(114)을 구비하는 하부 단자(115)가 일체로 형성되는 구조이다.
또한, 상기 전도성 소켓 핀(110)은 실리콘 러버(silicone rubber) 소재의 탄성 구조체로 구성되며, 도 9에 도시되는 바와 같이, 테스트 대상물인 반도체 칩 패키지(10)의 연결 단자(11)와 테스트 검출장치(20)를 전기적으로 연결 접속시키게 된다.
이때, 상기 전도성 소켓 핀(110)은 상기 테스트 대상물인 반도체 칩 패키지(10)와 테스트 검출장치(20)를 전기적으로 연결시키기 위해 분말형의 전도성 재료가 실리콘 러버 소재에 확산 분포되도록 구성된다.
여기서, 상기 전도성 재료는 Au, Ag, Ni, Cu 등 금속, C, 전도성이 부여된 절연체, 전도성 폴리머 등이 사용될 수 있으며, 전도성 재료에는 대체로 한정이 없다.
상기 베이스 하우징(120)은 도 2 및 도 3에 자세히 도시되는 바와 같이, 상기 전도성 소켓 핀(110)이 개별로 삽입 장착될 수 있는 복수의 관통홀(121)이 매트릭스(matrix) 형식으로 배열되도록 구성된다.
여기서, 전도성 소켓 핀(110)은 관통홀(121)에 끼워졌을 때, 관통홀(121)의 크기보다 전도성 소켓 핀(110)의 둘레의 길이가 약간 더 큰 경우에는, 탄성의 작용에 의해 소켓 핀(110)에 발생되는 압축응력과, 이에 대응하여 관통홀(121)에 발생되는 인장응력으로 소켓 핀(110)이 고정될 수 있으므로, 위와 같은 결합부(111)가 반드시 필요한 것은 아니다. 이 때, 결합부(111)가 구비되지 않는 소켓 핀(110)의 형상과 관통홀(121)의 형상을 대응되게 형성한다. 따라서, 관통홀(121) 또한 도시된 바와 같이 한정된 형태를 갖는 것은 아니며, 소켓 핀(110)의 형태에 따라 다양하게 구현될 수 있다. 이러한 결합부가 구비되지 않은 소켓 핀(110)을 이용하여 베이스 하우징(120)에 결합한 형태를 도 7 및 도 8에 나타내었다. 이하에서는 결합부(111)가 구비된 경우에 대하여 주로 설명한다.
상기 관통홀(121)은 도 4에 도시되는 바와 같이, 상부가 넓고 하부가 좁은 단차진 형태의 구조로 구성되며, 이는 상기 전도성 소켓 핀(110)의 삽입 체결시, 단차진 영역에 전도성 소켓 핀(110)의 결합부(111)가 쉽게 안착되고 체결되도록 함으로써, 조립 및 분리가 용이하도록 한다.
또한, 상기 베이스 하우징(120)은 판상의 메인 베이스(122)와, 상기 복수의 관통홀(121)이 매트릭스 형식으로 배열되는 서브 베이스(123)를 포함하여 구성되며, 상기 서브 베이스(123)는 상기 고정 하우징(130)의 체결시 상기 메인 베이스(122)의 상부면과 일치되도록 상기 고정 하우징(130)의 두께 만큼 단차가 진 움푹 패인 영역으로 분리 구성된다.
다만, 상기 베이스 하우징(120)은 도 7 및 도 8에서와 같이, 고정 하우징(130)을 생략하고, 메인 베이스(122)와 서브 베이스(123)의 구분이 없이 상면이 편평한 형태로 구현될 수도 있다.
이때, 상기 서브 베이스(123)의 각 모서리 부위에는 위치 지정 돌기(124)가 더 형성되어 있다. 다만 이러한 지정 돌기(124)는 선택에 따라 생략할 수도 있다.
상기 고정 하우징(130)은 상기 베이스 하우징(120)에 형성된 매트릭스 형식 배열의 관통홀(121)에 대응하는 배열의 쓰루 홀(131)을 형성하며, 상기 전도성 소켓 핀(110)이 삽입 장착된 상태에서 상기 베이스 하우징(120)과 착탈 가능하게 체결되어 상기 전도성 소켓 핀(110)을 고정시키게 된다.
상기 고정 하우징(130)은 상기 서브 베이스(123)에 형성된 위치 지정 돌기(124)에 대응하여 체결되는 위치 지정 홀(132)을 더 형성한다.
본 발명에 따른 테스트 소켓은 도 2 및 도 3에 도시된 바와 같이, 베이스 하우징(120)의 상부에서 상기 전도성 소켓 핀(110)이 관통홀(121)에 삽입 체결된다.
다음, 상기 고정 하우징(130)이 상기 전도성 소켓 핀(110)의 상부에서 쓰루 홀(131)을 통해 덮어 씌우는 형태로 상기 베이스 하우징(120)과 체결되어 상기 전도성 소켓 핀(110)을 도 5에 도시되는 바와 같이 고정시키게 된다.
이러한 상기 베이스 하우징(120)과 고정 하우징(130)간의 체결은, 상기 베이스 하우징(120)내 서브 베이스(123)의 각 모서리 부위에 형성된 위치 지정 돌기(124)와 상기 고정 하우징(130)에 형성된 위치 지정 홀(132)의 체결을 통해 정확한 위치 결합이 이루어지게 된다.
도 5는 본 발명에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓에 대한 조립구성의 단면도를 나타내고, 도 6은 도 5에 따른 B의 확대도를 나타낸다.
도 5에 도시된 바와 같이, 조립이 완료된 본 발명의 테스트 소켓은, 상기 베이스 하우징(120)의 관통홀(121)에 전도성 소켓 핀(110)이 삽입 장착되고, 그 위로 고정 하우징(130)의 체결이 완료된 경우, 상기 베이스 하우징(120)의 하부와 상기 고정 하우징(130)의 상부로 상기 전도성 소켓 핀(110)의 일부가 상하로 노출되는 구조로 구성된다.
도 9는 본 발명에 따른 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓의 사용 상태를 설명하기 위한 일부 절결의 단면도를 나타내고, 도 10은 도 9에 따른 확대도를 나타낸다.
도 9에 도시된 바와 같이, 본 발명에 따른 테스트 소켓은 테스트 검출장치(20)에 올려진 상태에서 상부로 테스트 대상물인 반도체 칩 패키지(10)가 올려져 체결된다. 여기서 (a)는 고정하우징(130)이 생략되며, 결합부(111)가 마련된 핀을 사용하는 형태, (b)는 고정하우징(130)이 생략되며, 결합부(111)도 생략된 형태를 각각 나타낸 것이다.
이에 따라, 상기 반도체 칩 패키지(10)의 연결단자(11)와 전도성 소켓 핀(110)의 상단 접촉면(112)이 전기적으로 접속되고, 상기 전도성 소켓 핀(110)의 하단 접촉면(114)이 테스트 검출장치(20)의 연결단자(미도시)와 전기적으로 접속이 이루어지게 된다.
이후, 테스트 검출장치(20)에서 각종 성능 테스트를 위한 신호를 상기 전도성 소켓 핀(110)을 통해 반도체 칩 패키지(10)로 출력하고, 상기 반도체 칩 패키지(10)로부터 반응되는 신호를 검출하여 상기 반도체 칩 패키지(10)의 전기적 특성 및 성능을 검증하게 된다.
이때, 상기 전도성 소켓 핀(110)은 도 10에 도시되는 바와 같이, 상기 반도체 칩 패키지(10)의 연결 단자(11)에 눌려 가압되더라도 쉽게 파손 및 파열이 발생되지 않고 탄성에 의해 팽창되었다가 성능 테스트의 종료에 따라 상기 반도체 칩 패키지(10)의 연결 단자(11)의 가압이 해제되는 경우, 탄성력에 의해 원상태로 복원이 이루어지게 된다. 여기서 (a)는 고정하우징(130)이 생략되며, 결합부(111)가 마련된 핀을 사용하는 형태, (b)는 고정하우징(130)이 생략되며, 결합부(111)도 생략된 형태를 각각 나타낸 것이다.
특히, 본 발명에 따른 테스트 소켓은, 최소화된 부품수로 조립 및 분리가 용이한 구조로, 전도성 소켓 핀의 개별 교체가 가능하고, 그에 따른 유지보수의 용이성 및 편의성이 증대된다.
또한, 탄성력을 갖는 전도성 소켓 핀에 의해 빈번한 테스트 공정에도 파손 및 파열이 방지되어 기대수명이 향상되는 잇점이 있다.
이상에서 실시예를 들어 본 발명을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것이 아니고 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10 : 반도체 칩 패키지 20 : 테스트 검출장치
110 : 전도성 소켓 핀 111 : 결합부
112 : 상단 접촉면 113 : 상부 단자
114 : 하단 접촉면 115 : 하부 단자
120 : 베이스 하우징 121 : 관통홀
122 : 메인 베이스 123 : 서브 베이스
124 : 위치 지정 돌기 130 : 고정 하우징
131 : 쓰루 홀 132 : 위치 지정 홀

Claims (8)

  1. 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓으로서,
    전도성 소켓 핀; 및
    상기 전도성 소켓 핀이 개별로 삽입 장착될 수 있는 복수의 관통홀이 매트릭스(matrix) 형식으로 배열된 베이스 하우징;
    을 포함하는 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  2. 제 1항에 있어서,
    상기 테스트 소켓은,
    상기 관통홀에 대응하는 배열을 갖는 쓰루 홀(through hole)이 형성되며, 상기 전도성 소켓 핀이 삽입 장착된 상태에서 상기 베이스 하우징과 착탈 가능하게 체결되어 상기 전도성 소켓 핀을 고정시키는 고정 하우징;을 더 포함하는 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  3. 제 2항에 있어서,
    상기 베이스 하우징은,
    판상의 메인 베이스;
    상기 복수의 관통홀이 매트릭스 형식으로 배열되는 서브 베이스;를 포함하되,
    상기 서브 베이스는, 상기 고정 하우징의 체결시 상기 메인 베이스의 상부면과 일치되도록 상기 고정 하우징의 두께 만큼 단차가 진 움푹 패인 영역으로 구성됨을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  4. 제 2항에 있어서,
    상기 베이스 하우징의 관통홀에 전도성 소켓 핀이 삽입 장착되고, 그 위로 고정 하우징의 체결시,
    상기 베이스 하우징의 하부와 상기 고정 하우징의 상부로 상기 전도성 소켓 핀의 일부가 상하로 노출되는 구조인 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  5. 제 1항에 있어서,
    상기 베이스 하우징의 관통홀에 전도성 소켓 핀이 삽입 장착되었을 때,
    상기 베이스 하우징의 하부와 상부로 상기 전도성 소켓 핀의 일부가 상하로 노출되는 구조인 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  6. 제 1항 내지 제 5항 중 어느 한 항에 있어서,
    상기 전도성 소켓 핀은,
    분말 형태로 구성되는 전도성 재료가 실리콘 러버(silicone rubber) 소재에 확산 분포되는 구조로 조성되는 전도성의 탄성 구조체인 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  7. 제 6항에 있어서,
    상기 전도성 소켓 핀은,
    상단 접촉면을 구비하는 상부 단자와, 하단 접촉면을 구비하는 하부 단자가 일체로 형성되는 기둥형상인 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
  8. 제 7항에 있어서,
    상기 기둥 형상의 전도성 소켓 핀은 중심부위가 돌출되는 결합부가 형성되는 것을 특징으로 하는 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓.
KR1020110044436A 2010-05-12 2011-05-12 반도체 칩 패키지의 성능 테스트를 위한 테스트 소켓 KR20110125186A (ko)

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* Cited by examiner, † Cited by third party
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KR101973390B1 (ko) * 2018-03-20 2019-04-29 주식회사 오킨스전자 도전 볼과 도전 러버의 스티킹을 방지하는 테스트 소켓
KR102458259B1 (ko) 2022-04-25 2022-10-24 (주)지에스티 전자부품용 핀프레임 절단장치

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