KR20110077279A - 반도체 소자의 멀티 스택 게이트 제조 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 멀티 스택 게이트 제조 방법에 관한 것으로, 산화막과 SiN 막을 증착하는 단계와 게이트 형성을 위해 상기 산화막과 SiN 막을 식각하는 단계와 형성된 게이트 내부에 다결정 실리콘(poly Si)을 증착하는 단계와 증착된 다결정 실리콘(poly Si) 위에 메탈(W)을 증착하는 단계를 포함하고, 산화막 및 SiN 막을 이용하여 극히 얕은 접합(ultra shallow junction)을 형성하는 것을 특징으로 한다.
본 발명에 의하면, 하부 게이트는 다결정 실리콘으로 형성되고, 상부 게이트는 메탈로 형성함으로써, 하부 게이트는 게이트의 누출 개선에 기여하고, 상부 게이트는 소자의 운동성(mobility)을 향상시킬 수 있는 멀티 스택 게이트를 제조 가능하게 되는 효과가 있다.
반도체 소자,　멀티 스택, 게이트, CMOS

Description

반도체 소자의 멀티 스택 게이트 제조 방법{METHOD FOR FORMING MULTI STACK GATE OF SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조 기술에 관한 것으로서, 특히 하부 게이트에 다결정 실리콘을 형성하고, 상부 게이트에 메탈을 형성한 반도체 소자의 멀티 스택 게이트 제조 방법에 관한 것이다.
nMOS 기술은 1970년대와 1980년대 초반기의 LSI와 VLSI 시대의 주류 기술로서 집적회로 기술의 발전을 주도하였다. 그러나 1990년대에 들어 하나의 칩에 집적화되는 트랜지스터의 개수가 백만개를 넘어서게 되자 nMOS 기술의 한계가 나타나기 시작하였다. 그 이유는 nMOS 기술이 논리회로를 구현하는데 필요한 소자의 개수가 적은 대신 많은 전력 소모에 따른 과열이 가장 큰 문젯거리로 등장하였기 때문이다. 이에 따라 nMOS 트랜지스터와 pMOS 트랜지스터를 상보적으로 사용하여 전력소모를 획기적으로 줄일 수 있는 CMOS 기술이 사용되기 시작하였으며, 현재 집적회로의 핵심기술로 자리잡고 있다.
CMOS 프로세스는 물론 CMOS 인버터를 사용하여 집적회로를 만드는 것이다. 즉, nMOS 와 pMOS의 게이트가 서로 연결되어 있고, 이들이 입력단자로 pMOS의 드레인과 nMOS의 드레인이 결선되어 이 부분이 출력단자로 사용되는 것이다.
최근CMOS 기술이 deep submicron 으로 소형화되면서 고효율, 저 유출 특성을 갖는 소자 개발을 위한 트랜지스터 엔지니어링 기술들이 제안되고 있다.
특히 공간 디멘젼이 작아지면서 유발되는 효율적인 채널 길이, 접합 깊이, LOD(length of diffusion), EOT(equivalent oxide thickness), 폴리 결핍(poly depletion), 게이트 워크 함수(gate work function)와 같은 프로세스 통합 및 소자 특성으로 유발되는 공정의 한계로 인한 소자의 특성 및 신뢰도 저하 현상이 문제되고 있는 실정이다.
이러한 문제점을 해결하기 위하여, 고효율 CMOS 소자 개발을 위하여 금속 게이트 유전체, 금속 게이트, 스트레인 실리콘 기술(strain silicon technology) 등이 대체 기술로 각광을 받고 있으며, 저 유출, 저전력 어플리케이션을 위한 극히 얕은 접합(ultra shallow junction) 기술 개발이 활발하게 진행되고 있는 실정이다.
그러나, 이러한 하이테크 대체 공정들은 장치 및 소자와 관련된 프로세스 가격이 높고 프로세스 통합 측면에서 공정 난이도가 높아 양산성을 확보하기 힘든 상황이다.
상기한 바와 같은 종래 기술에 의한 문제점을 해결하기 위하여, 본 발명은, 다마신 게이트 구조 형성시에 이용하는 산화막을 통하여 극히 얕은 접합(ultra shallow junction)을 형성할 수 있는 반도체 소자의 멀티 스택 게이트 제조방법을 제공한다.
본 발명의 일 실시예에 의한 방법은, 산화막과 SiN 막을 증착하는 단계와 게이트 형성을 위해 상기 산화막과 SiN 막을 식각하는 단계와 형성된 게이트 내부에 다결정 실리콘(poly Si)을 증착하는 단계와 증착된 다결정 실리콘(poly Si) 위에 메탈(W)을 증착하는 단계를 포함하고, 산화막 및 SiN 막을 이용하여 극히 얕은 접합(ultra shallow junction)을 형성하는 것을 특징으로 한다.
또한, 산화막을 마스크로 하여 LDD 또는 소스/드레인을 주입(implantation)하는 단계를 더 포함하는 것을 특징으로 한다.
여기서, SiN 막은 다마신 게이트를 형성하기 위한 식각 정지층(stop layer)으로 사용되는 단계를 더 포함하는 것을 특징으로 한다.
또한, 접합(junction) 형성 후에, 실리콘화합물화(silicidation)을 위하여 상기 산화막을 습식 식각을 이용하여 제거하는 것을 특징으로 한다.
또, 이 방법은 화학기계연마(chemical mechanical polishing, CMP)를 통해서 다마신 멀티 스택 게이트/게이트 유전체 구조를 형성하는 것을 특징으로 한다.
한편, 다마신 게이트 구조를 형성하기 위해서, 트렌치 내부에 멀티 스택으로 산화막, 게이트 유전체, 다결정 실리콘, 메탈층을 형성하는 것을 특징으로 한다.
본 발명에 있어서, 개시되는 발명 중 대표적인 것에 의하여 얻어지는 효과를 간단히 설명하면 다음과 같다.
본 발명에 의하면, 하부 게이트는 다결정 실리콘으로 형성되고, 상부 게이트는 메탈로 형성함으로써, 하부 게이트는 게이트의 누출 개선에 기여하고, 상부 게이트는 소자의 운동성(mobility)을 향상시킬 수 있는 멀티 스택 게이트를 제조 가능하게 되는 효과가 있다.
이하 첨부된 도면을 참조하여 본 발명의 동작 원리를 상세히 설명한다. 하기에서 본 발명을 설명함에 있어서 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략할 것이다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 1은 본 발명에 의한 반도체 소자의 멀티 스택 게이트 제조 방법을 도시한 도면이다. 도 1을 참조하면, STI(shallow trench isolation) 구조의 active 영역을 정의하고, 우물 구조(well formation)를 형성한다. 그 후, 기판(100)위에 산화막(oxide, 110)을 증착한다. 그 위에 CMP 식각 정지막으로 사용될 SiN 막(130)을 증착한다.
다음으로는 게이트 구조 형성을 위하여 반응성 이온 식각(RIE)를 실시한다. 이후 식각된 기판(100) 표면에 게이트 산화막(120)을 증착한다. 게이트 산화막(120) 위에는 게이트 유전체(140)를 증착한다.
그 위에 1차 게이트 스택으로서, 다결정 실리콘(poly Si, 150)을 증착한다. 증착된 다결정 실리콘 위에 메탈(W, 160)을 2차 게이트 스택으로서 갭핑한다.
도 2는 도1에 의하여 형성된 멀티 스택 구조의 게이트에 CMP 및 식각 처리를 하는 과정을 도시한 것이다.
도 2를 참조하면, CMP 식각 정지막으로 사용되는 SiN 막(130)의 상부에 화학기계연마(chemical mechanical polishing)를 실시한다. CMP 기술은 현재 층간 절연막의 평탄화, STI 형성, W 플러그 형성에 본격적으로 사용되고 있으며, Cu나 폴리막에 대한 다마신 공정(damascene process)에도 적용되고 있다.
SiN 막(130)에 대한 CMP 처리 후에 건식 식각(dry etch)에 의하여 SiN 막(130)을 제거한다.
도 3은 본 발명에 의한 멀티 스택 구조 게이트에서 CMP 및 식각 처리 이후에 LDD/pocket/halo 를 주입하는 과정을 도시한 것이다.
도 3을 참조하면, 드레인 근방에서의 전계집중을 완화시키고 고온 캐리어 효과를 감소시키기 위하여 LDD(lightly doped drain, 300)를 주입한다. 이후 RTP(래 피드 서멀) 산화에 의한 열처리를 실시한다.
도 4는 본 발명에 의한 멀티 스택 구조 게이트에서 LDD(300) 주입 이후의 과정을 도시한 것이다.
도 4를 참조하면, 산화막(110) 위에 게이트 스페이서(410)를 증착한다. 게이트 스페이서(410)의 증착 후에는, 반응성 이온 식각법(RIE)으로 산화막을 식각하여 다결정 Si 게이트 측벽에 측면 스페이서를 형성한다. 그 후 소스와 드레인(400)을 주입한다. 다음에 어닐링하여 주입된 도펀트를 활성화(activation) 시킨다. 이후, 다시 한번, RTP(래피드 서멀) 산화에 의한 열처리를 실시한다.
도 5는 본 발명에 의한 멀티 스택 구조 게이트에서 최종 처리후, 실리콘화합물화(silicidation)하는 과정을 도시한 것이다.
도 5를 참조하면, DHF 습식 식각을 통하여 Si 기판의 위에 있는 산화막(110)을 제거한다.
최종적으로 Ni 실리콘화합물화(silicidation) 막(510)이 형성된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시예에 국한되지 않으며, 후술되는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
도 1은 본 발명에 의한 반도체 소자의 멀티 스택 게이트 제조 방법을 도시한 도면이다.
도 2는 도1에 의하여 형성된 멀티 스택 구조의 게이트에 CMP 및 식각 처리를 하는 과정을 도시한 것이다.
도 3은 본 발명에 의한 멀티 스택 구조 게이트에서 CMP 및 식각 처리 이후에 LDD/pocket/halo 를 주입하는 과정을 도시한 것이다.
도 4는 본 발명에 의한 멀티 스택 구조 게이트에서 LDD(300) 주입 이후의 과정을 도시한 것이다.
도 5는 본 발명에 의한 멀티 스택 구조 게이트에서 최종 처리후, 실리콘화합물화(silicidation)하는 과정을 도시한 것이다.

Claims (6)

  1. 산화막과 SiN 막을 증착하는 단계;
    게이트 형성을 위해 상기 산화막과 SiN 막을 식각하는 단계;
    상기 형성된 게이트 내부에 다결정 실리콘(poly Si)을 증착하는 단계; 및
    상기 증착된 다결정 실리콘(poly Si) 위에 메탈(W)을 증착하는 단계를 포함하고,
    상기 산화막 및 SiN 막을 이용하여 극히 얕은 접합(ultra shallow junction)을 형성하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
  2. 제 1 항에 있어서,
    상기 산화막을 마스크로 하여 LDD 또는 소스/드레인을 주입(implantation)하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
  3. 제1항에 있어서,
    상기 SiN 막은 다마신 게이트를 형성하기 위한 식각 정지층(stop layer)으로 사용되는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
  4. 제1항에 있어서,
    상기 접합(junction) 형성 후에, 실리콘화합물화(silicidation)을 위하여 상기 산화막을 습식 식각을 이용하여 제거하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
  5. 제1항에 있어서,
    상기 방법은 화학기계연마(chemical mechanical polishing, CMP)를 통해서 다마신 멀티 스택 게이트/게이트 유전체 구조를 형성하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
  6. 제3항에 있어서,
    상기 다마신 게이트 구조를 형성하기 위해서, 트렌치 내부에 멀티 스택으로 산화막, 게이트 유전체, 다결정 실리콘, 메탈층을 형성하는 것을 특징으로 하는 반도체 소자의 멀티 스택 게이트 제조 방법.
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