KR20110036018A - Semiconductor device - Google Patents

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KR20110036018A
KR20110036018A KR1020110013831A KR20110013831A KR20110036018A KR 20110036018 A KR20110036018 A KR 20110036018A KR 1020110013831 A KR1020110013831 A KR 1020110013831A KR 20110013831 A KR20110013831 A KR 20110013831A KR 20110036018 A KR20110036018 A KR 20110036018A
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시노부 다무라
시노부 야마우치
다이조 구리바야시
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가부시키가이샤 도요다 지도숏키
쇼와 덴코 가부시키가이샤
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Abstract

PURPOSE: A semiconductor device is provided to efficiently alleviate the thermal stress due to difference of the linear expansion coefficient between a ceramic substrate and a heat sink by forming a second non-contact area to be more flexible. CONSTITUTION: An insulating substrate(13) comprises a first surface(13a) and a second surface(13b) facing the first surface. A first metal plate(14) is welded on the first surface of the insulating substrate. A semiconductor device(12) is welded on the first metal plate. A second metal plate(15) is welded on the second surface of the insulating substrate.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}Semiconductor device {SEMICONDUCTOR DEVICE}

본 발명은 절연 기판 및 열 싱크가 서로 결합되어 그들 사이에서 열이 전도될 수 있는 반도체 디바이스에 관한 것이다.The present invention relates to a semiconductor device in which an insulating substrate and a heat sink are coupled to each other so that heat can be conducted therebetween.

예를 들어 알루미늄 질화물로 제조된 절연 기판, 순수 알루미늄으로 제조된 전면 금속판 및 이면 금속판, 예를 들어 납땜에 의해 전면 금속판에 접합된 반도체 소자, 및 이면 금속판에 접합된 방열 디바이스의 역할을 하는 열 싱크를 갖는 반도체 디바이스가 공지되어 있다. 상기 금속판들은 절연 기판의 전면과 이면 각각에 접합된다. 열 싱크는 이면 금속판과 열 전도하도록 이면 금속판에 결합된다. 열 싱크는 반도체 소자에 의해 발생된 열을 방출한다. 상술된 반도체 디바이스는 열 싱크의 방열 성능을 연장된 기간 동안 유지하도록 요구된다. 그러나, 사용 상태에 따라, 종래의 구성의 절연 기판, 금속판들, 및 열 싱크 사이의 선팽창 계수의 차이에 의해 열응력이 발생된다. 이것은 접합부들에 균열이 생기게 하고 휘게 하여 열 싱크의 방열 성능을 낮출 수 있다.Heat sinks serving as insulating substrates made of, for example, aluminum nitride, front and back metal plates made of pure aluminum, for example semiconductor elements bonded to the front metal plate by soldering, and heat dissipating devices bonded to the back metal plate. BACKGROUND Semiconductor devices having the same are known. The metal plates are bonded to each of the front and rear surfaces of the insulating substrate. The heat sink is coupled to the back metal plate to conduct heat with the back metal plate. The heat sink dissipates heat generated by the semiconductor device. The semiconductor device described above is required to maintain the heat dissipation performance of the heat sink for an extended period of time. However, depending on the use condition, thermal stress is generated by the difference in the coefficient of linear expansion between the insulating substrate, the metal plates, and the heat sink of the conventional configuration. This can cause cracks and warpage in the joints, which can lower the heat sink's heat dissipation.

이러한 결점을 제거하기 위해, 일본 공개특허공보 제2003-17627호는 이면 금속판 상에 열응력 완화부들을 갖는 반도체 모듈을 개시한다. 열응력 완화부들은 소정 깊이를 갖는 단차들, 그루브들, 또는 리세스들에 의해 형성된다. 열응력 완화부들의 개수 및 사이즈는 전면 금속판에 대한 이면 금속판의 체적비가 0.6 이하가 되도록 결정된다.To eliminate this drawback, Japanese Laid-Open Patent Publication No. 2003-17627 discloses a semiconductor module having thermal stress relief portions on the back metal plate. Thermal stress reliefs are formed by steps, grooves, or recesses having a predetermined depth. The number and size of thermal stress relief portions are determined so that the volume ratio of the back metal plate to the front metal plate is 0.6 or less.

일본 공개특허공보 제2007-173405호는 열 싱크와 이면 금속판의 접합면 상에, 홀들 또는 그루브들에 의해 형성된 비접합 영역 및 홀들 또는 그루브들이 없는 접합 영역이 형성되는 반도체 모듈을 개시한다. 접합 영역의 면적은 이면 금속판의 접합면 전체의 65% 내지 85% 로 설정된다.Japanese Laid-Open Patent Publication No. 2007-173405 discloses a semiconductor module in which a non-bonded region formed by holes or grooves and a junction region free of holes or grooves are formed on a joint surface of a heat sink and a back metal plate. The area of the joining region is set to 65% to 85% of the entire joining surface of the back metal plate.

일본 공개특허공보 제2003-17627호에 개시된 반도체 모듈에서, 이면 금속판 상에 형성된 열응력 완화부들의 역할을 하는 단차들, 그루브들 또는 리세스들은 온도가 변할 때 반도체 모듈에서 발생되는 열응력을 완화시킨다. 따라서, 열응력 완화 성능을 증가시키기 위해서는, 단차들, 그루브들 또는 리세스들이 가능한 한 큰 것이 바람직하다. 그러나, 단차들, 그루브들 또는 리세스들의 사이즈를 증가시키는 것은 반대로 이면 금속판과 열 싱크 사이의 접합 면적을 감소시킨다. 이것은 이면 금속판의 열 전도도를 감소시킨다. 따라서, 열 전도도와 열응력 완화 성능 사이의 균형이 고려되어야 한다. 즉, 열응력 완화부들을 형성하는 단차들, 그루브들 또는 리세스들이 클수록 방열 효율은 낮아진다. 따라서, 열응력 완화 성능의 향상에 한계가 있다.In the semiconductor module disclosed in Japanese Laid-Open Patent Publication No. 2003-17627, steps, grooves or recesses that serve as thermal stress relief portions formed on the back metal plate relieve thermal stress generated in the semiconductor module when the temperature changes. Let's do it. Therefore, in order to increase the thermal stress relaxation performance, it is desirable that the steps, grooves or recesses be as large as possible. However, increasing the size of the steps, grooves or recesses conversely reduces the junction area between the back metal plate and the heat sink. This reduces the thermal conductivity of the back metal plate. Therefore, a balance between thermal conductivity and thermal stress relaxation performance should be considered. That is, the larger the steps, grooves or recesses forming the thermal stress reliefs, the lower the heat radiation efficiency. Therefore, there is a limit in improving the thermal stress relaxation performance.

마찬가지로, 일본 공개특허공보 제2007-173405호에 개시된 반도체 모듈에 의하면, 비접합 영역이 클수록 반도체 모듈의 이면 금속판의 열 전도도는 낮아진다. 이것은 응력 완화 성능의 향상에 한계를 부여한다.Similarly, according to the semiconductor module disclosed in Japanese Patent Laid-Open No. 2007-173405, the larger the non-bonded region, the lower the thermal conductivity of the back metal plate of the semiconductor module. This places a limit on the improvement of the stress relaxation performance.

특히, 대량의 열을 발생시키는 반도체 소자가 탑재되는 전력 모듈과 같은 반도체 디바이스의 경우에는, 방열 효율을 낮추지 않고 반도체 디바이스에서 발생되는 열응력을 완화시키는 기능의 향상에 대한 요구가 존재한다. 일본 공개특허공보 제2004-6717호는 절연 기판, 절연 기판의 전면과 이면 각각에 접합된 전면 금속판 및 이면 금속판 (낮은 열팽창 계수 금속판들), 예를 들어, 납땜에 의해 전면 금속판의 전면에 접합된 전력 반도체 소자 및 이면 금속판과 열 전도하도록 이면 극속판에 결합된 열 싱크를 포함하는 전력 반도체 디바이스를 개시한다. 이면 금속판은 전력 반도체 소자 및 절연 기판의 선팽창 계수와 동일 차수 (same order) 의 선팽창 계수를 갖는다. 열 싱크는 열 싱크 내에 형성된 복수의 그루브들에 의해 정의되는 복수의 파티셔닝 벽들을 갖는다. 파티셔닝 벽들은 절연 기판에 대응하는 영역들 내에 배열된다. 각각의 파티셔닝 벽의 선단부 (distal end) 는 고정되지 않는다. 따라서, 상기 공개특허공보에 개시된 전력 반도체 디바이스의 열 싱크의 강성 (rigidity) 은 파티셔닝 벽들의 선단부들이 고정되는 열 싱크의 강성보다 낮다. 따라서, 열 싱크 및 절연 기판에서 발생된 열응력은 열 싱크의 변형에 의해 감소된다. 그러나, 파티셔닝 벽들이 낮은 열팽창 계수 금속판들을 통하여 절연 기판에 대응하는 영역 내에만 배열되기 때문에, 열 싱크의 강성은 충분히 낮아질 수 없다. 따라서, 열 싱크는 열응력을 충분히 감소시킬 수 없다. 또한, 일본 공개특허공보 제2004-6717호는 낮은 열팽창 계수 금속판들이 접합되지 않는 영역보다 아래에 자유로운 선단부들을 갖는 파티셔닝 벽들이 제공되는 구조를 개시한다. 그러나, 자유로운 선단부들을 갖는 파티셔닝 벽들이 열 싱크의 강성을 감소시키기 때문에, 낮은 열팽창 계수 금속판들의 폭방향 길이보다 큰 폭방향 길이를 갖는 열 싱크의 강성은 그 열 싱크에 대해 요구되는 최소 강성 아래로 낮아지게 될 수도 있다.In particular, in the case of a semiconductor device such as a power module in which a semiconductor element generating a large amount of heat is mounted, there is a demand for an improvement in a function of alleviating thermal stress generated in a semiconductor device without lowering heat radiation efficiency. Japanese Laid-Open Patent Publication No. 2004-6717 discloses an insulating substrate, a front metal plate and a back metal plate (low thermal expansion coefficient metal plates) bonded to each of the front and rear surfaces of the insulating substrate, for example, bonded to the front surface of the front metal plate by soldering. A power semiconductor device is disclosed that includes a power semiconductor device and a heat sink coupled to the backside polar plate to thermally conduct with the backside metal plate. The back metal plate has a coefficient of linear expansion of the same order as that of the power semiconductor element and the insulating substrate. The heat sink has a plurality of partitioning walls defined by a plurality of grooves formed in the heat sink. Partitioning walls are arranged in regions corresponding to the insulating substrate. The distal end of each partitioning wall is not fixed. Therefore, the rigidity of the heat sink of the power semiconductor device disclosed in the above publication is lower than the rigidity of the heat sink to which the tips of the partitioning walls are fixed. Therefore, the thermal stress generated in the heat sink and the insulating substrate is reduced by the deformation of the heat sink. However, since the partitioning walls are arranged only in the region corresponding to the insulating substrate through the low coefficient of thermal expansion metal plates, the stiffness of the heat sink cannot be lowered sufficiently. Therefore, the heat sink cannot sufficiently reduce the thermal stress. Further, Japanese Laid-Open Patent Publication No. 2004-6717 discloses a structure in which partitioning walls having free tips are provided below an area where low thermal expansion coefficient metal plates are not joined. However, since partitioning walls with free tips reduce the stiffness of the heat sink, the stiffness of the heat sink with a widthwise length greater than the widthwise length of the low coefficient of thermal expansion metal plates is lower than the minimum stiffness required for that heatsink. You may lose.

또한, 일본 공개특허공보 평5-299549호는 하나의 박스 및 복수의 파티셔닝 벽들을 포함하는 열전달 냉각 디바이스를 개시한다. 파티셔닝 벽들은 박스 내에 복수의 유로 (flow passage) 들을 정의한다. 파티셔닝 벽들은 인접한 파티셔닝 벽들 사이의 공간이 대각선들을 향하여 감소되도록 박스의 베이스의 대각선들을 따라 배열된다. 일본 공개특허공보 평5-299549호에 개시된 열전달 냉각 디바이스에서는, 인접한 파티셔닝 벽들 사이의 공간이 온도가 쉽게 상승하는 열전달 냉각 디바이스의 중심부에서 더 작아 파티셔닝 벽들의 개수가 중심부에서 증가된다. 따라서, 냉각 디바이스의 중심부에서의 방열 효율은 다른 부분들에서의 방열 효율보다 높다.Japanese Laid-Open Patent Publication No. 5-299549 also discloses a heat transfer cooling device including one box and a plurality of partitioning walls. Partitioning walls define a plurality of flow passages in the box. The partitioning walls are arranged along the diagonals of the base of the box such that the space between adjacent partitioning walls is reduced towards the diagonals. In the heat transfer cooling device disclosed in Japanese Patent Laid-Open No. 5-299549, the space between adjacent partitioning walls is smaller at the center of the heat transfer cooling device in which the temperature easily rises, so that the number of partitioning walls is increased at the center. Thus, the heat radiation efficiency at the center of the cooling device is higher than the heat radiation efficiency at other parts.

그러나, 일본 공개특허공보 평5-299549호의 열전달 냉각 디바이스에서, 복수의 파티셔닝 벽들이 소정의 간격으로 냉각 디바이스의 일 코너에서 다른 코너를 향하여 배열되기 때문에, 냉각 디바이스의 강성이 증가된다. 따라서, 열전달 냉각 디바이스의 온도가 변할 때, 이 디바이스는 충분한 응력 완화 성능을 발휘할 수 없다.However, in the heat transfer cooling device of JP-A-5-299549, since the plurality of partitioning walls are arranged from one corner of the cooling device to another corner at predetermined intervals, the rigidity of the cooling device is increased. Therefore, when the temperature of the heat transfer cooling device changes, the device cannot exhibit sufficient stress relaxation performance.

따라서, 본 발명의 목적은 방열 성능이 우수하고 응력을 신뢰성있게 완화시키는 반도체 디바이스를 제공하는 것이다. 본 발명의 다른 목적은 열 싱크의 강성이 낮아지게 되는 것을 막는 반도체 디바이스를 제공하는 것이다.Accordingly, it is an object of the present invention to provide a semiconductor device which is excellent in heat dissipation performance and reliably relieves stress. Another object of the present invention is to provide a semiconductor device which prevents the stiffness of the heat sink from lowering.

전술한 목적을 달성하기 위해, 그리고 본 발명의 제 1 양태에 따라서, 절연 기판, 금속 배선층, 반도체 소자, 열 싱크, 및 응력 완화 부재를 포함하는 반도체 디바이스가 제공된다. 절연 기판은 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는다. 금속 배선층은 절연 기판의 제 1 표면에 접합된다. 반도체 소자는 금속 배선층에 접합된다. 열 싱크는 절연 기판의 제 2 표면 상에 배열된다. 응력 완화 부재는 높은 열 전도도를 갖는 재료로 제조된다. 응력 완화 부재는 절연 기판 및 열 싱크를 결합하여 그들 사이에서 열이 전도될 수 있도록 하는 방식으로 절연 기판과 열 싱크 사이에 위치된다. 열 싱크는 일 방향으로 연장하고 간격을 두고 배열되는 복수의 파티셔닝 벽들을 갖는다. 응력 완화 부재는 홀에 의해 형성되는 응력 흡수부를 갖는다. 홀은 응력 완화 부재의 두께 전체를 통하여 연장하거나 두께의 방향의 양 표면들 중 일 표면에서 개방된다. 홀은 파티셔닝 벽들의 길이 방향을 따른 치수가 파티셔닝 벽들의 배열 방향을 따른 치수보다 크도록 형성된다.In order to achieve the above object and according to the first aspect of the present invention, a semiconductor device is provided comprising an insulating substrate, a metal wiring layer, a semiconductor element, a heat sink, and a stress relaxation member. The insulating substrate has a first surface and a second surface opposite the first surface. The metal wiring layer is bonded to the first surface of the insulated substrate. The semiconductor element is bonded to the metal wiring layer. The heat sink is arranged on the second surface of the insulating substrate. The stress relief member is made of a material having high thermal conductivity. The stress relief member is positioned between the insulating substrate and the heat sink in a manner that couples the insulating substrate and the heat sink so that heat can be conducted therebetween. The heat sink has a plurality of partitioning walls extending in one direction and arranged at intervals. The stress relaxation member has a stress absorbing portion formed by the hole. The hole extends through the thickness of the stress relief member or opens at one of both surfaces in the thickness direction. The hole is formed such that the dimension along the longitudinal direction of the partitioning walls is larger than the dimension along the arrangement direction of the partitioning walls.

본 발명의 제 2 양태에 따라서, 절연 기판, 금속 배선층, 반도체 소자, 열 싱크 및 응력 완화 부재를 포함하는 반도체 디바이스가 제공된다. 절연 기판은 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는다. 금속 배선층은 절연 기판의 제 1 표면에 접합된다. 반도체 소자는 금속 배선층에 접합된다. 열 싱크는 절연 기판의 제 2 표면 상에 배열된다. 응력 완화 부재는 높은 열 전도도를 갖는 재료로 제조된다. 응력 완화 부재는 절연 기판 및 열 싱크를 결합하여 그들 사이에서 열이 전도될 수 있도록 하는 방식으로 절연 기판과 열 싱크 사이에 위치된다. 열 싱크는 일 방향으로 연장하고 간격을 두고 배열되는 복수의 파티셔닝 벽들을 갖는다. 응력 완화 부재는 응력 흡수부를 갖는다. 응력 흡수부는 응력 완화 부재의 두께 전체를 통하여 연장하는 복수의 관통 홀들의 그룹들을 포함한다. 관통 홀들은 파티셔닝 벽들의 길이 방향을 따라 배열된다. 모든 관통 홀들 각각은 파티셔닝 벽들의 배열 방향을 따른 개구 치수가 파티셔닝 벽들의 길이 방향을 따른 개구 치수보다 크도록 형성된다. 관통 홀들의 그룹들 각각에서, 파티셔닝 벽들의 길이 방향을 따른 관통 홀들의 개구 치수들의 합은 파티셔닝 벽들의 배열 방향을 따른 응력 흡수부의 최대 폭보다 길다. According to a second aspect of the present invention, a semiconductor device including an insulating substrate, a metal wiring layer, a semiconductor element, a heat sink, and a stress relaxation member is provided. The insulating substrate has a first surface and a second surface opposite the first surface. The metal wiring layer is bonded to the first surface of the insulated substrate. The semiconductor element is bonded to the metal wiring layer. The heat sink is arranged on the second surface of the insulating substrate. The stress relief member is made of a material having high thermal conductivity. The stress relief member is positioned between the insulating substrate and the heat sink in a manner that couples the insulating substrate and the heat sink so that heat can be conducted therebetween. The heat sink has a plurality of partitioning walls extending in one direction and arranged at intervals. The stress relaxation member has a stress absorbing portion. The stress absorbing portion includes a plurality of groups of through holes extending through the thickness of the stress relaxation member. The through holes are arranged along the longitudinal direction of the partitioning walls. Each of the through holes is formed such that the opening dimension along the arrangement direction of the partitioning walls is larger than the opening dimension along the longitudinal direction of the partitioning walls. In each of the groups of through holes, the sum of the opening dimensions of the through holes along the longitudinal direction of the partitioning walls is longer than the maximum width of the stress absorber along the arrangement direction of the partitioning walls.

본 발명의 제 3 양태에 따라서, 절연 기판, 제 1 금속판, 반도체 소자, 제 2 금속판 및 열 싱크를 포함하는 반도체 디바이스가 제공된다. 절연 기판은 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는다. 제 1 금속판은 절연 기판의 제 1 표면에 접합된다. 반도체 소자는 제 1 금속판에 접합된다. 제 2 금속판은 절연 기판의 제 2 표면에 접합된다. 열 싱크는 반도체 소자를 냉각시키고, 열이 전도될 수 있도록 제 2 금속판에 결합된다. 열 싱크는 케이스부 및 케이스부 내에 위치된 복수의 파티셔닝 벽들을 포함한다. 파티셔닝 벽들은 복수의 냉매 통로 (cooling medium passage) 들을 정의한다. 케이스부는 제 2 금속판에 면하는 표면을 가지며, 그 표면은 제 2 금속판이 접합되는 접합 영역 및 제 2 금속판이 접합되지 않는 비접합 영역을 포함한다. 각각의 파티셔닝 벽은 제 2 금속판에 면하는 제 1 단부 및 제 1 단부에 대향하는 제 2 단부를 포함한다. 파티셔닝 벽들은 제 1 파티셔닝 벽들 및 제 2 파티셔닝 벽들을 포함한다. 각각의 제 1 파티셔닝 벽의 제 1 단부는 케이스부의 내면 (inner surface) 에 접합된다. 각각의 제 1 파티셔닝 벽의 제 2 단부는 케이스부의 내면에 접합되지 않는다. 각각의 제 2 파티셔닝 벽의 제 1 단부 및 제 2 단부는 케이스부의 내면들에 접합된다. 제 1 파티셔닝 벽들 및 제 2 파티셔닝 벽들 중에서, 제 1 파티셔닝 벽들 중 적어도 하나 이상은 접합 영역에 대응하는 케이스부 내의 영역을 관통한다. 제 1 파티셔닝 벽들 및 제 2 파티셔닝 벽들 중에서, 제 2 파티셔닝 벽들 중 단지 하나 또는 그 이상은 비접합 영역에 대응하는 케이스부 내의 영역을 관통한다.According to a third aspect of the present invention, there is provided a semiconductor device comprising an insulating substrate, a first metal plate, a semiconductor element, a second metal plate, and a heat sink. The insulating substrate has a first surface and a second surface opposite the first surface. The first metal plate is bonded to the first surface of the insulating substrate. The semiconductor element is bonded to the first metal plate. The second metal plate is bonded to the second surface of the insulating substrate. The heat sink cools the semiconductor element and is coupled to the second metal plate so that heat can be conducted. The heat sink includes a case portion and a plurality of partitioning walls located within the case portion. Partitioning walls define a plurality of cooling medium passages. The case portion has a surface facing the second metal plate, and the surface includes a joining region to which the second metal plate is joined and a non-bonding region to which the second metal plate is not bonded. Each partitioning wall includes a first end facing the second metal plate and a second end opposite the first end. Partitioning walls include first partitioning walls and second partitioning walls. The first end of each first partitioning wall is joined to an inner surface of the case portion. The second end of each first partitioning wall is not joined to the inner surface of the case portion. The first and second ends of each second partitioning wall are joined to the inner surfaces of the case portion. Among the first partitioning walls and the second partitioning walls, at least one or more of the first partitioning walls penetrates an area in the case portion corresponding to the bonding area. Among the first partitioning walls and the second partitioning walls, only one or more of the second partitioning walls penetrates an area in the case portion corresponding to the non-bonded area.

본 발명의 제 4 양태에 따라서, 절연 기판, 제 1 금속판, 반도체 소자, 제 2 금속판 및 열 싱크를 포함하는 반도체 디바이스가 제공된다. 절연 기판은 제 1 표면 및 제 1 표면에 대향하는 제 2 표면을 갖는다. 제 1 금속판은 절연 기판의 제 1 표면에 접합된다. 반도체 소자는 제 1 금속판에 접합된다. 제 2 금속판은 절연 기판의 제 2 표면에 접합된다. 열 싱크는 반도체 소자를 냉각시키고, 열이 전도될 수 있도록 제 2 금속판에 결합된다. 열 싱크는 케이스부 및 케이스 내에 위치된 복수의 파티셔닝 벽들을 포함한다. 파티셔닝 벽들은 복수의 냉매 통로들을 정의한다. 모든 파티셔닝 벽들은 반도체 소자 바로 아래에 있는 케이스부 내의 영역에 위치된다.According to a fourth aspect of the present invention, there is provided a semiconductor device comprising an insulating substrate, a first metal plate, a semiconductor element, a second metal plate, and a heat sink. The insulating substrate has a first surface and a second surface opposite the first surface. The first metal plate is bonded to the first surface of the insulating substrate. The semiconductor element is bonded to the first metal plate. The second metal plate is bonded to the second surface of the insulating substrate. The heat sink cools the semiconductor element and is coupled to the second metal plate so that heat can be conducted. The heat sink includes a case portion and a plurality of partitioning walls located within the case. Partitioning walls define a plurality of refrigerant passages. All partitioning walls are located in an area in the case portion directly below the semiconductor device.

본 발명의 다른 양태 및 이점은 첨부 도면과 관련하여 얻어진 본 발명의 원리를 일 예로 설명하는 다음의 설명으로부터 명백해질 것이다.Other aspects and advantages of the present invention will become apparent from the following description which illustrates, by way of example, the principles of the invention obtained in conjunction with the accompanying drawings.

본 발명에 의하면, 방열 성능이 우수하고 응력을 신뢰성있게 완화시키는 반도체 디바이스를 제공할 수 있다. 또한, 열 싱크의 강성이 낮아지게 되는 것을 막는 반도체 디바이스를 제공할 수 있다.According to the present invention, it is possible to provide a semiconductor device which is excellent in heat dissipation performance and reliably relieves stress. It is also possible to provide a semiconductor device which prevents the stiffness of the heat sink from lowering.

도 1 은 본 발명의 제 1 실시형태에 따른 반도체 디바이스를 도시하는 개략적인 단면도.
도 2 는 도 1 에 도시된 반도체 디바이스의 개략적인 평면도.
도 3a 는 제 1 실시형태의 변경에 따른 반도체 디바이스를 도시하는 개략적인 부분 평면도.
도 3b 는 제 1 실시형태의 변경에 따른 반도체 디바이스를 도시하는 개략적인 부분 평면도.
도 3c 는 제 1 실시형태의 변경에 따른 반도체 디바이스를 도시하는 개략적인 부분 평면도.
도 4 는 본 발명의 제 2 실시형태에 따른 반도체 디바이스를 도시하는 개략적인 단면도.
도 5 는 도 4 의 라인 5-5 를 따라 얻어진 개략적인 단면도.
도 6 은 제 2 실시형태의 변경에 따른 반도체 디바이스를 도시하는 개략적인 단면도.
도 7 은 제 2 실시형태의 변경에 따른 반도체 디바이스를 도시하는 개략적인 단면도.
도 8 은 본 발명의 제 3 실시형태에 따른 반도체 디바이스를 도시하는 개략적인 단면도.
도 9 는 도 8 에 도시된 반도체 디바이스의 개략적인 평면도.
도 10a 는 제 3 실시형태의 변경에 따른 반도체 디바이스의 파티셔닝 벽들을 도시하는 개략적인 부분 단면도.
도 10b 는 제 3 실시형태의 변경에 따른 반도체 디바이스의 파티셔닝 벽들을 도시하는 개략적인 부분 단면도.1 is a schematic cross-sectional view showing a semiconductor device according to a first embodiment of the present invention.
FIG. 2 is a schematic plan view of the semiconductor device shown in FIG. 1.
3A is a schematic partial plan view showing a semiconductor device according to a change of the first embodiment.
3B is a schematic partial plan view showing a semiconductor device according to a change of the first embodiment.
3C is a schematic partial plan view showing a semiconductor device according to a change of the first embodiment;
4 is a schematic cross-sectional view showing a semiconductor device according to a second embodiment of the present invention.
5 is a schematic cross sectional view taken along line 5-5 of FIG. 4;
6 is a schematic cross-sectional view showing a semiconductor device according to a change of the second embodiment.
7 is a schematic cross-sectional view showing a semiconductor device according to a change of the second embodiment.
8 is a schematic cross-sectional view showing a semiconductor device according to a third embodiment of the present invention.
9 is a schematic plan view of the semiconductor device shown in FIG. 8;
10A is a schematic partial cross-sectional view showing partitioning walls of a semiconductor device according to a change of the third embodiment.
10B is a schematic partial cross-sectional view showing partitioning walls of a semiconductor device according to a change of the third embodiment.

본 발명의 목적 및 이점과 함께 본 발명은 첨부 도면들과 함께 다음의 현재 바람직한 실시형태들의 설명을 참조하여 더 잘 이해할 수도 있다.The invention together with the objects and advantages of the invention may be better understood with reference to the following description of presently preferred embodiments in conjunction with the accompanying drawings.

본 발명의 제 1 실시형태가 이제 도 1 내지 도 3c 를 참조하여 설명될 것이다. 도 1 내지 도 3c 각각은 제 1 실시형태에 따른 반도체 디바이스 (10A) 의 구조를 개략적으로 도시한다. 설명을 위해, 엘리먼트들 중 일부의 엘리먼트의 치수는 과장된다. 즉, 도면들에서의 반도체 디바이스 (10A) 의 엘리먼트들 중 일부의 엘리먼트의 폭, 길이 및 두께의 비율은 일정한 비율이 아니다. 반도체 디바이스 (10A) 는 차량에 탑재된다.A first embodiment of the present invention will now be described with reference to FIGS. 1 to 3C. 1 to 3C schematically show the structure of the semiconductor device 10A according to the first embodiment. For illustrative purposes, the dimensions of some of the elements are exaggerated. That is, the ratio of the width, length and thickness of some of the elements of the semiconductor device 10A in the figures is not a constant ratio. The semiconductor device 10A is mounted on a vehicle.

도 1 에 도시된 것처럼, 반도체 디바이스 (10A) 는 회로 기판 (11), 회로 기판 (11) 상에 탑재된 반도체 소자 (반도체 칩; 12), 열 싱크 (16) 및 회로 기판 (11) 과 열 싱크 (16) 사이에 위치된 응력 완화 부재 (20) 를 포함한다. 회로 기판 (11) 은 절연 기판인 세라믹 기판 (13), 세라믹 기판 (13) 의 전면 (13a; 제 1 표면) 에 접합된 제 1 금속판 (14; 금속 회로 보드) 및 세라믹 기판 (13) 의 이면 (13b; 제 2 표면) 에 접합된 제 2 금속판 (15) 을 포함한다. 제 1 금속판 (14) 및 제 2 금속판 (15) 은 예를 들어 알루미늄 또는 구리로 제조된다.As shown in FIG. 1, the semiconductor device 10A is connected to a circuit board 11, a semiconductor element (semiconductor chip) 12, a heat sink 16 and a circuit board 11 mounted on the circuit board 11. A stress relief member 20 positioned between the sinks 16. The circuit board 11 is a ceramic substrate 13 that is an insulating substrate, a first metal plate 14 (metal circuit board) bonded to the front surface 13a (first surface) of the ceramic substrate 13, and the back surface of the ceramic substrate 13. And a second metal plate 15 bonded to the 13b; second surface. The first metal plate 14 and the second metal plate 15 are made of aluminum or copper, for example.

도 1 에서 볼 수 있는 것처럼 세라믹 기판 (13) 의 상부면 (upper surface) 은 반도체 소자 (12) 가 탑재되는 전면 (13a) 이다. 또한, 전면 (13a) 에는 배선층의 역할을 하는 제 1 금속판 (14) 이 접합된다. 반도체 소자 (12) 는 도시되고 있지 않지만 납땜을 이용하여 제 1 금속판 (14) 에 접합된다. 반도체 소자 (12) 는 예를 들어 IGBT (Insulated Gate Bipolar Transistor), MOSFET 또는 다이오드이다.As can be seen in FIG. 1, the upper surface of the ceramic substrate 13 is the front surface 13a on which the semiconductor element 12 is mounted. Moreover, the 1st metal plate 14 which serves as a wiring layer is joined to the front surface 13a. Although not shown, the semiconductor element 12 is joined to the first metal plate 14 using soldering. The semiconductor element 12 is, for example, an Insulated Gate Bipolar Transistor (IGBT), a MOSFET or a diode.

제 2 금속판 (15) 은 도 1 에서 볼 수 있는 것처럼 세라믹 기판 (13) 의 하부면, 또는 이면 (13b) 에 접합된다. 제 2 금속판 (15) 은 세라믹 기판 (13) 과 열 싱크 (16) 를 서로 결합하기 위한 결합층으로서 기능한다.The second metal plate 15 is bonded to the lower surface, or the rear surface 13b of the ceramic substrate 13 as can be seen in FIG. 1. The second metal plate 15 functions as a bonding layer for bonding the ceramic substrate 13 and the heat sink 16 to each other.

열 싱크 (16) 는 금속으로 제조되고 반도체 소자 (12) 에서 발생되는 열을 강제적으로 제거하는 강제-냉각 쿨러로서 기능한다. 열 싱크 (16) 의 냉각 용량은 반도체 소자 (12) 가 열을 안정적으로 발생시키고 있을 때 (정상 상태), 반도체 소자 (12) 에서 발생되는 열이 회로 기판 (11) 을 통해 열 싱크 (16) 로 전도되고 그 결과 열이 원활하게 제거되도록 설정된다. 열 싱크 (16) 는 열 싱크 (16) 의 길이 방향이 도 2 의 화살표 방향 X 에 대응하고 열 싱크 (16) 의 가로 방향이 도 2 의 화살표 방향 Y 에 대응하도록 평면도에서 직사각형으로 형성된다. 열 싱크 (16) 의 외부 쉘 (outer shell) 은 중공의 평탄한 케이스부 (17) 에 의해 형성된다.The heat sink 16 is made of metal and functions as a forced-cooling cooler for forcibly removing heat generated in the semiconductor element 12. The cooling capacity of the heat sink 16 is that when the semiconductor element 12 is stably generating heat (steady state), heat generated in the semiconductor element 12 is transferred to the heat sink 16 through the circuit board 11. And set as a result, the heat is removed smoothly. The heat sink 16 is formed in a rectangle in plan view such that the longitudinal direction of the heat sink 16 corresponds to the arrow direction X in FIG. 2 and the transverse direction of the heat sink 16 corresponds to the arrow direction Y in FIG. 2. The outer shell of the heat sink 16 is formed by the hollow flat case portion 17.

그 케이스부 (17) 에는 복수의 파티셔닝 벽들 (18) 이 제공된다. 파티셔닝 벽들 (18) 은 열 싱크 (16) 의 가로 방향을 따라, 즉, 도 2 의 화살표 방향 Y 를 따라 선형으로 연장한다. 도 1 및 도 2 에 도시된 것처럼, 파티셔닝 벽들 (18) 은 등간격으로 열 싱크 (16) 의 길이 방향을 따라 또는 도 2 의 화살표 방향 X 로 배열되고, 서로 평행으로 연장한다. 파티셔닝 벽들 (18) 의 인접 쌍들, 및 최외각의 파티셔닝 벽들 (18) 과 케이스부 (17) 의 내부 벽면들 (17c) 은 유체 (예를 들어, 냉각수) 가 흐르는 냉매 통로들 (19) 을 정의한다. 열 싱크 (16) 와 회로 기판 (11) 의 제 2 금속판 (15) 사이에는 응력 완화 부재 (20) 가 위치된다. 응력 완화 부재 (20) 는 회로 기판 (11) 과 열 싱크 (16) 를 서로 결합한다.The case portion 17 is provided with a plurality of partitioning walls 18. The partitioning walls 18 extend linearly along the transverse direction of the heat sink 16, ie along the arrow direction Y in FIG. 2. As shown in FIGS. 1 and 2, the partitioning walls 18 are arranged along the longitudinal direction of the heat sink 16 at equal intervals or in the arrow direction X of FIG. 2 and extend in parallel to each other. Adjacent pairs of partitioning walls 18, and the outermost partitioning walls 18 and inner wall surfaces 17c of the case portion 17 define refrigerant passages 19 through which fluid (eg, coolant) flows. do. The stress relaxation member 20 is located between the heat sink 16 and the second metal plate 15 of the circuit board 11. The stress relief member 20 couples the circuit board 11 and the heat sink 16 to each other.

응력 완화 부재 (20) 는 높은 열 전도도를 갖는 재료로 제조된다. 이 실시형태에서, 응력 완화 부재 (20) 는 알루미늄으로 제조된다. 응력 완화 부재 (20) 는 평면도에서 직사각형인 평판으로 형성된다. 응력 완화 부재 (20) 의 제 1 표면 (20a) 은 제 2 금속판 (15) 에 대해 전체적으로 브레이징되고, 제 2 표면 (20b) 은 열 싱크 (16) 에 대해 전체적으로 브레이징된다. 즉, 브레이징 필러 금속으로 이루어진 접합부들이 응력 완화 부재 (20) 와 제 2 금속판 (15) 사이 및 응력 완화 부재 (20) 와 열 싱크 (16) 사이에 형성된다. 따라서, 회로 기판 (11) 및 열 싱크 (16) 는 서로 결합되어, 그들 사이에서 응력 완화 부재 (20) 를 통해 열이 전도될 수 있다. 반도체 소자 (12) 에서 발생되는 열은 회로 기판 (11) 을 통해, 그리고 응력 완화 부재 (20) 를 통해 이 순서로 열 싱크 (16) 로 전도된다. 또한, 응력 완화 부재 (20) 는 관통 홀들 (21) 을 가지며, 이 실시형태에서 관통 홀들의 개수는 12 개이다. 관통 홀들 (21) 은 응력 흡수부들로서 기능하고 단지 두께를 따라 응력 완화 부재 (20) 를 통해 연장한다. 각각의 관통 홀 (21) 은 평면도에서 타원 형상을 갖는다.The stress relief member 20 is made of a material having high thermal conductivity. In this embodiment, the stress relaxation member 20 is made of aluminum. The stress relaxation member 20 is formed of a rectangular flat plate in plan view. The first surface 20a of the stress relaxation member 20 is entirely brazed to the second metal plate 15, and the second surface 20b is entirely brazed to the heat sink 16. That is, joining portions made of brazing filler metal are formed between the stress relaxation member 20 and the second metal plate 15 and between the stress relaxation member 20 and the heat sink 16. Thus, the circuit board 11 and the heat sink 16 are coupled to each other so that heat can be conducted between the stress relief members 20 therebetween. Heat generated in the semiconductor element 12 is conducted to the heat sink 16 in this order through the circuit board 11 and through the stress relaxation member 20. In addition, the stress relaxation member 20 has through holes 21, and in this embodiment, the number of through holes is twelve. The through holes 21 function as stress absorbing portions and extend through the stress relaxation member 20 only along the thickness. Each through hole 21 has an elliptical shape in plan view.

관통 홀들 (21) 은 응력 완화 부재 (20) 를 구성하는 평판을 프레싱 (머시닝) 함으로써 형성된다. 도 2 에 도시된 것처럼, 각각의 관통 홀 (21) 은 파티셔닝 벽들 (18) 의 길이 방향을 따르거나 화살표 방향 Y 를 따른 치수 (T1) 가 파티셔닝 벽들 (18) 이 배열되는 방향 (배열 방향) 을 따르거나 도 1 및 도 2 의 화살표 방향 X 를 따른 치수 (T2) 보다 크도록 형성된다. 모든 관통 홀들 (21) 은 동일한 형상을 갖는다. 관통 홀들 (21) 중 2 개 이상의 관통 홀들이 파티셔닝 벽들 (18) 의 길이 방향을 따라, 또는 화살표 방향 Y 를 따라 배열된다. 각각의 관통 홀 (21) 의 주축 (major axis) 은 파티셔닝 벽들 (18) 의 길이 방향과 평행으로 연장하고, 각각의 관통 홀 (21) 의 부축 (minor axis) 은 파티셔닝 벽들 (18) 의 배열 방향과 평행으로 연장한다. 따라서, 응력 완화 부재 (20) 는 파티셔닝 벽들 (18) 의 배열 방향을 따라서보다는 파티셔닝 벽들 (18) 의 길이 방향을 따라 보다 쉽게 변형된다. 관통 홀들 (21) 은 응력 완화 부재 (20) 상의 기준점 (P) 에 대하여 대칭적이며, 여기서, 기준점 (P) 은 반도체 소자 (12) 의 중심에 대응한다. 반도체 소자 (12) 바로 아래에 있는 응력 완화 부재 (20) 의 부분에는 관통 홀 (21) 이 형성되지 않는다. 즉, 관통 홀들 (21) 은 평면도에서 반도체 소자 (12) 를 오버랩하지 않도록 배열된다. 반도체 소자 (12) 바로 아래에 있는 응력 완화 부재 (20) 의 부분은 반도체 소자 (12) 에 가장 가깝고, 관통 홀들 (21) 보다 양호한 열 전도도를 갖는 열 전도부 (22) 의 역할을 한다.The through holes 21 are formed by pressing (machining) the flat plate constituting the stress relaxation member 20. As shown in FIG. 2, each through hole 21 has a dimension T1 along the longitudinal direction of the partitioning walls 18 or along the arrow direction Y in a direction (array direction) in which the partitioning walls 18 are arranged. Or larger than the dimension T2 along the arrow direction X in FIGS. 1 and 2. All the through holes 21 have the same shape. Two or more of the through holes 21 are arranged along the longitudinal direction of the partitioning walls 18 or along the arrow direction Y. The major axis of each through hole 21 extends in parallel with the longitudinal direction of the partitioning walls 18, and the minor axis of each through hole 21 is in the arrangement direction of the partitioning walls 18. Extends parallel to Therefore, the stress relief member 20 is more easily deformed along the longitudinal direction of the partitioning walls 18 than along the arrangement direction of the partitioning walls 18. The through holes 21 are symmetrical with respect to the reference point P on the stress relief member 20, where the reference point P corresponds to the center of the semiconductor element 12. The through hole 21 is not formed in the part of the stress relaxation member 20 which is directly under the semiconductor element 12. That is, the through holes 21 are arranged so as not to overlap the semiconductor element 12 in the plan view. The portion of the stress relief member 20 directly under the semiconductor element 12 is closest to the semiconductor element 12 and serves as a heat conduction portion 22 having better thermal conductivity than the through holes 21.

반도체 디바이스 (10A) 의 동작이 이제 설명될 것이다.The operation of the semiconductor device 10A will now be described.

본 실시형태의 반도체 디바이스 (10A) 는 하이브리드 차량에 탑재되며, 열 싱크 (16) 는 파이프들을 통해 차량의 냉매 회로 (미도시) 에 연결된다. 냉매 회로는 펌프 및 라디에이터 (radiator) 를 갖는다. 라디에이터는 모터에 의해 구동되는 팬을 갖는다. 따라서, 라디에이터는 우수한 방열 효율을 갖는다. 냉매는 예를 들어 물이다.The semiconductor device 10A of the present embodiment is mounted in a hybrid vehicle, and the heat sink 16 is connected to a refrigerant circuit (not shown) of the vehicle through pipes. The refrigerant circuit has a pump and a radiator. The radiator has a fan driven by a motor. Thus, the radiator has excellent heat dissipation efficiency. The refrigerant is for example water.

이러한 반도체 디바이스 (10A) 상에 탑재된 반도체 소자 (12) 가 작동될 때, 반도체 소자 (12) 는 열을 발생시킨다. 반도체 소자 (12) 에서 발생된 열은 제 1 금속판 (14), 세라믹 기판 (13), 제 2 금속판 (15), 응력 완화 부재 (20) 및 열 싱크 (16) 를 통해 열 싱크 (16) 로 전도된다. 반도체 소자 (12) 바로 아래에 있는 응력 완화 부재 (20) 의 부분은 관통 홀 (21) 이 없는 열 전도부 (22) 이다. 따라서, 응력 완화 부재 (20) 로 전도된 열이 열 싱크 (16) 로 원활하게 전도된다.When the semiconductor element 12 mounted on this semiconductor device 10A is operated, the semiconductor element 12 generates heat. Heat generated in the semiconductor element 12 is transferred to the heat sink 16 through the first metal plate 14, the ceramic substrate 13, the second metal plate 15, the stress relaxation member 20 and the heat sink 16. Is inverted. The portion of the stress relaxation member 20 directly under the semiconductor element 12 is the heat conduction portion 22 without the through hole 21. Thus, heat conducted to the stress relaxation member 20 is smoothly conducted to the heat sink 16.

그 결과, 회로 기판 (11) 및 열 싱크 (16) 가 고온으로 가열되고 열팽창된다. 이 때, 응력 완화 부재 (20) 내에 형성된 관통 홀들이 도 2 에서 교대로 길고 2 개의 짧은 대시 선에 의해 도시되고 완전한 원처럼 형성되는 가상 홀 (hypothetic hole; R1) 과 같은 경우, 열 싱크 (16) 와 세라믹 기판 (13) 사이의 부분 내의 파티셔닝 벽들 (18) 의 길이 방향을 따라 발생된 열팽창으로 인한 응력이 파티셔닝 벽들 (18) 의 배열 방향을 따라 발생된 열팽창으로 인한 응력보다 크다. 즉, 세라믹 기판 (13) 의 선팽창 계수와 금속 부재들 (열 싱크 (16) 및 제 1 및 제 2 금속판들 (14, 15)) 의 선팽창 계수가 상이하기 때문에, 열응력이 반도체 디바이스 (10A) 에서 발생된다. 특히, 파티셔닝 벽들 (18) 의 길이 방향을 따른 큰 열응력은 열 싱크 (16) 와 세라믹 기판 (13) 사이에서 발생된다. 관통 홀들이 파티셔닝 벽들 (18) 의 길이 방향을 따른 열응력을 완화시키기 위하여 가상 홀 (R2) 처럼 확대되는 경우, 응력 완화 부재 (20) 와 열 싱크 (16) 사이의 접합 면적이 감소될 것이며, 그에 따라 응력 완화 부재 (20) 의 열 전도도가 낮아지게 될 것이다. 본 실시형태에서의 관통 홀들 (21) 의 형상은 열 싱크 (16) 의 파티셔닝 벽들 (18) 의 배열 방향을 고려하여 결정된다. 본 실시형태의 응력 완화 부재 (20) 가 파티셔닝 벽들 (18) 의 배열 방향에서보다 파티셔닝 벽들 (18) 의 길이 방향에서 보다 쉽게 변형되기 때문에, 따라서 응력 완화 부재 (20) 는 배열 방향에서의 열응력보다 파티셔닝 벽들 (18) 의 길이 방향에서의 열응력을 보다 효과적으로 완화시킨다. 그 결과, 파티셔닝 벽들 (18) 의 길이 방향을 따른 열응력이 배열 방향을 따른 열응력과 같게 된다. 따라서, 관통 홀들은 필요한 것보다 더 확대될 필요는 없다. 이것은 응력 완화 부재 (20) 의 열 전도도가 낮아지게 되는 것을 막는다. 또한, 반도체 디바이스 (10A) 의 온도가 상승될 때, 세라믹 기판 (13) 과 제 2 금속판 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고, 회로 기판 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.As a result, the circuit board 11 and the heat sink 16 are heated to high temperature and thermally expanded. At this time, in the case where the through holes formed in the stress relaxation member 20 are like a hypothetic hole R1, which is alternately shown in FIG. 2 by long and short dashed lines and is formed like a complete circle, the heat sink 16 ) And the stress due to thermal expansion generated along the longitudinal direction of the partitioning walls 18 in the portion between the ceramic substrate 13 and the ceramic substrate 13 is greater than the stress due to thermal expansion generated along the arrangement direction of the partitioning walls 18. That is, since the linear expansion coefficient of the ceramic substrate 13 and the linear expansion coefficients of the metal members (the heat sink 16 and the first and second metal plates 14 and 15) are different, the thermal stress is reduced in the semiconductor device 10A. Occurs in In particular, a large thermal stress along the longitudinal direction of the partitioning walls 18 is generated between the heat sink 16 and the ceramic substrate 13. If the through holes are enlarged like a virtual hole R2 to mitigate thermal stress along the longitudinal direction of the partitioning walls 18, the junction area between the stress relief member 20 and the heat sink 16 will be reduced, As a result, the thermal conductivity of the stress relaxation member 20 will be lowered. The shape of the through holes 21 in the present embodiment is determined in consideration of the arrangement direction of the partitioning walls 18 of the heat sink 16. Since the stress relaxation member 20 of the present embodiment is more easily deformed in the longitudinal direction of the partitioning walls 18 than in the arrangement direction of the partitioning walls 18, the stress relaxation member 20 is therefore thermally stressed in the arrangement direction. More effectively alleviates thermal stress in the longitudinal direction of the partitioning walls 18. As a result, the thermal stress along the longitudinal direction of the partitioning walls 18 becomes equal to the thermal stress along the arrangement direction. Thus, the through holes need not be enlarged more than necessary. This prevents the thermal conductivity of the stress relaxation member 20 from lowering. In addition, when the temperature of the semiconductor device 10A is raised, cracks are generated in the joints between the ceramic substrate 13 and the second metal plate 15, and the heat sink 16 facing the circuit board 11 is prevented. It is possible to suppress the bending of the joining surface of ().

반도체 소자 (12) 가 열의 발생을 중단할 때, 세라믹 기판 (13) 과 열 싱크 (16) 의 온도가 낮아지게 되고, 세라믹 기판 (13) 과 열 싱크 (16) 가 열수축된다. 이 때, 응력 완화 부재 (20) 가 파티셔닝 벽들 (18) 의 배열 방향에서보다 파티셔닝 벽들 (18) 의 길이 방향에서 보다 쉽게 변형되기 때문에, 열 싱크 (16) 와 제 2 금속판 (15) 사이의 열응력은 파티셔닝 벽들 (18) 의 배열 방향을 따라서보다는 파티셔닝 벽들 (18) 의 길이 방향을 따라 더 큰 정도로 완화된다. 따라서, 반도체 디바이스 (10A) 의 온도가 낮아지게 될 때, 세라믹 기판 (13) 과 제 2 금속판 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고, 회로 기판 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.When the semiconductor element 12 stops generating heat, the temperature of the ceramic substrate 13 and the heat sink 16 is lowered, and the ceramic substrate 13 and the heat sink 16 are heat-shrunk. At this time, since the strain relief member 20 is more easily deformed in the longitudinal direction of the partitioning walls 18 than in the arrangement direction of the partitioning walls 18, the heat between the heat sink 16 and the second metal plate 15 The stress is relaxed to a greater extent along the longitudinal direction of the partitioning walls 18 than along the arrangement direction of the partitioning walls 18. Therefore, when the temperature of the semiconductor device 10A is lowered, a heat sink facing the circuit board 11 can be prevented from causing cracks in the junctions between the ceramic substrate 13 and the second metal plate 15. It is possible to suppress the bending of the joining surface of 16).

또한, 반도체 소자 (12) 에서 발생된 열이 열 싱크 (16) 로 전도될 때, 냉매 통로들 (19) 을 통해 흐르는 냉매와, 케이스부 (17) 와 파티셔닝 벽들 (18) 과의 사이에서 열 교환이 일어나 열이 냉매에 의해 제거된다. 즉, 열 싱크 (16) 가 냉매 통로들 (19) 을 통해 흐르는 냉매에 의해 강제적으로 냉각되기 때문에, 반도체 소자 (12) 로부터 열 싱크 (16) 로의 열의 전도 경로의 온도 기울기가 증가된다. 이것은 반도체 소자 (12) 에서 발생된 열이 회로 기판 (11) 을 통하여 효율적으로 제거되는 것을 허용한다.In addition, when heat generated in the semiconductor element 12 is conducted to the heat sink 16, heat between the coolant flowing through the coolant passages 19 and the case portion 17 and the partitioning walls 18. Exchange occurs and heat is removed by the refrigerant. That is, since the heat sink 16 is forcibly cooled by the refrigerant flowing through the refrigerant passages 19, the temperature gradient of the conduction path of heat from the semiconductor element 12 to the heat sink 16 is increased. This allows the heat generated in the semiconductor element 12 to be efficiently removed through the circuit board 11.

본 실시형태는 다음의 이점들을 갖는다.This embodiment has the following advantages.

(1) 응력 완화 부재 (20) 는 복수의 관통 홀들 (21) 을 갖는다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 각각의 관통 홀 (21) 의 치수 (T1) 는 파티셔닝 벽들 (18) 의 배열 방향을 따른 관통 홀 (21) 의 치수 (T2) 보다 크다. 따라서, 응력 완화 부재 (20) 는 파티셔닝 벽들 (18) 의 배열 방향에서보다 파티셔닝 벽들 (18) 의 길이 방향에서 보다 쉽게 변형된다. 그 결과, 파티셔닝 벽들 (18) 의 길이 방향을 따른 열응력은 배열 방향을 따른 열응력과 같게 된다.(1) The stress relaxation member 20 has a plurality of through holes 21. The dimension T1 of each through hole 21 along the longitudinal direction of the partitioning walls 18 is larger than the dimension T2 of the through hole 21 along the arrangement direction of the partitioning walls 18. Therefore, the stress relief member 20 is more easily deformed in the longitudinal direction of the partitioning walls 18 than in the arrangement direction of the partitioning walls 18. As a result, the thermal stress along the longitudinal direction of the partitioning walls 18 becomes equal to the thermal stress along the arrangement direction.

(2) 파티셔닝 벽들 (18) 의 배열 방향을 따른 각각의 관통 홀들 (21) 의 치수 (T2) 는 파티셔닝 벽들 (18) 의 길이 방향을 따른 치수 (T1) 보다 짧다. 따라서, 응력 완화 부재 (20) 의 응력 완화 성능을 향상시키기 위하여 가상 홀 (R1) 이 가상 홀 (R2) 로 확대되는 경우에 비해, 열 싱크 (16) 와 응력 완화 부재 (20) 사이의 접합 면적이 감소되는 것이 억제된다. 따라서, 반도체 소자 (12) 에서 발생된 열은 응력 완화 부재 (20) 를 통하여 원활하게 전도되고 열 싱크 (16) 에 도달한다. 이것은 응력 완화 부재 (20) 의 열 전도도가 낮아지게 되는 것을 막는다.(2) The dimension T2 of each of the through holes 21 along the arrangement direction of the partitioning walls 18 is shorter than the dimension T1 along the longitudinal direction of the partitioning walls 18. Therefore, the junction area between the heat sink 16 and the stress relaxation member 20 as compared with the case where the virtual hole R1 is expanded to the virtual hole R2 in order to improve the stress relaxation performance of the stress relaxation member 20. This reduction is suppressed. Therefore, the heat generated in the semiconductor element 12 is conducted smoothly through the stress relaxation member 20 and reaches the heat sink 16. This prevents the thermal conductivity of the stress relaxation member 20 from lowering.

(3) 제 2 금속판 (15) 은 세라믹 기판의 이면 (13b) 에 접합된다. 회로 기판 (11) 과는 별개의 컴포넌트인 응력 완화 부재 (20) 는 열 싱크 (16) 와 회로 기판 (11) 의 제 2 금속판 (15) 사이에 제공된다. 따라서, 응력 완화 부재 (20) 는 반도체 소자 (12) 및 세라믹 기판 (13) 과는 독립적으로 제작된다. 응력 완화 부재 (20) 의 관통 홀들 (21) 은 예를 들어 판 부재를 프레싱하는 것과 같이 머시닝함으로써 쉽게 형성된다. 따라서, 관통 홀들 (21) 을 형성할 때, 반도체 소자 (12) 및 세라믹 기판 (13) 에 미치는 영향은 고려될 필요가 없다.(3) The second metal plate 15 is joined to the back surface 13b of the ceramic substrate. A stress relief member 20, which is a separate component from the circuit board 11, is provided between the heat sink 16 and the second metal plate 15 of the circuit board 11. Therefore, the stress relaxation member 20 is produced independently of the semiconductor element 12 and the ceramic substrate 13. The through holes 21 of the stress relief member 20 are easily formed by machining, for example, by pressing a plate member. Therefore, when forming the through holes 21, the influence on the semiconductor element 12 and the ceramic substrate 13 need not be considered.

(4) 반도체 소자 (12) 바로 아래에 있는 응력 완화 부재 (20) 의 부분은 반도체 소자 (12) 에서 발생된 열이 통과하는 열 전도부 (22) 의 역할을 하며, 그 열 전도부 (22) 에는 관통 홀들 (21) 이 없다. 즉, 반도체 소자 (12) 에서 발생된 열이 먼저 도달하는 응력 완화 부재 (20) 의 부분은 관통 홀들 (21) 이 없는 열 전도부 (22) 로서 형성된다. 따라서, 반도체 소자 (12) 에서 발생된 열은 응력 완화 부재 (20) 를 통하여 원활하게 전도되고 열 싱크 (16) 에 도달한다.(4) The portion of the stress relaxation member 20 directly under the semiconductor element 12 serves as a heat conduction portion 22 through which heat generated in the semiconductor element 12 passes, and the heat conduction portion 22 includes: There are no through holes 21. That is, the portion of the stress relaxation member 20 where the heat generated in the semiconductor element 12 first arrives is formed as the heat conduction portion 22 without the through holes 21. Therefore, the heat generated in the semiconductor element 12 is conducted smoothly through the stress relaxation member 20 and reaches the heat sink 16.

(5) 관통 홀들 (21) 은 응력 완화 부재 (20) 의 두께를 따라 연장한다. 따라서, 응력 완화 부재가 높은 열 전도도를 갖는 재료로 제조된 판 부재 내에 복수의 저부 홀들을 형성함으로써 제작되는 경우에 비해, 응력 완화 부재 (20) 는 보다 쉽게 변형되도록 형성된다.(5) The through holes 21 extend along the thickness of the stress relaxation member 20. Thus, the stress relaxation member 20 is formed to be more easily deformed than when the stress relaxation member is manufactured by forming a plurality of bottom holes in a plate member made of a material having high thermal conductivity.

제 1 실시형태는 상술된 구성으로 제한되지 않고, 예를 들어 다음과 같이 구체화될 수도 있다.The first embodiment is not limited to the above-described configuration, and may be embodied as follows, for example.

관통 홀들 (21) 의 주축은 파티셔닝 벽들 (18) 의 길이 방향과 평행할 필요는 없다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 치수 (T1) 가 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수 (T2) 보다 긴 경우면 충분하다. 예를 들어, 파티셔닝 벽들 (18) 의 길이 방향을 교차하는 주축을 갖는 타원형 관통 홀들이 형성될 수도 있다.The major axis of the through holes 21 need not be parallel to the longitudinal direction of the partitioning walls 18. It is sufficient if the dimension T1 along the longitudinal direction of the partitioning walls 18 is longer than the dimension T2 along the arrangement direction of the partitioning walls 18. For example, elliptical through holes having a major axis intersecting the longitudinal direction of the partitioning walls 18 may be formed.

관통 홀들 (21) 의 개수는 제 1 실시형태에 따른 개수로 제한되지 않는다. 대형의 응력 완화 부재 (20) 가 사용될 때, 관통 홀들 (21) 의 개수가 증가될 수도 있다.The number of through holes 21 is not limited to the number according to the first embodiment. When the large stress relief member 20 is used, the number of through holes 21 may be increased.

관통 홀들 (21) 의 형상은 변하게 될 수도 있다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 치수 (T1) 가 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수 (T2) 보다 긴 한은 관통 홀들 (21) 의 사이즈는 감소될 수도 있고 또는 증가될 수도 있다. 따라서, 예를 들어, 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수 (T2) 가 가상 홀 (R1) 의 직경보다 긴 관통 홀들 (21) 이 형성될 수도 있다.The shape of the through holes 21 may be changed. As long as the dimension T1 along the longitudinal direction of the partitioning walls 18 is longer than the dimension T2 along the arrangement direction of the partitioning walls 18, the size of the through holes 21 may be reduced or increased. Thus, for example, through holes 21 in which the dimension T2 along the arrangement direction of the partitioning walls 18 are longer than the diameter of the virtual hole R1 may be formed.

관통 홀들 (21) 의 형상은 제 1 실시형태에 따른 형상으로 제한되지 않는다. 예를 들어, 도 3a 에 도시된 것처럼, 평면도에서 직사각 형상을 갖는 관통 홀들 (30) 이 형성될 수도 있다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 각각의 관통 홀 (30) 의 치수 (T3) 는 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수 (T4) 보다 길다. 또한, 도 3b 에 도시된 것처럼, 관통 홀들 (31) 이 파티셔닝 벽들 (18) 의 길이 방향을 따라 도 3a 에 도시된 관통 홀들 (30) 의 각 세트를 연결함으로써 형성될 수도 있다. 이 경우에, 반도체 소자 (12) 바로 아래에 있는 응력 완화 부재 (20) 의 부분은 관통 홀 (31) 이 존재하지 않는 열 전도부 (22) 로서 형성되어야 한다.The shape of the through holes 21 is not limited to the shape according to the first embodiment. For example, as shown in FIG. 3A, through holes 30 having a rectangular shape in plan view may be formed. The dimension T3 of each through hole 30 along the longitudinal direction of the partitioning walls 18 is longer than the dimension T4 along the arrangement direction of the partitioning walls 18. Also, as shown in FIG. 3B, through holes 31 may be formed by connecting each set of through holes 30 shown in FIG. 3A along the longitudinal direction of the partitioning walls 18. In this case, the portion of the stress relaxation member 20 directly under the semiconductor element 12 should be formed as the heat conduction portion 22 in which the through hole 31 does not exist.

각각의 응력 흡수부는 홀들의 그룹일 수도 있으며, 여기서 홀들은 응력 완화 부재 (20) 의 두께를 통하여 연장하고 파티셔닝 벽들 (18) 의 길이 방향을 따라 배열된다. 예를 들어, 도 3c 에 도시된 것처럼, 응력 완화 부재 (20) 의 각각의 관통 홀 (21) 은 홀들의 그룹 (40) 으로 대체될 수도 있다. 각 홀들의 그룹 (40) 은 복수의 홀들 (41; 도 3c 에서는 3 개) 을 포함한다. 각각의 관통 홀 (41) 은 파티셔닝 벽들 (18) 의 길이 방향을 따른 개구 치수 (t1) 가 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수 (t2) 보다 짧은 직사각형이다. 각 홀들의 그룹 (40) 을 형성하는 관통 홀들 (41) 은 파티셔닝 벽들 (18) 의 길이 방향을 따라 배열된다. 각 홀들의 그룹 (40) 은 파티셔닝 벽들 (18) 의 길이 방향을 따른 치수들 (t1) 의 합이 파티셔닝 벽들 (18) 의 배열 방향을 따른 각각의 관통 홀 (41) 의 치수 (t2) (응력 흡수부의 치수) 보다 크도록 형성된다. 또한, 파티셔닝 벽들 (18) 의 길이 방향을 따른 인접하는 홀들의 그룹 (40) 들 간의 거리 (H1) 는 파티셔닝 벽들 (18) 의 길이 방향을 따른 각 홀의 그룹 (40) 내의 인접 홀들 (41) 간의 거리 (H2) 보다 크다. 복수의 홀들의 그룹 (40) 들을 갖는 응력 완화 부재 (20) 가 파티셔닝 벽들 (18) 의 길이 방향에서 쉽게 변형되기 때문에, 응력 완화 부재 (20) 는 파티셔닝 벽들 (18) 의 길이 방향을 따른 열응력을 효과적으로 완화시키며, 이는 응력 완화 성능을 향상시킨다. 또한, 각각의 응력 흡수부가 응력 완화 부재 (20) 의 두께를 통하여 연장하는 관통 홀들 (41) 을 포함하는 홀들의 그룹 (40) 에 의해 형성되기 때문에, 응력 완화 부재 (20) 는 저부 홀들에 의해 형성된 응력 흡수부보다 더 쉽게 그리고 효과적으로 변형된다. 또한, 파티셔닝 벽들 (18) 의 배열 방향을 따른 각 홀들의 그룹 (40) 의 길이 (치수) 의 최대 값이 파티셔닝 벽들 (18) 의 길이 방향을 따른 치수들 (t1) 의 합보다 작은 한은, 각 홀들의 그룹 (40) 내의 관통 홀들 (41) 은 파티셔닝 벽들 (18) 의 배열 방향으로 약간 옮겨지는 동시에 파티셔닝 벽들 (18) 의 길이 방향을 따라 배열될 수도 있다.Each stress absorber may be a group of holes, where the holes extend through the thickness of the stress relief member 20 and are arranged along the length of the partitioning walls 18. For example, as shown in FIG. 3C, each through hole 21 of the stress relaxation member 20 may be replaced with a group 40 of holes. Each group of holes 40 includes a plurality of holes 41 (three in FIG. 3C). Each through hole 41 is a rectangle whose opening dimension t1 along the longitudinal direction of the partitioning walls 18 is shorter than the dimension t2 along the arrangement direction of the partitioning walls 18. The through holes 41 forming the group of holes 40 are arranged along the longitudinal direction of the partitioning walls 18. The group of holes 40 is the sum of the dimensions t1 along the longitudinal direction of the partitioning walls 18 and the dimension t2 (stress) of each through hole 41 along the arrangement direction of the partitioning walls 18. Dimension of the absorbent portion). Further, the distance H1 between the groups of adjacent holes 40 in the longitudinal direction of the partitioning walls 18 is equal to the distance between adjacent holes 41 in the group 40 of each hole in the longitudinal direction of the partitioning walls 18. Is greater than the distance (H2). Since the stress relief member 20 having a plurality of groups of holes 40 is easily deformed in the longitudinal direction of the partitioning walls 18, the stress relief member 20 is thermally stressed along the longitudinal direction of the partitioning walls 18. Effectively alleviate the stress, which improves the stress relaxation performance. Also, since each stress absorbing portion is formed by a group of holes 40 including through holes 41 extending through the thickness of the stress relaxation member 20, the stress relaxation member 20 is formed by the bottom holes. It is more easily and effectively deformed than the stress absorbing portion formed. Further, as long as the maximum value of the length (dimension) of the group of holes 40 along the arrangement direction of the partitioning walls 18 is smaller than the sum of the dimensions t1 along the longitudinal direction of the partitioning walls 18, each The through holes 41 in the group of holes 40 may be moved along the longitudinal direction of the partitioning walls 18 while being slightly moved in the arrangement direction of the partitioning walls 18.

응력 완화 부재 (20) 상의 관통 홀들 (21) 의 위치들은 제 1 실시형태에 따른 위치들로 제한되지 않는다. 예를 들어, 관통 홀들 (21) 은 지그재그로 배열될 수도 있다.The positions of the through holes 21 on the stress relief member 20 are not limited to the positions according to the first embodiment. For example, the through holes 21 may be arranged in a zigzag.

응력 흡수부들인 관통 홀들 (21) 은 저부 홀들로 대체될 수도 있으며, 그 저부 홀들 각각은 두께 방향으로 응력 완화 부재 (20) 의 표면들 중 일 표면 상에만 개구를 갖는다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 각 저부 홀의 길이 (개구 치수) 는 그것이 파티셔닝 벽들 (18) 의 배열 방향을 따른 길이 (개구 치수) 보다 긴 한은 임의로 설정될 수도 있다. 저부 홀들은 예를 들어 응력 완화 부재 (20) 의 제 2 표면 (20b) 에서 개방될 수도 있다. 저부 홀들이 관통 홀들 (21) 대신에 응력 완화 부재 (20) 내에 형성될 때, 저부 홀들의 깊이는 응력 완화 부재 (20) 가 반도체 디바이스 (10A) 에서 발생된 열응력을 충분히 완화시키는 한은 특별히 제한되지 않는다.The through holes 21, which are stress absorbing portions, may be replaced with bottom holes, each of which has an opening only on one of the surfaces of the stress relaxation member 20 in the thickness direction. The length (opening dimension) of each bottom hole along the longitudinal direction of the partitioning walls 18 may be arbitrarily set as long as it is longer than the length (opening dimension) along the arrangement direction of the partitioning walls 18. The bottom holes may be opened at the second surface 20b of the stress relief member 20, for example. When the bottom holes are formed in the stress relaxation member 20 instead of the through holes 21, the depth of the bottom holes is particularly limited as long as the stress relaxation member 20 sufficiently relaxes the thermal stress generated in the semiconductor device 10A. It doesn't work.

제 2 금속판 (15) 이 또한 응력 완화 부재 (20) 로서 기능할 수도 있다. 예를 들어, 응력 완화 부재 (20) 는 생략될 수도 있고, 복수의 홀들이 열 싱크 (16) 에 면하는 제 2 금속판 (15) 의 표면 내에 형성될 수도 있다. 파티셔닝 벽들 (18) 의 길이 방향을 따른 각 홀의 치수는 파티셔닝 벽들 (18) 의 배열 방향을 따른 치수보다 길다. 이 구성에 의하면, 제 2 금속판 (15) 은 반도체 디바이스 (10A) 의 온도가 변할 때 반도체 디바이스 (10A) 에서 발생된 열응력을 완화시키는 응력 완화 부재로서 기능한다. 또한, 평면도에서 완전한 원형상의 홀들에 의해 형성된 응력 흡수부들을 갖는 종래의 응력 완화 부재에 비해 제 2 금속판 (15) 이 파티셔닝 벽들 (18) 의 길이 방향에서 크게 변형될 수 있기 때문에, 제 2 금속판 (15) 은 향상된 응력 완화 성능을 갖는다.The second metal plate 15 may also function as the stress relaxation member 20. For example, the stress relaxation member 20 may be omitted, and a plurality of holes may be formed in the surface of the second metal plate 15 facing the heat sink 16. The dimension of each hole along the longitudinal direction of the partitioning walls 18 is longer than the dimension along the arrangement direction of the partitioning walls 18. According to this configuration, the second metal plate 15 functions as a stress relaxation member that relieves thermal stress generated in the semiconductor device 10A when the temperature of the semiconductor device 10A changes. In addition, since the second metal plate 15 can be greatly deformed in the longitudinal direction of the partitioning walls 18 as compared with the conventional stress relaxation member having stress absorbing portions formed by the perfectly circular holes in plan view, the second metal plate ( 15) has improved stress relaxation performance.

파티셔닝 벽들 (18) 이 연장하는 방향은 제 1 실시형태에서의 방향으로 제한되지 않는다. 파티셔닝 벽들 (18) 이 단일의 방향으로 연장하는 한은, 그 연장 방향은 특별히 제한되지 않는다. 예를 들어, 파티셔닝 벽들 (18) 은 열 싱크 (16) 의 가로 방향을 교차하는 방향으로 연장할 수도 있다.The direction in which the partitioning walls 18 extend is not limited to the direction in the first embodiment. As long as the partitioning walls 18 extend in a single direction, the direction of extension is not particularly limited. For example, partitioning walls 18 may extend in a direction crossing the transverse direction of heat sink 16.

파티셔닝 벽들 (18) 은 배열 방향을 따라 연속적일 수도 있다. 예를 들어, 물결모양의 핀 (corrugated fin) 들이 사용될 수도 있으며, 여기서 복수의 파티셔닝 벽들 (18) 은 파티셔닝 벽들 (18) 의 배열 방향으로 연속적으로 형성된다. 물결모양의 핀들에서, 파티셔닝 벽들 (18) 의 각 인접 쌍의 상단부들 또는 하단부들은 연속적이다.The partitioning walls 18 may be continuous along the arrangement direction. For example, corrugated fins may be used, wherein a plurality of partitioning walls 18 are formed continuously in the arrangement direction of the partitioning walls 18. In the wavy fins, the tops or bottoms of each adjacent pair of partitioning walls 18 are continuous.

열 싱크 (16) 의 구조는 제 1 실시형태에서 설명된 구조로 제한되지 않는다. 예를 들어, 케이스부 (17) 는 판형 열 싱크 베이스로 대체될 수도 있다. 열 싱크 베이스는 반도체 소자 (12) 에 대향하는 제 1 표면, 및 제 1 표면에 대향하는 제 2 표면을 갖는다. 열 싱크 베이스는 제 1 표면 상에 복수의 파티셔닝 벽들 (18) 을 갖고, 응력 완화 부재 (20) 가 제 2 표면에 접합된다.The structure of the heat sink 16 is not limited to the structure described in the first embodiment. For example, the case portion 17 may be replaced with a plate heat sink base. The heat sink base has a first surface opposite the semiconductor element 12 and a second surface opposite the first surface. The heat sink base has a plurality of partitioning walls 18 on the first surface, and the stress relief member 20 is bonded to the second surface.

본 발명의 제 2 실시형태가 이제 도 4 내지 도 7 을 참조하여 설명될 것이다. 제 1 실시형태와의 차이들이 주로 후술될 것이다. 도 4 내지 도 7 각각은 제 2 실시형태에 따른 반도체 디바이스 (10B) 의 구조를 개략적으로 도시한다. 설명을 위해, 엘리먼트들 중 일부의 엘리먼트의 치수는 과장될 수도 있다. 즉, 도면들에서의 반도체 디바이스 (10B) 의 엘리먼트들 중 일부의 엘리먼트의 폭, 길이 및 두께의 비율은 일정한 비율이 아니다. 반도체 디바이스 (10B) 는 차량에 탑재된다.A second embodiment of the present invention will now be described with reference to FIGS. 4 to 7. Differences from the first embodiment will mainly be described later. 4 to 7 schematically show the structure of the semiconductor device 10B according to the second embodiment. For illustrative purposes, the dimensions of some of the elements may be exaggerated. That is, the ratio of the width, length and thickness of some of the elements of the semiconductor device 10B in the figures is not a constant ratio. The semiconductor device 10B is mounted on a vehicle.

본 실시형태의 열 싱크 (16) 에서, 케이스부 (17) 의 전면 (17a) 은 제 2 금속판 (15) 이 브레이징 필러 금속 (미도시) 에 의해 접합되는 접합 영역 (S) 및 접합 영역 (S) 을 둘러싸는 비접합 영역 (P) 을 포함한다. 제 2 금속판 (15) 은 비접합 영역 (P) 에 접합되지 않는다. 케이스부 (17) 는 전면 (17a) 에 대향하는 측면 상에 이면 (17b) 을 갖는다. 선형으로 연장하는 일직선의 제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 이 본 실시형태의 케이스부 (17) 내에 형성된다. In the heat sink 16 of the present embodiment, the front surface 17a of the case portion 17 includes a joining region S and a joining region S in which the second metal plate 15 is joined by a brazing filler metal (not shown). ) And the non-joint region P surrounding (). The second metal plate 15 is not joined to the non-joined region P. FIG. The case portion 17 has a back surface 17b on the side opposite to the front surface 17a. Linear first partitioning walls 18A and second partitioning walls 18B extending linearly are formed in the case portion 17 of the present embodiment.

제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 은 열 싱크 (16) 의 길이 방향을 따라, 또는 도 4 의 화살표 방향 X 을 따라 등간격으로 배열되고, 서로 평행하다. 제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 의 인접 쌍들, 및 최외각의 제 2 파티셔닝 벽들 (18B) 과 케이스부 (17) 의 내부 벽면들 (17c) 은 냉매가 흐르는 냉매 통로들 (19) 을 정의한다. 냉매 통로들 (19) 은 동일한 단면의 흐름 영역을 갖도록 형성된다.The first partitioning walls 18A and the second partitioning walls 18B are arranged at equal intervals along the longitudinal direction of the heat sink 16 or along the arrow direction X in FIG. 4 and are parallel to each other. Adjacent pairs of the first partitioning walls 18A and the second partitioning walls 18B, and the outermost second partitioning walls 18B and the inner wall surfaces 17c of the case portion 17 are refrigerant passages through which refrigerant flows. (19) is defined. The refrigerant passages 19 are formed to have flow regions of the same cross section.

제 1 파티셔닝 벽들 (18A) 은 적층 방향 (도 5 의 화살표 방향 Z) 으로 접합 영역 (S) 바로 아래에 있는 케이스부 (17) 내의 영역에, 그리고 파티셔닝 벽들 (18A, 18B) 의 연장 방향 (도 5 의 화살표 방향 Y) 을 따라 접합 영역 (S) 으로부터 연장하는 비접합 영역 (P) (이하, 제 1 비접합 영역 (P1)) 에 대응하는 케이스부 (17) 내의 영역에 위치된다. 각각의 제 1 파티셔닝 벽 (18A) 은 반도체 소자 (12) 에 더 가까운 측면에, 제 1 단부인 상단부 (18Aa) 를 갖는다. 각각의 상단부 (18Aa) 는 케이스부 (17) 의 상부의 내면 (17d) 에 접합된다. 도 4 및 도 5 에 도시된 것처럼, 각각의 제 1 파티셔닝 벽 (18A) 은 제 1 단부에 대향하는 측면에, 제 2 단부인 하단부 (18Ab) 를 갖는다. 각각의 제 1 파티셔닝 벽 (18A) 의 하단부 (18Ab) 는 제 1 파티셔닝 벽들 (18A) 의 연장 방향을 통해, 즉 도 5 의 화살표 방향 Y 를 통해 케이스부 (17) 의 하부의 내면 (17e) 에 접촉하지만 접합되지는 않는다. 즉, 접합 영역 (S) 바로 아래에 있는 케이스부 (17) 내의 영역에는 단지 제 1 파티셔닝 벽들 (18A) 만이 존재한다. 각각의 제 1 파티셔닝 벽 (18A) 의 상단부 (18Aa) 및 케이스부 (17) 의 상부의 내면 (17d) 은 브레이징 필러 금속 (미도시) 에 의해 접합된다. 대조적으로, 각각의 제 1 파티셔닝 벽 (18A) 의 하단부 (18Ab) 와 케이스부 (17) 의 하부의 내면 (17e) 사이에는 브레이징 필러 금속이 존재하지 않는다. 즉, 하단부 (18Ab) 와 하부의 내면 (17e) 은 서로 접합되지 않는다. The first partitioning walls 18A are in the region in the case portion 17 immediately below the joining region S in the stacking direction (arrow direction Z in FIG. 5) and in the extending direction of the partitioning walls 18A, 18B (FIG. It is located in the area | region in the case part 17 corresponding to the non-joined area P (henceforth 1st non-joined area P1) extended from the junction area | region S along the arrow direction Y of five. Each first partitioning wall 18A has a top end 18Aa, which is a first end, on the side closer to the semiconductor element 12. Each upper end portion 18Aa is joined to an inner surface 17d of the upper portion of the case portion 17. As shown in FIGS. 4 and 5, each first partitioning wall 18A has a lower end 18Ab, which is a second end, on the side opposite the first end. The lower end 18Ab of each first partitioning wall 18A is connected to the inner surface 17e of the lower part of the case part 17 through the extending direction of the first partitioning walls 18A, that is, through the arrow direction Y in FIG. 5. Contact but not bonding. That is, only the first partitioning walls 18A are present in the region in the case portion 17 directly below the joining region S. As shown in FIG. The upper end 18Aa of each first partitioning wall 18A and the inner surface 17d of the upper part of the case part 17 are joined by brazing filler metal (not shown). In contrast, no brazing filler metal is present between the lower end portion 18Ab of each first partitioning wall 18A and the inner surface 17e of the lower portion of the case portion 17. In other words, the lower end portion 18Ab and the lower inner surface 17e are not joined to each other.

또한, 도 4 에 도시된 것처럼, 모든 제 2 파티셔닝 벽들 (18B) 은 영역들 (S, P1) 이외의 영역인 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 내의 영역에 위치된다. 각각의 제 2 파티셔닝 벽 (18B) 의 상단부 (18Ba) 및 케이스부 (17) 의 상부의 내면 (17d) 은 브레이징 필러 금속 (미도시) 에 의해 접합된다. 또한, 각각의 제 2 파티셔닝 벽 (18B) 의 하단부 (18Bb) 및 케이스부 (17) 의 하부의 내면 (17e) 은 브레이징 필러 금속 (미도시) 에 의해 접합된다. 제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 에 의해 정의되는 냉매 통로들 (19) 은 케이스부 (17) 내에 제공된 인렛 및 아웃렛 (둘다 미도시) 을 연결한다. 인렛 및 아웃렛은 차량에 설치된 냉매 회로와 연결가능하게 형성된다. 설명을 위해, 회로 기판 (11) 및 반도체 소자 (12) 는 열 싱크 (16) 상에 탑재된 다수의 회로 기판들 (11) 및 반도체 소자들 (12) 을 예시한다.In addition, as shown in FIG. 4, all the second partitioning walls 18B are located in an area in the case portion 17 corresponding to the second non-joint area P2 which is an area other than the areas S and P1. . The upper end 18Ba of each second partitioning wall 18B and the inner surface 17d of the upper part of the case part 17 are joined by brazing filler metal (not shown). In addition, the lower end 18Bb of each second partitioning wall 18B and the inner surface 17e of the lower part of the case part 17 are joined by brazing filler metal (not shown). The refrigerant passages 19 defined by the first partitioning walls 18A and the second partitioning walls 18B connect the inlets and outlets (both not shown) provided in the case portion 17. The inlets and outlets are formed to be connectable with the refrigerant circuit installed in the vehicle. For illustrative purposes, the circuit board 11 and the semiconductor element 12 illustrate a number of circuit boards 11 and semiconductor elements 12 mounted on a heat sink 16.

반도체 디바이스 (10B) 의 동작이 이제 설명될 것이다.The operation of the semiconductor device 10B will now be described.

반도체 디바이스 (10B) 는 하이브리드 차량에 탑재되며, 열 싱크 (16) 는 파이프들을 통하여 차량의 냉매 회로 (미도시) 에 연결된다. 냉매 회로는 펌프 및 라디에이터를 갖는다. 라디에이터는 모터에 의해 구동되는 팬을 갖는다. 따라서, 라디에이터는 우수한 방열 효율을 갖는다. 냉매는 예를 들어 물이다.The semiconductor device 10B is mounted in a hybrid vehicle, and the heat sink 16 is connected to a refrigerant circuit (not shown) of the vehicle through pipes. The refrigerant circuit has a pump and a radiator. The radiator has a fan driven by a motor. Thus, the radiator has excellent heat dissipation efficiency. The refrigerant is for example water.

반도체 디바이스 (10B) 상에 탑재된 반도체 소자 (12) 가 작동될 때, 반도체 소자 (12) 로부터 열이 발생된다. 반도체 소자 (12) 에서 발생된 열은 제 1 금속판 (14), 세라믹 기판 (13), 제 2 금속판 (15) 및 열 싱크 (16) 를 통하여 열 싱크 (16) 로 전도된다. 열이 반도체 소자 (12) 로부터 열 싱크 (16) 로 전도될 때, 회로 기판 (11) 및 열 싱크 (16) 는 고온으로 가열되고 열팽창된다. 이 때, 세라믹 기판 (13) 의 선팽창 계수와 금속 부재들 (열 싱크 (16) 및 제 1 및 제 2 금속판들 (14, 15)) 의 선팽창 계수가 상이하기 때문에, 팽창량이 열 싱크 (16) 와 제 1 및 제 2 금속판들 (14, 15) 과의 사이에서 상이하다. 그러나, 열 싱크 (16) 는 반도체 디바이스 (10B) 에서 발생된 열응력을 완화시키기 위해 변형된다. 또한, 접합 영역 (S) 에 대응하는 본 실시형태의 열 싱크 (16) 의 부분의 강성이 특히 낮기 때문에, 접합 영역 (S) 에 대응하는 부분은 특히 쉽게 변형된다. 그 결과, 열 싱크 (16) 는 반도체 디바이스 (10B) 에서 발생된 열응력을 충분히 완화시킨다. 따라서, 세라믹 기판 (13) 및 열 싱크 (16) 의 온도가 증가할 때, 세라믹 기판 (13) 과 제 2 금속판 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고 회로 기판 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.When the semiconductor element 12 mounted on the semiconductor device 10B is operated, heat is generated from the semiconductor element 12. Heat generated in the semiconductor element 12 is conducted to the heat sink 16 through the first metal plate 14, the ceramic substrate 13, the second metal plate 15, and the heat sink 16. When heat is conducted from the semiconductor element 12 to the heat sink 16, the circuit board 11 and the heat sink 16 are heated to a high temperature and thermally expanded. At this time, since the linear expansion coefficient of the ceramic substrate 13 and the linear expansion coefficients of the metal members (heat sink 16 and the first and second metal plates 14 and 15) are different, the amount of expansion is greater than that of the heat sink 16. And between the first and second metal plates 14, 15. However, the heat sink 16 is modified to mitigate the thermal stress generated in the semiconductor device 10B. In addition, since the rigidity of the portion of the heat sink 16 of the present embodiment corresponding to the bonding region S is particularly low, the portion corresponding to the bonding region S is particularly easily deformed. As a result, the heat sink 16 sufficiently relieves the thermal stress generated in the semiconductor device 10B. Therefore, when the temperature of the ceramic substrate 13 and the heat sink 16 increases, it is possible to suppress the occurrence of cracks in the joints between the ceramic substrate 13 and the second metal plate 15 and to prevent the surface of the circuit board 11 from being flat. It is possible to suppress the bending of the joining surface of the heat sink 16.

반도체 소자 (12) 가 열의 발생을 중단할 때, 세라믹 기판 (13) 및 열 싱크 (16) 의 온도가 낮아지게 되고, 세라믹 기판 (13) 및 열 싱크 (16) 는 열수축된다. 이 때, 쉽게 변형되어, 열 싱크 (16) 는 반도체 디바이스 (10B) 에서 발생된 열응력을 완화시킨다. 따라서, 세라믹 기판 (13) 및 열 싱크 (16) 의 온도가 낮아질 때, 세라믹 기판 (13) 과 제 2 금속판 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고, 회로 기판 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.When the semiconductor element 12 stops generating heat, the temperature of the ceramic substrate 13 and the heat sink 16 is lowered, and the ceramic substrate 13 and the heat sink 16 are heat-shrunk. At this time, it is easily deformed, so that the heat sink 16 relieves the thermal stress generated in the semiconductor device 10B. Therefore, when the temperature of the ceramic substrate 13 and the heat sink 16 becomes low, the cracks generate | occur | produce in the junction parts between the ceramic substrate 13 and the 2nd metal plate 15, and it suppresses the surface in the circuit board 11, It is possible to suppress the bending of the joining surface of the heat sink 16.

또한, 반도체 소자 (12) 에서 발생된 열이 열 싱크 (16) 로 전도될 때, 냉매 통로들 (19) 을 통해 흐르는 냉매와 케이스부 (17) 사이, 및 냉매와 제 1 및 제 2 파티셔닝 벽들 (18A, 18B) 사이에서 열 교환이 일어나 열이 냉매에 의해 제거된다. 즉, 열 싱크 (16) 가 냉매 통로들 (19) 을 통하여 흐르는 냉매에 의해 강제적으로 냉각되기 때문에, 반도체 소자 (12) 로부터 열 싱크 (16) 로의 열의 전도 경로의 온도 기울기가 증가된다. 이것은 반도체 소자 (12) 에서 발생된 열이 회로 기판 (11) 을 통하여 효율적으로 제거되는 것을 허용한다.In addition, when heat generated in the semiconductor element 12 is conducted to the heat sink 16, between the refrigerant flowing through the refrigerant passages 19 and the case portion 17, and the refrigerant and the first and second partitioning walls Heat exchange occurs between 18A and 18B so that heat is removed by the refrigerant. That is, since the heat sink 16 is forcibly cooled by the refrigerant flowing through the refrigerant passages 19, the temperature gradient of the conduction path of heat from the semiconductor element 12 to the heat sink 16 is increased. This allows the heat generated in the semiconductor element 12 to be efficiently removed through the circuit board 11.

제 1 파티셔닝 벽들 (18A) 은 열 싱크 (16) 의 강성을 향상시키는데 거의 기여하지 않는다. 제 1 파티셔닝 벽들 (18A) 과 동일한 구조를 갖는 파티셔닝 벽들이 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 내의 영역에 배열되는 경우, 열 싱크 (16) 의 강성은 소정의 허용가능한 값보다 낮을 것이며, 따라서, 케이스부 (17) 의 형상이 유지될 수 없다. 그러나, 본 실시형태에 의하면, 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 의 영역 내의 파티셔닝 벽들 (18B) 각각의 상단부 (18Ba) 및 하단부 (18Bb) 는 케이스부 (17) 의 내면들 (17d, 17e) 에 접합된다. 제 2 파티셔닝 벽들 (18B) 이 케이스부 (17) 의 변형을 억제하는 기능을 갖기 때문에, 열 싱크 (16) 의 강성이 과도하게 낮아지게 되는 것이 억제된다. 따라서, 열 싱크 (16) 의 강성은 적절한 레벨로 유지된다. 그 결과, 열 싱크 (16) 의 강성이 열 싱크 (16) 가 충분한 열응력 완화 성능을 발휘하도록 허용가능한 범위에서 가능한 많이 낮아지게 되더라도, 그 강성은 바람직하지 않은 레벨까지 과도하게 낮아지게 되지 않는다.The first partitioning walls 18A contribute little to improving the stiffness of the heat sink 16. When partitioning walls having the same structure as the first partitioning walls 18A are arranged in an area in the case portion 17 corresponding to the second non-joint area P2, the stiffness of the heat sink 16 is of a certain acceptable amount. It will be lower than the value, and therefore, the shape of the case portion 17 cannot be maintained. However, according to the present embodiment, the upper end 18Ba and the lower end 18Bb of each of the partitioning walls 18B in the region of the case portion 17 corresponding to the second non-joint region P2 are formed of the case portion 17. It is bonded to the inner surfaces 17d and 17e. Since the second partitioning walls 18B have a function of suppressing deformation of the case portion 17, the stiffness of the heat sink 16 is suppressed from being excessively low. Thus, the stiffness of the heat sink 16 is maintained at an appropriate level. As a result, even if the stiffness of the heat sink 16 is lowered as much as possible in the allowable range for the heat sink 16 to exhibit sufficient thermal stress relaxation performance, the stiffness is not excessively lowered to an undesirable level.

본 실시형태는 다음의 이점들을 갖는다.This embodiment has the following advantages.

(1) 파티셔닝 벽들의 역할을 하는 제 1 파티셔닝 벽들 (18A) 은 접합 영역 (S) 에 대응하는 케이스부 (17) 내의 영역에 위치된다. 제 2 파티셔닝 벽들 (18B) 은 비접합 영역 (P) 내의 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 내의 영역에 위치된다. 따라서, 파티셔닝 벽들이 접합 영역 (S) 및 제 1 비접합 영역 (P1) 에만 위치되는 열 싱크에 비해, 즉, 어떤 파티셔닝 벽들도 제 2 비접합 영역 (P2) 에는 위치되지 않는 열 싱크에 비해, 열 싱크 (16) 는 보다 낮은 강성을 갖는다. 그 결과, 반도체 디바이스 (10B) 에서 발생된 열응력이 완화된다.(1) The first partitioning walls 18A serving as the partitioning walls are located in an area in the case portion 17 corresponding to the joining area S. As shown in FIG. The second partitioning walls 18B are located in an area in the case portion 17 corresponding to the second non-joint area P2 in the non-joint area P. As shown in FIG. Thus, compared to a heat sink in which the partitioning walls are located only in the junction region S and the first non-junction region P1, that is, in comparison to a heat sink in which no partitioning walls are located in the second non-junction region P2. The heat sink 16 has lower rigidity. As a result, the thermal stress generated in the semiconductor device 10B is relaxed.

(2) 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 내의 영역에만 제공되는 제 2 파티셔닝 벽들 (18B) 각각의 상단부 (18Ba) 및 하단부 (18Bb) 는 모두 케이스부 (17) 의 내면에 접합된다. 따라서, 열 싱크 (16) 의 강성은 과도하게 낮아지게 되지 않는다.(2) The upper end 18Ba and the lower end 18Bb of each of the second partitioning walls 18B, which are provided only in the region in the case portion 17 corresponding to the second non-joint region P2, are both of the case portion 17. Bonded to the inner surface. Therefore, the rigidity of the heat sink 16 does not become excessively low.

(3) 각각의 제 1 파티셔닝 벽 (18A) 의 상단부 (18Aa) 는 케이스부 (17) 의 상부의 내면 (17d) 에 접합되는 한편, 각각의 제 1 파티셔닝 벽 (18A) 의 하단부 (18Ab) 는 케이스부 (17) 의 하부의 내면 (17e) 에 접합되지 않는다. 따라서, 접합 영역 (S) 및 제 1 비접합 영역 (P1) 에 대응하는 열 싱크 (16) 의 부분은 제 2 비접합 영역 (P2) 에 대응하는 부분보다 낮은 강성을 갖는다. 그 결과, 세라믹 기판 (13) 에 가까운 열 싱크 (16) 의 접합 영역 (S) 의 부분이 제 2 비접합 영역 (P2) 보다 더 쉽게 변형되기 때문에, 세라믹 기판 (13) 과 열 싱크 (16) 사이의 선팽창 계수의 차이로 인한 열응력이 효과적으로 완화된다.(3) The upper end 18Aa of each first partitioning wall 18A is joined to the inner surface 17d of the upper part of the case part 17, while the lower end 18Ab of each first partitioning wall 18A is It is not joined to the inner surface 17e of the lower part of the case part 17. Thus, the portion of the heat sink 16 corresponding to the bonded region S and the first non-bonded region P1 has a lower rigidity than the portion corresponding to the second non-bonded region P2. As a result, the portion of the junction region S of the heat sink 16 close to the ceramic substrate 13 is more easily deformed than the second non-bonded region P2, so that the ceramic substrate 13 and the heat sink 16 Thermal stress due to the difference in the coefficient of linear expansion between them is effectively alleviated.

(4) 제 2 비접합 영역 (P2) 에 대응하는 케이스부 (17) 내의 영역을 관통하는 파티셔닝 벽은 단지 제 2 파티셔닝 벽들 (18B) 이다. 따라서, 열 싱크 (16) 의 강성이 과도하게 낮아지게 되는 것을 효과적으로 막게 된다.(4) The partitioning wall penetrating the region in the case portion 17 corresponding to the second non-joint region P2 is only the second partitioning walls 18B. Thus, the stiffness of the heat sink 16 is effectively prevented from becoming too low.

(5) 접합 영역 (S) 및 제 1 비접합 영역 (P1) 을 관통하는 모든 파티셔닝 벽들은 제 1 파티셔닝 벽들 (18A) 이다. 따라서, 예를 들어, 제 2 파티셔닝 벽들 (18B) 이 제 1 파티셔닝 벽들 (18A) 에 더하여 접합 영역 (S) 에 제공되는 경우에 비해, 열 싱크 (16) 의 강성은 더욱 낮아지게 된다.(5) All partitioning walls penetrating the junction region S and the first non-junction region P1 are first partitioning walls 18A. Thus, for example, the stiffness of the heat sink 16 becomes lower than in the case where the second partitioning walls 18B are provided in the bonding region S in addition to the first partitioning walls 18A.

(6) 각각의 제 1 파티셔닝 벽들 (18A) 의 하단부 (18Ab) 는 케이스부 (17) 의 하부의 내면에 직접 접촉한다. 따라서, 제 1 파티셔닝 벽들 (18A) 로 전도된 열은 하단부들 (18Ab) 로부터 케이스부 (17) 로 전도될 수 있다. 이것은 열이 열 싱크 (16) 전체로 원활하게 전도되는 것을 허용한다.(6) The lower end 18Ab of each of the first partitioning walls 18A directly contacts the inner surface of the lower portion of the case portion 17. Thus, heat conducted to the first partitioning walls 18A can be conducted from the bottom portions 18Ab to the case portion 17. This allows the heat to conduct smoothly through the heat sink 16.

제 2 실시형태는 상술된 구성으로 제한되지 않고, 예를 들어 다음과 같이 구체화될 수도 있다.The second embodiment is not limited to the above-described configuration, and may be embodied as follows, for example.

접합 영역 (S) 바로 아래에 있는 각각의 제 1 파티셔닝 벽 (18A) 의 하단부 (18Ab) 의 부분만이 케이스부 (17) 의 하부의 내면 (17e) 에 접합되지 않는 경우면 충분하다. 예를 들어, 각각의 제 1 파티셔닝 벽 (18A) 에서, 접합 영역 (S) 바로 아래에 있는 하단부 (18Ab) 만이 케이스부 (17) 의 하부의 내면 (17e) 에 접합되지 않고, 제 1 비접합 영역 (P1) 바로 아래에 있는 하단부 (18Ab) 가 케이스부 (17) 의 하부의 내면 (17e) 에 접촉하는 것이 구성될 수도 있다.It is sufficient if only the portion of the lower end 18Ab of each first partitioning wall 18A directly below the joining region S is not joined to the inner surface 17e of the lower part of the case part 17. For example, in each of the first partitioning walls 18A, only the lower end portion 18Ab, which is directly under the joining region S, is not joined to the inner surface 17e of the lower portion of the case portion 17, and the first non-bonded portion. It may be configured that the lower end portion 18Ab immediately below the area P1 contacts the inner surface 17e of the lower portion of the case portion 17.

접합 영역 (S) 및 제 1 비접합 영역 (P1) 에 대응하는 케이스부 (17) 내의 영역을 관통하는 파티셔닝 벽들이 단지 제 1 파티셔닝 벽들 (18A) 일 필요는 없다. 예를 들어, 도 6 에 도시된 것처럼, 하단부들 (50b) 이 케이스부 (17) 의 하부의 내면 (17e) 에 접합되지 않는 제 1 파티셔닝 벽들 (50) 및 하단부들 (51b) 이 케이스부 (17) 의 하부의 내면 (17e) 에 접합되는 제 2 파티셔닝 벽들 (51) 이 접합 영역 (S) 에 대응하는 케이스부 (17) 내의 영역에서 혼합된 상태로 제공될 수도 있다. 이 경우에, 제 1 파티셔닝 벽들 (50) 및 제 2 파티셔닝 벽들 (51) 은 소정의 간격으로 교대로 배열될 수도 있다.The partitioning walls penetrating the region in the case portion 17 corresponding to the bonded region S and the first non-bonded region P1 need not be only the first partitioning walls 18A. For example, as shown in FIG. 6, the first partitioning walls 50 and the lower end portions 51b, in which the lower end portions 50b are not joined to the inner surface 17e of the lower portion of the case portion 17, may be used as the case portion ( Second partitioning walls 51 joined to the inner surface 17e of the lower part of 17 may be provided in a mixed state in the region in the case portion 17 corresponding to the bonding region S. FIG. In this case, the first partitioning walls 50 and the second partitioning walls 51 may be alternately arranged at predetermined intervals.

제 1 파티셔닝 벽들 (18A) 의 연장 방향은 제 2 실시형태에서 설명된 연장 방향으로 제한되지 않는다. 예를 들어, 제 1 파티셔닝 벽들 (18A) 은 열 싱크 (16) 의 길이 방향과 평행, 즉 도 4 의 화살표 방향 X 과 평행할 수도 있다. 또한, 제 2 파티셔닝 벽들 (18B) 의 연장 방향은 열 싱크 (16) 의 길이 방향과 평행할 수도 있다.The extending direction of the first partitioning walls 18A is not limited to the extending direction described in the second embodiment. For example, the first partitioning walls 18A may be parallel to the longitudinal direction of the heat sink 16, ie parallel to the arrow direction X in FIG. 4. In addition, the extending direction of the second partitioning walls 18B may be parallel to the longitudinal direction of the heat sink 16.

제 1 파티셔닝 벽들 (18A) 은 배열 방향을 따라 연속적일 수도 있다. 또한, 제 2 파티셔닝 벽들 (18B) 은 배열 방향을 따라 연속적일 수도 있다. 제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 은 배열 방향을 따라 연속적일 수도 있다. 따라서, 예를 들어, 물결모양의 핀들이 제 1 파티셔닝 벽들 (18A) 의 역할을 하는 제 1 핀들 및 제 2 파티셔닝 벽들 (18B) 의 역할을 하는 제 2 핀들을 형성하는데 사용될 수도 있다. 물결모양의 핀들은 각각의 제 1 핀의 상단부가 인접하는 제 1 핀의 상단부와 연속되어 있고, 각각의 제 1 핀의 하단부가 인접하는 제 1 핀의 하단부와 연속되어 있도록 연결하였다. 마찬가지로, 각각의 제 2 핀의 상단부는 인접하는 제 2 핀의 상단부와 연속되어 있고, 각각의 제 2 핀의 하단부는 인접하는 제 2 핀의 하단부와 연속되어 있다.The first partitioning walls 18A may be continuous along the arrangement direction. In addition, the second partitioning walls 18B may be continuous along the arrangement direction. The first partitioning walls 18A and the second partitioning walls 18B may be continuous along the arrangement direction. Thus, for example, wavy fins may be used to form the first fins that serve as the first partitioning walls 18A and the second fins that serve as the second partitioning walls 18B. The corrugated fins are connected such that the upper end of each first fin is continuous with the upper end of the adjacent first fin, and the lower end of each first fin is continuous with the lower end of the adjacent first fin. Similarly, the upper end of each second fin is continuous with the upper end of the adjoining second fin, and the lower end of each second fin is continuous with the lower end of the adjoining second fin.

도 7 에 도시된 것처럼, 제 1 실시형태의 응력 완화 부재 (20) 는 제 2 금속판 (15) 과 열 싱크 (16) 사이에 위치될 수도 있다.As shown in FIG. 7, the stress relaxation member 20 of the first embodiment may be located between the second metal plate 15 and the heat sink 16.

열 싱크 (16) 에서, 케이스부 (17) 와 제 1 및 제 2 파티셔닝 벽들 (18A, 18B) 사이의 접합부들이 브레이징된다. 그러나, 열 싱크 (16) 는 압출 성형에 의해 형성될 수도 있다.In the heat sink 16, the joints between the case portion 17 and the first and second partitioning walls 18A, 18B are brazed. However, the heat sink 16 may be formed by extrusion molding.

제 1 파티셔닝 벽들 (18A) 의 하단부들 (18Ab) 은 내면 (17e) 에 접촉할 필요는 없다. 그러나, 양호한 열 전도도의 관점에서, 제 1 파티셔닝 벽들 (18A) 의 하단부들 (18Ab) 은 내면 (17e) 에 접촉하는 것이 바람직하다.The lower ends 18Ab of the first partitioning walls 18A do not need to contact the inner surface 17e. In view of good thermal conductivity, however, it is preferable that the lower ends 18Ab of the first partitioning walls 18A contact the inner surface 17e.

본 발명의 제 3 실시형태가 이제 도 8 내지 도 10b 를 참조하여 설명될 것이다. 제 1 실시형태와의 차이들이 주로 후술될 것이다. 도 8 내지 도 10b 각각은 제 3 실시형태에 따른 반도체 디바이스 (10C) 의 구조를 개략적으로 도시한다. 설명을 위해, 엘리먼트들 중 일부의 엘리먼트의 치수는 과장된다. 즉, 도면들에서의 반도체 디바이스 (10C) 의 엘리먼트들 중 일부의 엘리먼트의 폭, 길이 및 두께의 비율은 일정한 비율이 아니다. 반도체 디바이스 (10C) 는 차량에 탑재된다.A third embodiment of the present invention will now be described with reference to FIGS. 8 to 10B. Differences from the first embodiment will mainly be described later. 8 to 10B schematically show the structure of the semiconductor device 10C according to the third embodiment. For illustrative purposes, the dimensions of some of the elements are exaggerated. That is, the ratio of the width, length and thickness of some of the elements of the semiconductor device 10C in the figures is not a constant ratio. The semiconductor device 10C is mounted on a vehicle.

도 8 및 도 9 에 도시된 것처럼, 본 실시형태의 파티셔닝 벽들 (18) 은 복수의 반도체 소자들 (12) 바로 아래의 영역들을 관통하도록 형성된다. 반도체 소자들 (12) 은 도 9 에서 볼 수 있는 것처럼 좌측면 상에 위치되고 도 9 에서 볼 수 있는 것처럼 수직 방향으로 선형으로 배열되는 반도체 소자들 (12A) 을 포함한다. 파티셔닝 벽들 (18) 은 반도체 소자들 (12A) 바로 아래의 영역에 위치된 3 개의 제 1 파티셔닝 벽들 (18A) 을 포함한다. 마찬가지로, 반도체 소자들 (12B) 은 도 9 에서 볼 수 있는 것처럼 우측면 상에 위치되고 도 9 에서 볼 수 있는 것처럼 수직 방향으로 선형으로 배열된다. 파티셔닝 벽들 (18) 은 반도체 소자들 (12B) 바로 아래의 영역에 위치된 3 개의 제 2 파티셔닝 벽들 (18B) 을 포함한다. 제 1 파티셔닝 벽들 (18A) 및 제 2 파티셔닝 벽들 (18B) 은 등간격으로 배열된다. 본 실시형태에서, "반도체 소자들 (12) 바로 아래의" 영역은 위에서 볼 때 반도체 소자들 (12) 을 오버랩하는 영역을 지칭한다. 따라서, 반도체 소자 (12) 보다 하부이지만 반도체 소자들 (12) 의 에지들 외부에 있는 영역들을 포함하지 않는다.As shown in Figs. 8 and 9, the partitioning walls 18 of the present embodiment are formed to penetrate the regions immediately below the plurality of semiconductor elements 12. Figs. The semiconductor elements 12 include semiconductor elements 12A which are located on the left side as seen in FIG. 9 and arranged linearly in the vertical direction as shown in FIG. 9. Partitioning walls 18 include three first partitioning walls 18A located in the region directly below semiconductor elements 12A. Likewise, the semiconductor elements 12B are located on the right side as can be seen in FIG. 9 and arranged linearly in the vertical direction as can be seen in FIG. 9. Partitioning walls 18 include three second partitioning walls 18B located in an area directly under semiconductor elements 12B. The first partitioning walls 18A and the second partitioning walls 18B are arranged at equal intervals. In this embodiment, the region "just below the semiconductor elements 12" refers to the region overlapping the semiconductor elements 12 when viewed from above. Thus, it does not include regions below the semiconductor element 12 but outside the edges of the semiconductor elements 12.

대응하는 반도체 소자들 (12) 바로 아래에 있는 각각의 파티셔닝 벽 (18) 의 부분은 대응 부분들 (Q) 로 지칭된다. 각각의 대응 부분 (Q) 은 집중된 방식 (concentrated manner) 으로 대응하는 반도체 소자 (12) 에서 발생된 열을 수용한다. 반도체 소자들 (12) 바로 아래에 있는 모든 영역들은 대응 부분들 (Q) 을 갖는다. 파티셔닝 벽들 (18) 에 의해 정의되는 냉매 통로들 (19) 은 케이스부 (17) 에 제공된 인렛 및 아웃렛 (둘다 미도시) 을 연결한다. 인렛 및 아웃렛은 차량에 설치된 냉매 회로와 연결가능하게 형성된다.The portion of each partitioning wall 18 directly below the corresponding semiconductor elements 12 is called corresponding portions Q. Each corresponding portion Q receives heat generated in the corresponding semiconductor element 12 in a concentrated manner. All regions immediately below the semiconductor elements 12 have corresponding portions Q. FIG. The refrigerant passages 19 defined by the partitioning walls 18 connect the inlets and outlets (both not shown) provided in the case portion 17. The inlets and outlets are formed to be connectable with the refrigerant circuit installed in the vehicle.

반도체 디바이스 (10C) 의 동작이 이제 설명될 것이다.The operation of the semiconductor device 10C will now be described.

반도체 디바이스 (10C) 는 하이브리드 차량에 탑재되며, 열 싱크 (16) 는 파이프들을 통해 차량의 냉매 회로 (미도시) 에 연결된다. 냉매 회로는 펌프 및 라디에이터를 갖는다. 라디에이터는 냉매의 열을 방출한다. 냉매는 예를 들어 물이다.The semiconductor device 10C is mounted in a hybrid vehicle, and the heat sink 16 is connected to a refrigerant circuit (not shown) of the vehicle through pipes. The refrigerant circuit has a pump and a radiator. The radiator dissipates the heat of the refrigerant. The refrigerant is for example water.

반도체 디바이스 (10C) 상에 탑재된 반도체 소자 (12) 가 작동될 때, 반도체 소자 (12) 로부터 열이 발생된다. 반도체 소자 (12) 에서 발생된 열은 도 8 에서 화살표 A 로 도시된 것처럼 제 1 금속판 (14), 세라믹 기판 (13), 제 2 금속판 (15) 및 열 싱크 (16) 를 통해 열 싱크 (16) 로 전도된다. 열이 반도체 소자들 (12) 로부터 열 싱크 (16) 로 전도될 때, 회로 기판들 (11) 및 열 싱크 (16) 는 고온으로 가열되고 열팽창된다. 이 때, 세라믹 기판 (13) 의 선팽창 계수와 금속 부재들 (열 싱크 (16) 및 제 1 및 제 2 금속판들 (14, 15)) 의 선팽창 계수가 상이하기 때문에, 세라믹 기판 (13) 의 팽창량은 열 싱크 (16) 및 제 1 및 제 2 금속판들 (14, 15) 의 팽창량과 상이하다. 이것은 반도체 디바이스 (10C) 에서 열응력을 발생시킨다. 열 싱크 (16) 가 반도체 소자들 (12) 바로 아래의 영역을 관통하는 파티셔닝 벽들 (18) 이외의 파티셔닝 벽들을 갖지 않기 때문에, 케이스부 (17) 의 변형을 제한하는 파티셔닝 벽들의 개수가 적다. 그에 따라, 파티셔닝 벽들 (18) 의 체적비가 케이스부 (17) 에서 작다. 따라서, 파티셔닝 벽들 (18) 이외에, 파티셔닝 벽들 (18) 과 동일한 구조를 갖고 반도체 소자들 (12) 바로 아래의 영역들 이외의 영역들에 위치되는 파티셔닝 벽들을 갖는 열 싱크에 비해, 열 싱크 (16) 는 반도체 디바이스 (10C) 에서 발생된 열응력이 효과적으로 완화되도록 보다 쉽게 변형된다. 그 결과, 회로 기판들 (11) 및 열 싱크 (16) 의 온도가 증가할 때, 세라믹 기판들 (13) 과 제 2 금속판들 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고 회로 기판들 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.When the semiconductor element 12 mounted on the semiconductor device 10C is operated, heat is generated from the semiconductor element 12. Heat generated in the semiconductor element 12 is transferred to the heat sink 16 through the first metal plate 14, the ceramic substrate 13, the second metal plate 15, and the heat sink 16 as shown by arrow A in FIG. 8. Is inverted). When heat is conducted from the semiconductor elements 12 to the heat sink 16, the circuit boards 11 and the heat sink 16 are heated to high temperature and thermally expanded. At this time, since the linear expansion coefficient of the ceramic substrate 13 and the linear expansion coefficients of the metal members (heat sink 16 and the first and second metal plates 14, 15) are different, the expansion of the ceramic substrate 13 The amount is different from the amount of expansion of the heat sink 16 and the first and second metal plates 14, 15. This generates thermal stress in the semiconductor device 10C. Since the heat sink 16 has no partitioning walls other than the partitioning walls 18 penetrating the region directly below the semiconductor elements 12, the number of partitioning walls that restricts deformation of the case portion 17 is small. Thus, the volume ratio of the partitioning walls 18 is small in the case portion 17. Thus, in addition to the partitioning walls 18, the heat sink 16, in comparison to a heat sink having the same structure as the partitioning walls 18 and having partitioning walls located in regions other than the regions directly under the semiconductor elements 12. ) Is more easily deformed so that the thermal stress generated in the semiconductor device 10C is effectively alleviated. As a result, when the temperature of the circuit boards 11 and the heat sink 16 increases, it is possible to suppress the occurrence of cracks in the joints between the ceramic substrates 13 and the second metal plates 15 and to prevent the circuit boards. It is possible to suppress the bending of the joining surface of the heat sink 16 facing (11).

반도체 소자들 (12) 에서 발생된 열이 열 싱크 (16) 로 전도될 때, 그 열은 먼저 집중된 방식으로 반도체 소자들 (12) 바로 아래에 있는 케이스부 (17) 의 부분들 및 파티셔닝 벽들 (18) 의 대응 부분들 (Q) 로 전도된다. 그 후에, 열은 열 싱크 (16) 전체로 전도된다. 반도체 소자들 (12) 바로 아래의 영역들 각각에서, 파티셔닝 벽들 (18) 은 냉매를 이용하여 효과적인 열 교환이 일어나는 것을 허용하여 케이스부 (17) 및 파티셔닝 벽들 (18) 로 전도된 열이 원활하게 제거된다. 즉, 열 싱크 (16) 가 냉매 통로들 (19) 을 통해 흐르는 냉매에 의해 강제적으로 냉각되기 때문에, 반도체 소자 (12) 로부터 열 싱크 (16) 로의 열의 전도 경로의 온도 기울기가 증가된다. 이것은 반도체 소자 (12) 에서 발생된 열이 회로 기판 (11) 을 통하여 효율적으로 제거되는 것을 허용한다.When heat generated in the semiconductor elements 12 is conducted to the heat sink 16, the heat is first partitioned and the partitioning walls (parts of the case portion 17 directly below the semiconductor elements 12 in a concentrated manner). Conducted to the corresponding portions Q of 18). Thereafter, heat is conducted throughout the heat sink 16. In each of the regions immediately below the semiconductor devices 12, the partitioning walls 18 allow for effective heat exchange to take place with the refrigerant so that heat conducted to the case portion 17 and the partitioning walls 18 is smooth. Removed. That is, since the heat sink 16 is forcibly cooled by the refrigerant flowing through the refrigerant passages 19, the temperature gradient of the conduction path of heat from the semiconductor element 12 to the heat sink 16 is increased. This allows the heat generated in the semiconductor element 12 to be efficiently removed through the circuit board 11.

반도체 소자 (12) 가 열의 발생을 중단할 때, 회로 보드 (11) 및 열 싱크 (16) 의 온도가 낮아지게 되고, 회로 보드 (11) 및 열 싱크 (13) 는 열수축된다. 이 때, 쉽게 변형되어, 열 싱크 (16) 는 반도체 디바이스 (10C) 에서 발생된 열응력을 완화시킨다. 따라서, 회로 기판들 (11) 및 열 싱크 (16) 의 온도가 낮아질 때, 세라믹 기판들 (13) 과 제 2 금속판들 (15) 사이의 접합부들에 균열이 생기는 것을 억제하고 회로 기판들 (11) 에 면하는 열 싱크 (16) 의 접합면이 휘는 것을 억제하는 것이 가능하다.When the semiconductor element 12 stops generating heat, the temperature of the circuit board 11 and the heat sink 16 is lowered, and the circuit board 11 and the heat sink 13 are heat-shrunk. At this time, it is easily deformed, so that the heat sink 16 relieves the thermal stress generated in the semiconductor device 10C. Therefore, when the temperature of the circuit boards 11 and the heat sink 16 is lowered, it is possible to suppress the occurrence of cracks in the joints between the ceramic substrates 13 and the second metal plates 15 and to prevent the circuit boards 11 It is possible to suppress the bending of the joining surface of the heat sink 16 facing ().

본 실시형태는 다음의 이점들을 갖는다.This embodiment has the following advantages.

(1) 케이스부 (17) 에서, 파티셔닝 벽들 (18) 은 반도체 소자들 (12) 중 하나의 반도체 소자 바로 아래의 영역을 관통하도록 각각 위치되고, 반도체 소자들 (12) 바로 아래의 영역들 이외의 영역들에는 파티셔닝 벽이 제공되지 않는다. 따라서, 케이스부 (17) 의 변형을 제한하는 파티셔닝 벽들의 개수가 감소되어, 케이스부 (17) 내의 파티셔닝 벽들 (18) 의 체적비가 감소된다. 이것은 열 싱크 (16) 의 강성을 낮아지게 하여, 열 싱크 (16) 의 응력 완화 성능이 향상된다.(1) In the case portion 17, the partitioning walls 18 are respectively positioned to penetrate the region immediately below one of the semiconductor elements 12, and other than the regions immediately below the semiconductor elements 12. The regions of are not provided with a partitioning wall. Thus, the number of partitioning walls limiting the deformation of the case portion 17 is reduced, so that the volume ratio of the partitioning walls 18 in the case portion 17 is reduced. This lowers the rigidity of the heat sink 16, and the stress relaxation performance of the heat sink 16 is improved.

(2) 파티셔닝 벽들 (18) 은 반도체 소자들 (12) 바로 아래의 영역 각각에 존재한다. 따라서, 각각의 반도체 소자 (12) 바로 아래의 영역으로부터 열이 효과적으로 방출된다.(2) Partitioning walls 18 are present in each of the regions immediately below the semiconductor devices 12. Thus, heat is effectively released from the region directly under each semiconductor element 12.

(3) 파티셔닝 벽들 (18) 은 선형으로 배열된 반도체 소자들 (12) 바로 아래의 영역들을 관통하도록 배열된다. 따라서, 단일의 파티셔닝 벽이 반도체 소자 (12) 바로 아래의 영역을 관통하기 위하여 각각의 반도체 소자 (12) 에 대응하도록 제공되는 경우에 비해, 열 싱크 (16) 내의 파티셔닝 벽들 (18) 의 개수가 감소된다. 이것은 열 싱크 (16) 의 구조를 단순화한다.(3) Partitioning walls 18 are arranged to penetrate the regions directly underneath the linearly arranged semiconductor elements 12. Thus, compared to the case where a single partitioning wall is provided to correspond to each semiconductor element 12 to penetrate the region directly below the semiconductor element 12, the number of partitioning walls 18 in the heat sink 16 is smaller. Is reduced. This simplifies the structure of the heat sink 16.

제 3 실시형태는 상술된 구성으로 제한되지 않으며, 예를 들어 다음과 같이 구체화될 수도 있다.The third embodiment is not limited to the above-described configuration, and may be embodied as follows, for example.

케이스부 (17) 내의 파티셔닝 벽들 (18) 의 개수는 변하게 될 수도 있다. 모든 파티셔닝 벽들 (18) 이 제 1 반도체 소자들 (12A) 바로 아래의 영역과 제 2 반도체 소자들 (12B) 바로 아래의 영역 중 하나를 관통하도록 각각 배열되는 한은, 파티셔닝 벽들 (18) 의 개수는 증가될 수도 있고 또는 감소될 수도 있다. 그러나, 파티셔닝 벽들 (18) 의 개수를 증가시킬 때, 파티셔닝 벽들 (18) 의 개수는 열 싱크 (16) 가 그 응력 완화 성능을 충분히 발휘하는 것을 허용하는 범위 내로 설정하여야 한다.The number of partitioning walls 18 in the case portion 17 may vary. As long as all partitioning walls 18 are each arranged to penetrate one of the region immediately below the first semiconductor elements 12A and one of the regions immediately below the second semiconductor elements 12B, the number of partitioning walls 18 is It may be increased or decreased. However, when increasing the number of partitioning walls 18, the number of partitioning walls 18 should be set in a range that allows the heat sink 16 to fully exhibit its stress relaxation performance.

파티셔닝 벽들 (18) 은 통합될 수도 있다. 예를 들어, 도 8 의 좌측면 상의 3 개의 파티셔닝 벽들 (18) 이 제 1 반도체 소자들 (12A) 바로 아래의 영역에 위치된 물결모양의 핀들에 의해 형성될 수도 있다. 마찬가지로, 도 8 의 우측면 상의 3 개의 파티셔닝 벽들 (18) 이 제 1 반도체 소자들 (12B) 바로 아래의 영역에 위치된 물결모양의 파티셔닝 판들에 의해 형성될 수도 있다.Partitioning walls 18 may be integrated. For example, three partitioning walls 18 on the left side of FIG. 8 may be formed by wavy fins located in the region directly below the first semiconductor elements 12A. Similarly, three partitioning walls 18 on the right side of FIG. 8 may be formed by wavy partitioning plates located in the region directly below the first semiconductor elements 12B.

파티셔닝 벽들 (18) 의 형상은 제 3 실시형태에 따른 형상으로 제한되지 않는다. 선형으로 연장하는 파티셔닝 벽들 대신에, 도 10a 에 도시된 지그재그 파티셔닝 벽들 (60) 이 제공될 수도 있다. 이 구조는 파티셔닝 벽들 (60) 사이에서 흐르는 냉매의 흐름을 방해한다. 따라서, 선형으로 연장하는 파티셔닝 벽들의 경우에 비해, 냉각 성능이 향상된다.The shape of the partitioning walls 18 is not limited to the shape according to the third embodiment. Instead of linearly extending partitioning walls, the zigzag partitioning walls 60 shown in FIG. 10A may be provided. This structure hinders the flow of refrigerant flowing between the partitioning walls 60. Thus, the cooling performance is improved compared to the case of linearly extending partitioning walls.

연속적으로 연장하는 파티셔닝 벽들 (18) 대신에, 벽 세그먼트들을 갖는 비연속적인 파티셔닝 벽들 (18) 이 제공될 수도 있다. 예를 들어, 각각의 비연속적인 파티셔닝 벽 (18) 은 반도체 소자 (12) 바로 아래의 영역 외부의 영역에 소정 길이의 갭을 갖고 그 갭에 뒤이어 연속하는 벽 세그먼트들을 갖는다. Instead of continuously extending partitioning walls 18, discontinuous partitioning walls 18 with wall segments may be provided. For example, each discontinuous partitioning wall 18 has a gap of a predetermined length in an area outside the area immediately below the semiconductor element 12 and has subsequent wall segments following the gap.

단일의 파티셔닝 벽 (18) 이 단일의 반도체 소자 (12) 바로 아래의 영역을 관통하도록 구성될 수도 있다. 예를 들어, 복수의 반도체 소자들 (12) 은 선으로 배열될 수도 있고, 일 방향으로 연장하는 파티셔닝 벽들 (18) 은 각각의 파티셔닝 벽 (18) 이 반도체 소자들 (12) 중 하나에 대응하도록 제공될 수도 있다. 이 경우에, 각각의 파티셔닝 벽 (18) 은 반도체 소자들 (12) 중 하나의 반도체 소자 바로 아래의 영역을 개별적으로 관통한다. 대안으로, 도 10b 에 도시된 것처럼, 평면도에서 단면 형상인 복수의 핀들 (70; 파티셔닝 벽들) 은 각각의 반도체 소자 (12) 에 대응하도록 제공될 수도 있어, 각각의 반도체 소자 (12) 바로 아래의 영역에 위치된 핀들은 서로 독립적이다. 파티셔닝 벽들 (18) 이 일 방향으로 연속적으로 연장하는 경우에 비해, 냉매는 보다 크게 방해되어, 냉각 성능이 향상된다. 또한, 냉각 성능은 냉매의 흐름에 의해 쉽게 영향을 받지 않는다.A single partitioning wall 18 may be configured to penetrate the region directly below the single semiconductor device 12. For example, the plurality of semiconductor elements 12 may be arranged in a line, and the partitioning walls 18 extending in one direction may be such that each partitioning wall 18 corresponds to one of the semiconductor elements 12. May be provided. In this case, each partitioning wall 18 penetrates individually the region directly under one of the semiconductor elements 12. Alternatively, as shown in FIG. 10B, a plurality of fins 70 (partitioning walls) that are cross-sectional in plan view may be provided to correspond to each semiconductor element 12, so that directly below each semiconductor element 12. The pins located in the area are independent of each other. Compared to the case where the partitioning walls 18 extend continuously in one direction, the refrigerant is more disturbed, so that the cooling performance is improved. In addition, the cooling performance is not easily affected by the flow of the refrigerant.

회로 기판 (11) 상의 반도체 소자들 (12) 의 개수는 특별히 제한되지 않는다. 2 개 이상의 반도체 소자들 (12) 이 단일의 회로 기판 (11) 상에 탑재될 수도 있다.The number of semiconductor elements 12 on the circuit board 11 is not particularly limited. Two or more semiconductor elements 12 may be mounted on a single circuit board 11.

제 1 실시형태에서 설명된 응력 완화 부재는 각각의 제 2 금속판 (15) 과 열 싱크 (16) 사이에 위치될 수도 있다. The stress relaxation member described in the first embodiment may be located between each second metal plate 15 and the heat sink 16.

상술된 실시형태들은 다음과 같이 변경될 수도 있다.The above-described embodiments may be modified as follows.

열 싱크 (16) 를 형성하기 위한 재료는 세라믹 기판 (13) 의 선팽창 계수와는 상이한 선팽창 계수를 갖는 임의의 금속일 수도 있다. 예를 들어, 열 싱크 (16) 는 알루미늄 또는 구리로 제조될 수도 있다. 알루미늄은 순수 알루미늄 및 알루미늄 합금을 칭한다.The material for forming the heat sink 16 may be any metal having a coefficient of linear expansion different from that of the ceramic substrate 13. For example, the heat sink 16 may be made of aluminum or copper. Aluminum refers to pure aluminum and aluminum alloys.

세라믹 기판 (13) 을 형성하기 위한 재료는 특별히 제한되지 않는다. 세라믹 기판 (13) 은 예를 들어 알루미늄 질화물, 알루미나 또는 실리콘 질화물로 형성될 수도 있다.The material for forming the ceramic substrate 13 is not particularly limited. The ceramic substrate 13 may be formed of aluminum nitride, alumina or silicon nitride, for example.

설명된 실시형태들에서, 물은 열 싱크 (16) 를 통하여 흐른다. 그러나, 알코올과 같은 물 이외의 액체가 열 싱크 (16) 를 통해 흐를 수도 있다. 열 싱크 (16) 를 통해 흐르는 냉매는 액체로 제한되지 않고 공기와 같은 기체일 수도 있다.In the described embodiments, water flows through the heat sink 16. However, liquids other than water, such as alcohol, may flow through the heat sink 16. The refrigerant flowing through the heat sink 16 is not limited to liquid but may be a gas such as air.

반도체 디바이스들 (10A, 10B, 10C) 은 차량에 설치될 필요는 없으며 다른 이용물에 적용될 수도 있다.The semiconductor devices 10A, 10B, 10C need not be installed in a vehicle and may be applied to other uses.

10A, 10B, 10C : 반도체 디바이스 11 : 회로 기판
12 : 반도체 소자 13 : 세라믹 기판
14 : 제 1 금속판 15 : 제 2 금속판
16 : 열 싱크 17 : 케이스부
18 : 파티셔닝 벽들 19 : 냉매 통로들
20 : 응력 완화 부재 21 : 관통 홀들
22 : 열 전도부10 A, 10 B, 10 C: semiconductor device 11: circuit board
12 semiconductor device 13 ceramic substrate
14 first metal plate 15 second metal plate
16: heat sink 17: case part
18 partitioning walls 19 refrigerant passages
20: stress relief member 21: through holes
22: heat conduction unit

Claims (4)

제 1 표면 및 상기 제 1 표면에 대향하는 제 2 표면을 갖는 절연 기판;
상기 절연 기판의 상기 제 1 표면에 접합되는 제 1 금속판;
상기 제 1 금속판에 접합되는 반도체 소자;
상기 절연 기판의 상기 제 2 표면에 접합되는 제 2 금속판; 및
열이 전도될 수 있도록 상기 제 2 금속판에 결합되며, 상기 반도체 소자를 냉각시키기 위한 열 싱크를 포함하며,
상기 열 싱크는 케이스부 및 상기 케이스부 내에 위치된 복수의 파티셔닝 벽들을 포함하고, 상기 파티셔닝 벽들은 상기 케이스부를 파티셔닝하여 복수의 냉매 통로들을 형성하며,
상기 케이스부는 상기 제 2 금속판에 면하는 표면을 가지며, 상기 표면은 상기 제 2 금속판이 접합되는 접합 영역 및 상기 제 2 금속판이 접합되지 않는 비접합 영역을 포함하며,
각각의 파티셔닝 벽이 상기 제 2 금속판에 면하는 제 1 단부 및 상기 제 1 단부에 대향하는 제 2 단부를 포함하고, 상기 파티셔닝 벽들은 제 1 파티셔닝 벽들 및 제 2 파티셔닝 벽들을 포함하고, 각각의 제 1 파티셔닝 벽의 상기 제 1 단부는 상기 케이스부의 내면에 접합되고, 각각의 제 1 파티셔닝 벽의 상기 제 2 단부는 상기 케이스부의 내면에 접합되지 않으며, 각각의 제 2 파티셔닝 벽의 상기 제 1 단부 및 상기 제 2 단부는 상기 케이스부의 내면들에 접합되며,
상기 제 1 파티셔닝 벽들 및 상기 제 2 파티셔닝 벽들 중에서, 상기 제 1 파티셔닝 벽들 중 적어도 하나 이상은 상기 접합 영역에 대응하는 상기 케이스부 내의 영역을 관통하며,
상기 제 1 파티셔닝 벽들 및 상기 제 2 파티셔닝 벽들 중에서, 상기 제 2 파티셔닝 벽들 중 단지 하나 또는 그 이상은 상기 비접합 영역에 대응하는 상기 케이스부 내의 영역을 관통하는, 반도체 디바이스. An insulating substrate having a first surface and a second surface opposite the first surface;
A first metal plate bonded to the first surface of the insulating substrate;
A semiconductor device bonded to the first metal plate;
A second metal plate bonded to the second surface of the insulating substrate; And
A heat sink coupled to the second metal plate to conduct heat, and cooling the semiconductor device;
The heat sink includes a case portion and a plurality of partitioning walls located within the case portion, the partitioning walls partitioning the case portion to form a plurality of refrigerant passages,
The case portion has a surface facing the second metal plate, the surface includes a bonding region to which the second metal plate is bonded and a non-bonding region to which the second metal plate is not bonded,
Each partitioning wall comprises a first end facing the second metal plate and a second end opposite the first end, the partitioning walls comprising first partitioning walls and second partitioning walls, each of the first The first end of the first partitioning wall is bonded to the inner surface of the case portion, the second end of each first partitioning wall is not bonded to the inner surface of the case portion, the first end of each second partitioning wall and The second end is joined to the inner surfaces of the case portion,
Among the first partitioning walls and the second partitioning walls, at least one or more of the first partitioning walls penetrates an area in the case portion corresponding to the bonding area,
Of said first partitioning walls and said second partitioning walls, only one or more of said second partitioning walls penetrates a region in said case portion corresponding to said non-bonded region. 제 1 항에 있어서,
상기 접합 영역에 대응하는 상기 케이스부 내의 영역을 관통하는 상기 파티셔닝 벽들 모두는 상기 제 1 파티셔닝 벽들인, 반도체 디바이스.The method of claim 1,
And all of the partitioning walls passing through an area in the case portion corresponding to the junction region are the first partitioning walls. 제 1 항에 있어서,
각각의 제 1 파티셔닝 벽의 상기 제 2 단부는 상기 케이스부의 내면에 접촉하는, 반도체 디바이스.The method of claim 1,
And the second end of each first partitioning wall contacts an inner surface of the case portion. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 제 2 금속판과 상기 열 싱크 사이에 응력 완화 부재가 위치되는, 반도체 디바이스.
The method according to any one of claims 1 to 3,
A stress relief member is located between the second metal plate and the heat sink.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077541A (en) * 2015-12-28 2017-07-06 전자부품연구원 Power device module and manufacturing method thereoff
KR20190124146A (en) * 2018-04-25 2019-11-04 독터. 인제니어. 하.체. 에프. 포르쉐 악티엔게젤샤프트 Cooling of power electronic circuits

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4621531B2 (en) * 2005-04-06 2011-01-26 株式会社豊田自動織機 Heat dissipation device
US8472193B2 (en) 2008-07-04 2013-06-25 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device
JP5120284B2 (en) * 2009-02-04 2013-01-16 株式会社豊田自動織機 Semiconductor device
JP5515947B2 (en) * 2010-03-29 2014-06-11 株式会社豊田自動織機 Cooling system
JP5349572B2 (en) * 2011-04-18 2013-11-20 株式会社豊田自動織機 Radiator and method of manufacturing radiator
EP2780775A4 (en) 2011-11-15 2015-08-26 Henkel IP & Holding GmbH Electronic devices assembled with thermally insulating layers
EP2780776A4 (en) 2011-11-15 2015-08-26 Henkel US IP LLC Electronic devices assembled with thermally insulating layers
WO2013089099A1 (en) * 2011-12-12 2013-06-20 三菱マテリアル株式会社 Power module substrate, substrate for power module with heat sink, power module, paste for forming flux component penetration prevention layer, and bonding method for article to be bonded
JP6189015B2 (en) * 2012-04-19 2017-08-30 昭和電工株式会社 Radiator and method of manufacturing radiator
JP5696696B2 (en) * 2012-08-03 2015-04-08 株式会社豊田自動織機 Semiconductor device
JP5708613B2 (en) * 2012-11-01 2015-04-30 株式会社豊田自動織機 module
JP6056432B2 (en) * 2012-12-06 2017-01-11 三菱マテリアル株式会社 Power module substrate, power module substrate with heat sink, power module, power module substrate manufacturing method
US8872328B2 (en) * 2012-12-19 2014-10-28 General Electric Company Integrated power module package
JP6064886B2 (en) * 2012-12-26 2017-01-25 株式会社豊田中央研究所 Thermally conductive stress relaxation structure
US9223363B2 (en) * 2013-03-16 2015-12-29 Henkel IP & Holding GmbH Electronic devices assembled with heat absorbing and/or thermally insulating composition
US20140352937A1 (en) * 2013-06-03 2014-12-04 Nathanael Draht Injection plate for microstructure water cooling units for an electrical or electronic component
DE112013007390B4 (en) * 2013-08-29 2020-06-25 Mitsubishi Electric Corporation Semiconductor module, semiconductor device and vehicle
JP5854011B2 (en) * 2013-09-06 2016-02-09 トヨタ自動車株式会社 Semiconductor device and manufacturing method of semiconductor device
TWI657132B (en) 2013-12-19 2019-04-21 德商漢高智慧財產控股公司 Compositions having a matrix and encapsulated phase change materials dispersed therein, and electronic devices assembled therewith
JP6341822B2 (en) * 2014-09-26 2018-06-13 三菱電機株式会社 Semiconductor device
CN107436002B (en) * 2016-05-26 2019-12-24 杭州帝赐科技有限公司 Cooling fan
WO2019082333A1 (en) * 2017-10-26 2019-05-02 新電元工業株式会社 Electronic component
US10736236B2 (en) * 2018-01-16 2020-08-04 Ge Aviation Systems, Llc Power electronic conversion system
CN108337862B (en) * 2018-03-02 2019-09-06 惠州市博宇科技有限公司 A kind of new energy electric motor vehicle special-purpose aluminum substrate
US20190357386A1 (en) * 2018-05-16 2019-11-21 GM Global Technology Operations LLC Vascular polymeric assembly
CN108705168B (en) * 2018-06-19 2021-11-23 成都九洲迪飞科技有限责任公司 Power amplifier tube protection structure for preventing flange plate from being deformed during installation and forming method thereof
US10896865B2 (en) * 2018-11-13 2021-01-19 Toyota Motor Engineering & Manufacturing North America, Inc. Power electronics modules including an integrated cooling channel extending through an electrically-conductive substrate
CN210959284U (en) * 2019-12-06 2020-07-07 阳光电源股份有限公司 Radiator and electrical equipment
US11081421B2 (en) * 2019-12-12 2021-08-03 Amulaire Thermal Technology, Inc. IGBT module with heat dissipation structure having ceramic layers corresponding in position and in area to chips
CN113053833A (en) * 2019-12-26 2021-06-29 财团法人工业技术研究院 Semiconductor device and manufacturing method thereof
JP6849137B1 (en) * 2020-07-06 2021-03-24 富士電機株式会社 Semiconductor device
KR20220008105A (en) * 2020-07-13 2022-01-20 삼성전자주식회사 semiconductor package
KR102580589B1 (en) * 2020-12-28 2023-09-20 주식회사 아모센스 Method of manufacturing power semiconductor module and power semiconductor module manufactured thereby

Family Cites Families (59)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4567505A (en) * 1983-10-27 1986-01-28 The Board Of Trustees Of The Leland Stanford Junior University Heat sink and method of attaching heat sink to a semiconductor integrated circuit and the like
DE3805851A1 (en) 1988-02-25 1989-08-31 Standard Elektrik Lorenz Ag CIRCUIT BOARD WITH A COOLING DEVICE
JP2658251B2 (en) 1988-09-02 1997-09-30 日本電気株式会社 Integrated circuit cooling structure
KR920008251B1 (en) * 1988-09-26 1992-09-25 가부시기가이샤 히다찌세이사꾸쇼 Apparatus which cools an electro-device
US5005640A (en) * 1989-06-05 1991-04-09 Mcdonnell Douglas Corporation Isothermal multi-passage cooler
JPH0311798A (en) 1989-06-09 1991-01-21 Hitachi Ltd Cooling device of electronic circuit device
JPH0612795B2 (en) * 1989-11-07 1994-02-16 株式会社日立製作所 Multi-chip module cooling structure
US5170319A (en) * 1990-06-04 1992-12-08 International Business Machines Corporation Enhanced multichip module cooling with thermally optimized pistons and closely coupled convective cooling channels
JPH04192552A (en) * 1990-11-27 1992-07-10 Nec Corp Package for semiconductor use
US5099311A (en) * 1991-01-17 1992-03-24 The United States Of America As Represented By The United States Department Of Energy Microchannel heat sink assembly
JPH05299549A (en) 1992-04-20 1993-11-12 Hitachi Ltd Heat transfer cooling device
DE19514548C1 (en) 1995-04-20 1996-10-02 Daimler Benz Ag Method of manufacturing a micro cooler
US5587882A (en) * 1995-08-30 1996-12-24 Hewlett-Packard Company Thermal interface for a heat sink and a plurality of integrated circuits mounted on a substrate
US5745344A (en) * 1995-11-06 1998-04-28 International Business Machines Corporation Heat dissipation apparatus and method for attaching a heat dissipation apparatus to an electronic device
US5805430A (en) * 1996-07-22 1998-09-08 International Business Machines Corporation Zero force heat sink
DE19710783C2 (en) 1997-03-17 2003-08-21 Curamik Electronics Gmbh Coolers for use as a heat sink for electrical components or circuits
US5901037A (en) 1997-06-18 1999-05-04 Northrop Grumman Corporation Closed loop liquid cooling for semiconductor RF amplifier modules
JP2001168256A (en) 1999-12-13 2001-06-22 Sumitomo Electric Ind Ltd Heat dissipation structure for semiconductor component and semiconductor device provided with that
JP2001284513A (en) * 2000-03-29 2001-10-12 Mitsubishi Electric Corp Power semiconductor device
JP2002005591A (en) 2000-06-23 2002-01-09 Orion Mach Co Ltd Heat exchanger
JP3880812B2 (en) * 2001-06-04 2007-02-14 東芝三菱電機産業システム株式会社 Cooler
JP4969738B2 (en) 2001-06-28 2012-07-04 株式会社東芝 Ceramic circuit board and semiconductor module using the same
JP2003101277A (en) * 2001-09-26 2003-04-04 Toyota Motor Corp Structural body for cooling heating element and manufacturing method thereof
JP2004006717A (en) 2002-04-10 2004-01-08 Mitsubishi Electric Corp Power semiconductor device
JP2004022914A (en) 2002-06-19 2004-01-22 Hitachi Ltd Insulated circuit board, cooling structure therefor, power semiconductor device, and cooling structure therefor
US6986382B2 (en) * 2002-11-01 2006-01-17 Cooligy Inc. Interwoven manifolds for pressure drop reduction in microchannel heat exchangers
US6903929B2 (en) 2003-03-31 2005-06-07 Intel Corporation Two-phase cooling utilizing microchannel heat exchangers and channeled heat sink
DE10337640A1 (en) 2003-08-16 2005-03-17 Semikron Elektronik Gmbh Power semiconductor module for fitting on a heat sink has a casing, power semiconductor components and an insulating substrate with metal layers on both sides
US7019977B2 (en) * 2003-12-17 2006-03-28 Intel Corporation Method of attaching non-adhesive thermal interface materials
EP1738128B1 (en) * 2004-03-11 2008-09-10 Danfoss Silicon Power GmbH A fluid cooling system
US7133286B2 (en) * 2004-05-10 2006-11-07 International Business Machines Corporation Method and apparatus for sealing a liquid cooled electronic device
US7180179B2 (en) * 2004-06-18 2007-02-20 International Business Machines Corporation Thermal interposer for thermal management of semiconductor devices
US7353859B2 (en) * 2004-11-24 2008-04-08 General Electric Company Heat sink with microchannel cooling for power devices
JP4621531B2 (en) * 2005-04-06 2011-01-26 株式会社豊田自動織機 Heat dissipation device
JP4687706B2 (en) * 2005-04-21 2011-05-25 日本軽金属株式会社 Liquid cooling jacket
JP4608641B2 (en) * 2005-04-27 2011-01-12 株式会社豊田自動織機 Power module heat sink
DE202005009948U1 (en) 2005-06-23 2006-11-16 Autokühler GmbH & Co. KG Heat exchange element and thus produced heat exchanger
JP4617209B2 (en) 2005-07-07 2011-01-19 株式会社豊田自動織機 Heat dissipation device
US7486516B2 (en) * 2005-08-11 2009-02-03 International Business Machines Corporation Mounting a heat sink in thermal contact with an electronic component
JP4759384B2 (en) * 2005-12-20 2011-08-31 昭和電工株式会社 Semiconductor module
JP4715529B2 (en) 2006-01-26 2011-07-06 トヨタ自動車株式会社 Power semiconductor element cooling structure
EP2003691B1 (en) * 2006-03-13 2019-01-09 Showa Denko K.K. Base for power module
JP4675283B2 (en) 2006-06-14 2011-04-20 トヨタ自動車株式会社 Heat sink and cooler
US7755185B2 (en) 2006-09-29 2010-07-13 Infineon Technologies Ag Arrangement for cooling a power semiconductor module
US8030760B2 (en) * 2006-12-05 2011-10-04 Kabushiki Kaisha Toyota Jidoshokki Semiconductor apparatus and manufacturing method thereof
WO2008075409A1 (en) 2006-12-19 2008-06-26 Kabushiki Kaisha Toyota Jidoshokki Base for power module, method for producing base for power module and power module
JP4861840B2 (en) * 2007-01-26 2012-01-25 アイシン・エィ・ダブリュ株式会社 Heating element cooling structure and driving device
JP4945319B2 (en) * 2007-05-25 2012-06-06 昭和電工株式会社 Semiconductor device
JP2008294280A (en) * 2007-05-25 2008-12-04 Showa Denko Kk Semiconductor device
JP4867793B2 (en) * 2007-05-25 2012-02-01 株式会社豊田自動織機 Semiconductor device
JP2009130060A (en) * 2007-11-21 2009-06-11 Toyota Industries Corp Heat dissipater
JP5070014B2 (en) * 2007-11-21 2012-11-07 株式会社豊田自動織機 Heat dissipation device
US20110005810A1 (en) * 2008-03-25 2011-01-13 Showa Denko K.K. Insulating substrate and method for producing the same
US8472193B2 (en) 2008-07-04 2013-06-25 Kabushiki Kaisha Toyota Jidoshokki Semiconductor device
JP5023020B2 (en) * 2008-08-26 2012-09-12 株式会社豊田自動織機 Liquid cooling system
JP5120284B2 (en) * 2009-02-04 2013-01-16 株式会社豊田自動織機 Semiconductor device
US7898807B2 (en) 2009-03-09 2011-03-01 General Electric Company Methods for making millichannel substrate, and cooling device and apparatus using the substrate
JP2011091301A (en) * 2009-10-26 2011-05-06 Toyota Industries Corp Liquid cooling type cooling device
JP5515947B2 (en) * 2010-03-29 2014-06-11 株式会社豊田自動織機 Cooling system

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170077541A (en) * 2015-12-28 2017-07-06 전자부품연구원 Power device module and manufacturing method thereoff
KR20190124146A (en) * 2018-04-25 2019-11-04 독터. 인제니어. 하.체. 에프. 포르쉐 악티엔게젤샤프트 Cooling of power electronic circuits

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US8472193B2 (en) 2013-06-25
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