KR20110007115A - 인장 스트레인 및/또는 압축 스트레인을 갖는 반도체 디바이스들 및 제조 방법 및 설계 구조 - Google Patents

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Abstract

반도체 디바이스 - 상기 반도체 디바이스는 상기 반도체 디바이스에 적용되는 인장 스트레인 및/또는 압축 스트레인을 가짐 - 및 상기 반도체 디바이스를 제조하는 방법들 및 채널 스트레인을 향상시키기 위한 설계 구조가 개시된다. 상기 방법은 NFET 및 PFET에 대한 게이트 구조를 형성하는 단계, 동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들을 형성하는 단계를 포함한다. 또한 상기 방법은 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 스트레스 재료들을 제공하는 단계를 포함한다.

Description

인장 스트레인 및/또는 압축 스트레인을 갖는 반도체 디바이스들 및 제조 방법 및 설계 구조{SEMICONDUCTOR DEVICES HAVING TENSILE AND/OR COMPRESSIVE STRAIN AND METHODS OF MANUFACTURING AND DESIGN STRUCTURE}
본 발명은 일반적으로 반도체 디바이스들 및 반도체 디바이스들의 제조 방법들과 관련되고, 더 구체적으로는 반도체 디바이스들 - 상기 반도체 디바이스들은 상기 반도체 디바이스들에 적용되는 인장 스트레인(tensile strain) 및/또는 압축 스트레인(compressive strain)을 가짐 -, 및 상기 반도체 디바이스들을 제조하는 방법, 및 채널 스트레인(channel strain)을 향상시키는 설계 구조와 관련된다.
반도체 디바이스 기판 내의 기계적 스트레인들(mechanical strains)은, 예를 들어, 반도체 디바이스에서 캐리어들의 이동도(mobility)를 증가시킴으로써 디바이스 성능(device performance)을 조절할 수 있다. 즉, 반도체 디바이스 내의 스트레인들은 반도체 디바이스 특성들을 향상시키는 것으로 알려져 있다. 따라서, 반도체 디바이스의 특성들을 개선하기 위해, n-형 디바이스(예를 들어, NFET들) 및/또는 p-형 디바이스들(예를 들어, PFET들)의 채널에 각각, 인장 스트레인 및/또는 압축 스트레인들이 생성된다. 그러나, 상기 스트레인 성분(예를 들어, 인장 스트레인 또는 압축 스트레인)은 한 종류의 디바이스(즉, n-형 디바이스 또는 p-형 디바이스)의 디바이스 특성들을 개선시키는 반면, 다른 종류의 디바이스의 디바이스 특성들에게는 차별적으로 영향을 미친다.
따라서, 집적회로(integrated circuit, IC) 디바이스들 내의 NFET들 및 PFET들 모두의 성능을 최대화하기 위해서는, 상기 스트레인 성분들은 NFET들 및 PFET들에 대해 서로 다르게 설계되고 적용되어야 한다. 즉, NFET의 성능에 이로운 스트레인의 종류는 PFET의 성능에 대해서는 일반적으로 불리하다. 더 상세하게는, 하나의 디바이스가 인장력(평면 디바이스에서 전류 흐름 방향으로)을 받고 있는(in tension) 경우, NFET의 성능 특성들은 향상되는 반면, PFET의 성능 특성들은 약화된다.
디바이스에서 스트레인 레벨들을 증가시키기 위해, 실리콘층과 함께 SiGe층이 사용되어 왔다. 실리콘 상에서 에피택셜로(epitaxially) 성장될 경우, 완화되지 않은(unrelaxed) SiGe층은 실리콘 기판의 격자 상수(lattice constant)를 따르는 격자 상수를 가질 것이다. 완화되는 경우(on relaxation)(예를 들어, 고온 공정을 통해), 상기 SiGe의 격자 상수는 실리콘의 격자 상수보다 더 큰 자신의 고유(intrinsic) 격자 상수에 접근한다. 따라서, 실리콘층이 상기 SiGe 상에서 에피택셜로 성장할 경우, 상기 실리콘층은 상기 완화된 SiGe층의 더 큰 격자 상수 - 이는 결국 상기 실리콘층에 대한 물리적 2축 스트레인(physical biaxial strain)(예를 들어, 확장(expansion))을 초래함 - 를 따른다. 상기 실리콘층에 적용되는 이러한 물리적 스트레인은 상기 디바이스들에게는 이롭다. SiGe를 사용하는 방법들은 개선된 디바이스 성능을 제공하지만, 게이트 구조들, 라이너들(liners), 스페이서들(spacers) 등을 형성하기 위해 추가의 그리고 복잡한 공정이 요구되고, 따라서, 결국 비용이 더 많이 들게 되는 결과를 초래한다.
이와는 다르게, NFET에는 인장 스트레인을 그리고 PFET에는 압축 스트레인을 선택적으로 생성하기 위해서는, 특별한 공정들 및 재료들의 서로 다른 조합들(예를 들어, 게이트 측벽들 상의 라이너들)이 사용될 수 있다. 상기 라이너들은 FET 디바이스들의 채널들에서 적절한 스트레인을 선택적으로 유도한다. 이것은 NFET 디바이스에게는 인장 스트레인을 제공하고 PFET 디바이스의 종 방향(longitudinal direction)을 따라 압축 스트레인을 제공하지만, 그것들은 여전히 추가 재료들 및/또는 더 복잡한 공정을 요구하며, 따라서 결국 비용이 더 많이 들게 되는 결과를 초래한다. 예를 들어, NFET 및 PFET 형의 디바이스들 모두에 대해 상기 게이트 구조들을 형성하기 위해 추가 공정 단계들이 필요하다.
따라서, NFET들 및 PFET들의 채널들 각각에 인장 스트레인 및 압축 스트레인을 생성하기 위해, 간단하고 비용면에서 더 효율적인 방법들을 제공하는 것이 바람직하다. 따라서, 당해 기술 분야에서는 위에서 기술된 단점들 및 한계점들을 극복할 필요가 있다.
본 발명의 제1 측면에서, 반도체 구조를 형성하는 방법은 NFET 및 PFET에 대한 게이트 구조를 형성하는 단계를 포함한다. 상기 방법은 동일한 증착(deposition) 및 식각(etching) 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들(sidewalls)을 형성하는 단계를 더 포함한다. 상기 방법은 또한 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 스트레스 재료들(stress materials)을 제공하는 단계를 포함한다.
실시예들에서, 하나의 마스킹 공정으로, 상기 NFET 및 상기 PFET의 상기 소스 및 드레인 영역들에 리세스들(recesses)이 형성된다. 상기 스트레스 재료들은 상기 리세스들에 성장된다. 상기 리세스들은 식각 공정에 의해 형성된다. 상기 NFET의 리세스들을 상기 PFET의 리세스들보다 더 깊게 만들기 위해, 상기 NFET의 리세스들의 추가 식각 단계가 수행된다.
추가 실시예들에서, 상기 리세스들은 한 종류의 스트레스 재료로 채워진다. 상기 NFET 또는 상기 PFET는 차단(block)되고 차단되지 않은(unblocked) NFET 또는 PFET에서의 한 종류의 스트레스 재료는 리세스들을 재형성(reform)하기 위해 제거된다. 상기 재형성된 리세스들은 다른 종류의 스트레스 재료로 채워진다. 상기 한 종류의 스트레스 재료는 eSiGe이고, 상기 다른 종류의 스트레스 재료는 eSi:C이고, 상기 스트레스 재료의 제거는 상기 NFET에 대해 수행된다.
또 다른 실시예에서, 상기 한 종류의 스트레스 재료는 eSi:C이고, 상기 다른 종류의 스트레스 재료는 eSiGe이며, 상기 스트레스 재료를 제거하는 것은 상기 PFET에 대해 수행된다. 상기 스트레스 재료들은 상기 PFET에 대해서는 eSiGe이고, 상기 NFET에 대해서는 eSi:C이다. 상기 스트레스 재료들은 상기 리세스들에서 미리 정해진(predetermined) 깊이까지 성장된다.
본 발명의 추가 측면에서, 디바이스 성능을 향상시키는 방법은 NFET 및 PFET에 대한 게이트 구조를 형성하는 단계, 및 동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들을 형성하는 단계를 포함한다. 상기 방법은 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 리세스들을 형성하는 단계, 및 상기 NFET의 소스 및 드레인 영역들에 대해서는 제1 종류의 스트레스 재료로 리세스들을 채우고, 상기 PFET의 소스 및 드레인 영역들에 대해서는 제2 종류의 스트레스 재료로 리세스들을 채우는 단계를 더 포함한다.
본 발명의 추가 측면에서, 방법은 유전체 재료, 게이트 재료 및 캡 재료를 패터닝함에 의해 NFET 및 PFET에 대한 게이트 구조를 형성하는 단계; 동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들을 형성하는 단계; 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 리세스들을 형성하는 단계; 상기 NFET 및 상기 PFET 중 하나를 보호(protect)하는 단계; 리세스들을 재형성하기 위해 상기 NFET 및 상기 PFET 중 차단되지 않은(unblocked) 하나에서 상기 제1 종류의 스트레스 재료를 식각하는 단계; 및 상기 재형성된 리세스들에, 상기 제1 종류의 스트레스 재료와는 다른, 제2 종류의 스트레스 재료로 채우는 단계를 포함한다.
본 발명의 또 다른 측면에서, 집적회로를 설계, 제조, 또는 테스트하기 위해 머쉰 판독가능 매체(machine readable medium)에 구현된 설계 구조(design structure)가 제공되는데, 상기 설계 구조는, NFET 및 PFET에 대한 게이트 구조를 형성하는 단계; 동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들을 형성하는 단계; 및 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 스트레스 재료들을 제공하는 단계를 포함한다.
본 발명의 추가 측면에서, 하나의 구조가 제공되는데, 상기 구조는 똑같이(identically) 형성된 측벽들을 갖는 NFET 및 PFET에 대한 게이트 구조들을 포함한다. 스트레스 재료들은 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에서의 리세스들에 형성된다. 실시예들에서, 상기 NFET에 대한 스트레스 재료는 eSi:C이고, 상기 PFET에 대한 스트레스 재료는 eSiGe이다. 상기 NFET에 대한 스트레스 재료는 상기 PFET에 대한 스트레스 재료보다 더 깊다.
본 발명은 도시된 복수의 도면들을 참조하여 이하의 본 발명의 실시예들에 관한 예들(이러한 예들로 한정되는 것은 아님)에 따라 상세한 설명에서 설명될 것이다.
도 1은 본 발명에 따른 시작 구조를 보여준다.
도 2-6은 본 발명의 측면들에 따라 스트레인 디바이스(strained device)를 형성하는 중간 구조들 및 각각의 공정 단계들을 보여준다.
도 7은 본 발명의 측면에 따른 최종 구조 및 각각의 공정 단계들을 보여준다.
도 8 및 9는 본 발명의 다른 측면들에 따라 대체 스트레인 디바이스(alternative strained device)를 형성하기 위한 중간 구조들 및 각각의 공정 단계들을 보여준다.
도 10은 본 발명의 다른 측면들에 따라 대체 스트레인 디바이스를 형성하기 위한 최종 구조 및 각각의 공정 단계들을 보여준다.
도 11은 예를 들어 반도체 설계, 제조 및/또는 테스트에 사용되는 예시적인 설계 흐름의 블록도를 보여준다.
본 발명은 일반적으로 반도체 디바이스들 및 반도체 디바이스들의 제조 방법과 관련되고, 더 구체적으로는 반도체 디바이스들 - 상기 반도체 디바이스들은 상기 반도체 디바이스들에 적용되는 인장 스트레인(tensile strain) 및/또는 압축 스트레인(compressive strain)을 가짐 -, 및 상기 반도체 디바이스들의 제조 방법들, 및 채널 스트레인을 향상시키기 위한 설계 구조와 관련된다. 실시예들에서, 상기 채널 스트레스를 개선하기 위해, NFET 및 PFET 디바이스들의 소스 및 드레인 영역들 각각에, 스트레스 재료들(즉 eSi:C 및 eSiGe)이 제공된다. 또한, 실시예들에서, NFET 및 PFET 디바이스들 모두의 게이트들에 대한 스페이서들은 동일한 증착 및 식각 공정들을 사용하여 형성되고, 따라서 종래의 제조 방법들보다 더 적은 공정 단계들을 사용함으로써 제조 비용을 상당히 감소시킨다. 동일한 제조 단계들에서 상기 스페이서들을 형성함으로써, NFET 및 PFET 모두에 대해 똑같은(identical) 스페이서들을 형성하는 것이 가능하다. 또한, 바람직하게는, 본 발명의 방법들은 상기 스트레인 재료(strained material)에서의 손상(damage)을 제거하고, 식각 공정에의 eSi:C 및 eSiGe의 노출로 인한 스트레인 완화(strain relaxation)를 방지한다.
도 1은 본 발명에 따라 NFET 및 PFET 모두를 형성하기 위한 종래의 시작 구조 및 각각의 공정 단계들을 보여준다. 상기 시작 구조는, 예를 들어, 웨이퍼(10)의 영역들을 분리(isolate)시키는 쉘로우 트렌치 분리(shallow trench isolation, STI) 구조(12)를 포함한다. 웨이퍼(10)는 전통적인 웨이퍼 재료일 수 있다. 이러한 전통적인 웨이퍼 제료의 예로서는 벌크 Si, SOI 또는 벌크 Si와 SOI의 하이브리드 등이 있다. STI 구조들(12)은 전통적인 종류의 공정들을 사용하여 제조될 수 있다. 예를 들어, 웨이퍼(10)에 트렌치들을 선택적으로 제공하기 위해 리소그래피(lithography) 및 연속되는 식각(etching) 공정이 사용될 수 있다. 그런 다음, 예를 들어 STI 구조들(12)을 형성하기 위해, 상기 트렌치들은 산화물(oxide)로 채워진다.
게이트 구조는 웨이퍼(10) 상에서 STI 구조들(12) 사이에 형성된다. 상기 게이트 구조는 전통적인 증착, 리소그래피 및 식각 공정들을 사용하여 제조된다. 게이트 유전체 재료(14)는 웨이퍼(10) 상에 증착된다. 게이트 유전체 재료(14)의 예들에는, 실리콘 산화물(silicon oxide), 실리콘 질화물(silicon nitride), 실리콘 산질화물(silicon oxynitride), 하이-케이(high-k) 재료, 또는 이들 재료들의 조합이 있을 수 있으나, 이러한 예들로 한정되는 것은 아니다. 비록 본 발명의 이해에 있어서 중요하지는 않지만, 상기 게이트 유전체 재료는 그 두께가 약 10Å 내지 200Å의 범위에 있을 수 있다. 게이트 재료(16)는 게이트 유전체 재료(14) 상에 증착된다. 게이트 재료(16)는 폴리실리콘, 금속(예를 들어, 티타늄(titanium)), 금속 합금(예를 들어, 티타늄 질화물(titanium nitride), 탄탈륨 질화물(tantalum nitride), 텅스텐 실리사이드(tungsten silicide), 티타늄 실리사이드(titanium silicide), 코발트 실리사이드(cobalt silicide), 니켈 실리사이드(nickel silicide)), 또는 이들 재료들의 조합일 수 있다. 게이트 재료(16) 상에는 캡 재료(cap material)(18)(예를 들어, 질화물)가 증착된다. 연속되는 공정들에서, 동시에 NFET 및 PFET의 게이트 구조들을 형성하기 위해, 게이트 재료들(14, 16, 18)은 전통적인 공정들(예를 들어, 리소그래피 및 식각 공정)을 사용하여 패턴된다.
상기 게이트 구조의 측면(side) 상에는 스페이서들(20)이 형성된다. 실시예들에서, 스페이서들(20)은 질화물 재료이고, 동일한 증착 및 식각 공정들을 사용하여 NFET 및 PFET 상에 형성될 수 있다. 동일한 제조 공정들로 스페이서들을 형성함으로써, NFET 및 PFET 모두에 대해 똑같은(identical) 스페이서들을 형성하는 것이 가능하다. 이와는 달리, 스페이서들(20)은 다른 재료들을 포함할 수 있다. 이러한 다른 재료들의 예들에는, 산화물, 질화물, 카바이드(carbide), 또는 로우-케이 재료들이 있으나, 이러한 예들로 한정되는 것은 아니다. 상기 재료들의 조합도 또한 본 발명에 의해 고려된다. 예를 들어, 실시예들에서, 질화물층은 전체 구조 위에 증착되고, 그런 다음 반응성 이온 식각(reactive ion etching, RIE)을 사용하여 식각된다. 당해 기술 분야에서 숙련된 자들이라면 이해할 수 있는 바와 같이, 상기 RIE는, 수직 표면들(상기 게이트 구조의 수직 측면들 상의 표면들)에 대해서는 최소로 식각하면서, 상기 질화물의 측면 표면들을 식각할 것이다. 이러한 방법으로, 질화물 스페이서들(20)은 동일한 증착 및 식각 공정들을 사용하여 NFET 및 PFET 상에 동시에 형성될 수 있다.
도 2는 PFET 및 NFET 모두의 소스 및 드레인 영역들에 리세스들(22)을 형성한 상태를 보여준다. 실시예들에서, 리세스들(22)은 전통적인 RIE, 습식 식각(wet etch), 또는 이들 둘 다를 사용하여 형성될 수 있다. 당해 기술 분야에서 숙련된 자들이라면 이해할 수 있는 바와 같이, 실시예들에서, 상기 RIE는 선택적 식각일 것이다. 실시예들에서, 리세스들(22)의 두께는 특정 어플리케이션에 의존하는 범위에 있을 수 있다. 예를 들어, 리세스들(22)의 깊이는 약 100Å 내지 1000Å의 범위에 있을 수 있다. 더 바람직한 실시예들에서, 리세스들(22)의 깊이는 300Å 내지 500Å의 범위에 있을 수 있다. 어떤 시나리오에서는, 리세스들(22)의 깊이는 디바이스들(NFET 및 PFET)에 적용되는 스트레스의 조정(tune)에 따라 특정 깊이로 조절될 수 있다.
도 3은 본 발명에 따른 추가 제조 단계들을 보여준다. 도 3에 도시된 실시예들에서, 리세스들(22)은 스트레스 재료(24)로 채워진다. 일 실시예에서, 스트레스 재료(24)는 적절한 에피택셜 성장 방법에 의해 형성된 eSiGe이다. 이러한 적절한 에피텍셜 성장 방법의 예로서는, 화학 기상 증착(chemical vapor deposition, CVD) 또는 분자 빔 에피텍시(molecular beam epitaxy, MBE)가 있다. 상기 eSiGe에서의 게르마늄의 농도는 PFET에 대한 스트레인을 조정하기 위해 변할 수 있다. 예를 들어, 상기 eSiGe에서 게르마늄의 원자 농도는 약 1% 내지 50%의 범위에 있을 수 있고, 바람직하게는 약 20% 내지 40%의 범위에 있을 수 있다. 또 다른 실시예에서, 스트레스 재료(24)는 eSi:C이다. 상기 eSi:C에서의 탄소의 농도는 NFET에 대한 스트레인을 조정하기 위해 변할 수 있다. 예를 들어, 상기 eSi:C에서의 탄소의 원자 농도는 약 0.1% 내지 10%의 범위에 있을 수 있고, 바람직하게는 약 1% 내지 2%의 범위에 있을 수 있다. 그러나, eSiGe는 연속되는 어닐링(annealing) 공정들에 대해 더 강건(robust)하므로, eSiGe는 초기에 리세스들(22)에 제공되는 것이 바람직하다. 바람직한 스트레인 성분에 의존하여, 스트레스 재료(24)는 서로 다른 높이들(예를 들어, 웨이퍼(10)의 표면보다 높게, 또는 웨이퍼(10)의 표면과 동평면이 되도록, 또는 웨이퍼(10)의 표면보다 낮게)로 성장될 수 있다. 예를 들어, 상기 디바이스에 대한 스트레인을 증가시키기 위해, 스트레스 재료(24)는 웨이퍼(10)의 표면보다 높게 성장될 수 있다.
도 4에 보여진 바와 같이, 전통적인 증착 및 패터닝 방법들에 의해 상기 디바이스들 중 하나 위에 마스크층(26)이 형성된다. 실시예들에서, 상기 리세스들이 eSiGe로 채워질 경우, 마스크(26)는 PFET 위에 형성된다. 그러나, 다른 실시예들에서, 상기 리세스들이 eSi:C로 채워질 경우, 마스크(26)는 NFET 위에 형성될 수 있다. 어느 시나리오에서나, 마스크(26)는 연속되는 식각 단계들 동안 각각의 FET의 리세스들 내의 스트레스 재료(24)를 보호할 것이다.
도 5에 보여진 바와 같이, 보호되지 않은(unprotected) 스트레스 재료는 상기 리세스들로부터 제거된다. 이는 리세스들(28)을 형성한다. 실시예들에서, 리세스들(28)의 깊이는 원 리세스들(original recesses)(22)의 깊이와 동일하다. 그러나, 본 발명에서는 다른 깊이들도 또한 고려된다(도 8 참조). 비록 도시되지는 않았으나, 리세스들(28)은 상기 스트레스 재료가 eSi:C인 경우 PFET의 소스 및 드레인 영역들에 형성될 수 있다.
도 6에 보여진 바와 같이, 리세스들(28)은 제2 종류의 스트레스 재료(30)로 채워진다. 다시, 바람직한 스트레인 집중(strain concentration)에 의존하여, 스트레스 재료(30)는 서로 다른 높이들(예를 들어, 웨이퍼(10)의 표면보다 높게, 또는 웨이퍼(10)의 표면과 동평면으로, 또는 웨이퍼(10)의 표면보다 낮게)로 성장될 수 있다. 예를 들어, 상기 디바이스에 관한 스트레인을 증가시키기 위해, 스트레스 재료(24)는 웨이퍼(10)의 표면보다 높게 성장될 것이다. 도 6에 보여진 실시예에서, 스트레스 재료(30)는 적절한 에피택셜 성장 방법에 의해 형성된 eSi:C이다. 상기 에피택셜 성장 방법의 예로서는 CVD, MBE가 있다. 상기 eSi:C에서 탄소의 농도는 NFET에 대한 스트레인을 조정하기 위해 변할 수 있다. 예를 들어, 상기 eSi:C에서 탄소의 원자 농도는 약 0.1% 내지 10%의 범위에 있고, 바람직하게는 약 1% 내지 2%의 범위에 있다. 다른 실시예에서, 리세스(22)에 형성된 스트레스 재료가 eSi:C인 경우, 스트레스 재료(30)는 eSiGe일 것이다.
도 7에 보여진 바와 같이, 최종 구조를 형성하기 위해 마스크는 제거된다. 이 실시예에서, PFET는 제1 종류의 스트레스 재료(24)(예를 들어, eSiGe)를 가지며, NFET는 제2 종류의 스트레스 재료(30)(예를 들어, eSi:C)를 갖는다. 스트레스 재료들(24, 30) 모두는 동일한 깊이 또는 실질적으로 동일한 깊이의 바닥 표면을 갖는다.
도 8은 본 발명의 일 측면에 따른 다른 구조 및 공정 단계를 보여준다. 이 실시예에서는, 앞서의 실시예에서의 도 4의 공정 단계와 동일한 단계 후, NFET 영역에서의 노출된 웨이퍼는 상기 NFET 영역으로부터 상기 eSiGe를 제거한 후 더 리세스되고, 그 결과 앞서 기술된 실시예에서보다 더 깊은 리세스들(28a)이 만들어진다. PFET 영역은 NFET 영역으로부터 상기 eSiGe를 제거하는 동안 마스킹층(26)에 의해 덮혀 있다. 상기 스트레스 재료를 제거하는 경우, 리세스들(28a)은 하나의 RIE 공정으로, 또는 다르게는, 개별 식각 공정들로 형성될 수 있다.
도 9에 보여진 바와 같이, 리세스들(28a)은 스트레스 재료(30)(예를 들어, eSi:C)로 채워진다. 더 상세하게는, eSi:C는 리세스들(28a)에서 성장된다. 다시, 바람직한 스트레인 집중에 의존하여, 스트레스 재료(30)는 서로 다른 높이들(예를 들어, 웨이퍼(10)의 표면보다 높게, 또는 웨이퍼(10)의 표면과 동평면으로, 또는 웨이퍼(10)의 표면보다 낮게)로 성장될 수 있다. 예를 들어, 상기 디바이스에 관한 스트레인을 증가시키기 위해, 스트레스 재료(24)는 웨이퍼(10)의 표면보다 높게 성장될 것이다. 또한, 리세스들(28a)은 리세스들(22)보다 더 깊으므로, 스트레스 재료(30)는 스트레스 재료(24)보다 더 깊게 될 것이다.
도 10에 보여진 바와 같이, 마스크(26)는 제거된다. 도 8-10을 참조하여 기술된 실시예에서, 더 깊은 리세스들(28a)은 더 많은 스트레스 재료(30)가 그 안에 채워질 수 있도록 한다. 결국, 이것은 NFET에 관해 더 큰 스트레인 집중을 제공하고, 따라서 디바이스 성능을 증가시킨다. 또한, 도 8-10을 참조하여 기술된 공정들은 또한 PFET에 대해서도 적용가능하다. 즉, 리세스들(22)을 eSi:C 재료로 채우고, NFET를 보호하고, PFET의 리세스들에서 eSi:C를 식각하고, 그 형성된 리세스들을 eSIGe로 채울 수 있다.
도 11은, 예를 들어, 반도체 설계, 제조, 및/또는 테스트에서 사용되는 예시적인 설계 흐름(900)의 블록도를 보여준다. 설계 흐름(900)은 설계되고 있는 IC의 종류에 의존하여 변할 수 있다. 예를 들어, 주문형 IC(application specific IC, ASIC)을 구성하기 위한 설계 흐름(900)은 표준 컴포넌트를 설계하기 위한 설계 흐름(900)과 다를 수 있다. 설계 구조(920)는 바람직하게는 설계 공정(910)으로의 입력이고, IP 제공자, 코어 개발자, 또는 기타 설계 회사로부터 제공될 수 있고, 또는 설계 흐름의 운영자(operator)에 의해 생성될 수도 있고, 또는 기타 소스들로부터 제공될 수도 있다. 설계 구조(920)는, 예를 들어, 스키매틱스(schematics) 또는 HDL의 형태, 하드웨어-기술 언어(예, 베리로그(Verilog), VHDL, C 등)의 형태로 도 7 또는 도 10에 보여진 본 발명의 실시예를 포함한다. 설계 구조(920)는 하나 또는 그 이상의 머신 판독가능 매체(machine readable medium) 상에 포함될 수 있다. 예를 들어, 설계 구조(920)는 텍스트 파일 또는 도 7 또는 도 10에 보여지는 본 발명의 일 실시예의 그래픽 표현일 수 있다. 설계 공정(910)은 바람직하게는 도 7 또는 도 10에 보여지는 본 발명의 실시예를 네트리스트(netlist)(980)로 합성(synthesize)(또는 변형(translate))하는데, 네트리스트(980)는, 예를 들어, 선들, 트랜지스터들, 로직 게이트들, 제어 회로들, I/O, 모델들 등 - 이것들은 집적회로 설계에서 다른 요소들 및 회로들에 대한 연결들을 기술하고, 머쉰 판독가능 매체의 적어도 하나 상에 기록됨 - 이다. 예를 들어, 상기 매체는 CD, 컴팩트 플래쉬, 기타 플래쉬 메모리, 인터넷을 통해 전송될 데이터의 패킷, 또는 기타 네트워킹이 적합한 수단들일 수 있다. 상기 합성은 반복 공정일 수 있는데, 이 반복 공정에서, 네트리스트(980)는 회로에 대한 설계 사양들 및 파라미터들에 의존하여 한 번 또는 그 이상 재합성(resynthesize)된다.
설계 공정(910)은, 주어진 제조 기술(예를 들어, 서로 다른 기술 노드들, 32nm, 45nm, 90nm 등), 설계 사양들(design specifications)(940), 특성화 데이터(characterization data), 검증 데이터(verification data)(960), 설계 규칙들(970), 및 테스트 데이터 파일들(985)(이것들은 테스트 패턴들 및 기타 테스팅 정보를 포함할 수 있음)에 대해, 모델들, 레이아웃들, 및 상징적 표현들(symbolic representations)을 포함하여, 통상적으로 사용되는 요소들, 회로들, 및 디바이스들의 세트를 수용할 수 있다. 설계 공정(910)은, 예를 들어, 타이밍 분석(timing analysis), 검증(verification), 설계 규칙 체킹(design rule checking), 배치 및 경로 작업들(place and route operations) 등과 같은 표준 회로 설계 공정들을 더 포함할 수 있다. 집적회로 설계 기술 분야에서 통상의 기술을 가진 자라면, 본 발명의 범위 및 사상을 벗어나지 않고서 설계 공정(910)에 사용되는 가능한 전자 설계 자동화 툴들 및 어플리케이션들의 규모를 알 수 있을 것이다. 본 발명의 설계 구조는 어떤 특정 설계 흐름으로 한정되는 것은 아니다.
설계 공정(910)은 바람직하게는, 추가의 집적회로 설계 또는 데이터(만약 가능하다면)와 함께, 도 7 또는 도 10에 보여진 본 발명의 실시예를 제2 설계 구조(990)로 변형한다. 설계 구조(990)는 집적회로들의 교환을 위해 사용되는 데이터 형식 및/또는 상징적 데이터 형식(예를 들어, GDSII(GDS2)에 저장된 정보, GL1, OASIS, 맵 파일들, 또는 이러한 설계 구조들을 저장하기에 적합한 기타 형식)으로 스토리지 매체 상에 존재한다. 설계 구조(990)는, 예를 들어, 상징적 데이터, 맵 파일들, 테스트 데이터 파일들, 설계 내용 파일들, 제조 데이터, 레이아웃 파라미터들, 선들, 금속의 레벨들, 비아들, 형상들, 제조 라인을 통과하기 위한 데이터, 및 도 7 또는 도 10에 보여진 본 발명의 실시예를 생성하기 위해 반도체 제조자에 의해 요구되는 기타 데이터와 같은 정보를 포함할 수 있다. 설계 구조(990)는 그런 다음 단계 995로 진행될 수 있는데, 이 단계에서는, 예를 들어, 설계 구조(990)가 테이프-아웃으로 진행되는 경우, 제조로 릴리스되고, 마스크 하우스로 릴리스되고, 또 다른 설계 하우스로 보내지고, 주문자에게로 다시 보내진다.
위에서 기술된 방법들은 집적회로 칩들의 제조에 사용된다. 그 결과의 집적회로 칩들은, 베어 다이(bare die)로서, 미가공 웨이퍼 형태(raw wafer form)(즉, 다수의 패키지되지 않은 칩들을 갖는 하나의 웨이퍼)로, 또는 패키지된 형태로 제조자에 의해 배포될 수 있다. 후자의 경우, 상기 칩은 싱글 칩 패키지(예를 들어, 마더보드 또는 기타 고차원 캐리어에 부착되는 리드들(leads)을 갖는 플라스틱 캐리어)에, 또는 멀티 칩 패키지(예를 들어, 표면 배선들 및 매립 배선들 모두, 또는 둘 중 하나를 갖는 세라믹 캐리어)에 실장된다. 어느 경우든, 상기 칩은 그런 다음, (a) 중간 제품(예를 들어, 마더보드), 또는 (b) 최종 제품의 일부로서, 다른 칩들, 개별 회로 요소들 및/또는 기타 신호 처리 디바이스들과 통합된다. 상기 최종 제품은 장난감들 또는 기타 저가의 어플리케이션들(low-end applications)에서 디스플레이, 키보드 또는 기타 입력 디바이스, 및 중앙 처리장치를 갖는 고급의 컴퓨터 제품들에 이르는 집적회로 칩들을 포함하는 제품일 수 있다.
본 발명은 실시예들에 의해 기술되었으나, 당해 기술 분야에서 숙련된 자들이라면, 본 발명이 첨부되는 청구항들의 사상 및 범위 내에서 그리고 이의 변형들로써 실시될 수 있다는 것을 알 수 있을 것이다.
본 발명은 반도체 디바이스들에 적용되는 인장 스트레인 및/또는 압축 스트레인을 갖는 반도체 디바이스들의 제조에 유용할 수 있음을 알 수 있다.

Claims (25)

  1. 반도체 구조를 형성하는 방법에 있어서,
    NFET 및 PFET에 대한 게이트 구조(14, 16, 18)를 형성하는 단계;
    동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들(20)을 형성하는 단계; 및
    상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 스트레스 재료들(24, 30)을 제공하는 단계를 포함하는
    반도체 구조 형성 방법.
  2. 청구항 1에 있어서, 상기 반도체 구조 형성 방법은
    하나의 마스킹 공정으로, 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 리세스들(22)을 형성하는 단계를 더 포함하는
    반도체 구조 형성 방법.
  3. 청구항 2에 있어서, 상기 스트레스 재료들(24, 30)은 상기 리세스들(22)에서 성장되는
    반도체 구조 형성 방법.
  4. 청구항 2에 있어서, 상기 리세스들(22)은 식각 공정에 의해 형성되는
    반도체 구조 형성 방법.
  5. 청구항 4에 있어서, 상기 반도체 구조 형성 방법은
    상기 NFET 및 상기 PFET 중 하나의 리세스들을 상기 NFET 및 상기 PFET의 다른 하나의 리세스들보다 더 깊게 만들기 위해, 상기 NFET 및 상기 PFET 중 하나의 리세스들(22)의 추가 식각 단계를 더 포함하는
    반도체 구조 형성 방법.
  6. 청구항 2에 있어서, 상기 반도체 구조 형성 방법은
    한 종류의 스트레스 재료(24)로 상기 리세스들(22)을 채우는 단계;
    상기 NFET 및 상기 PFET 중 하나를 차단(block)하는 단계;
    리세스들(28)을 재형성(reform)하기 위해, 상기 NFET 및 상기 PFET 중 차단되지 않은 것(unblocked one)에서 상기 한 종류의 스트레스 재료들(24)을 식각하는 단계; 및
    다른 종류의 스트레스 재료(30)로 상기 재형성된 리세스들(28)을 채우는 단계를 더 포함하는
    반도체 구조 형성 방법.
  7. 청구항 6에 있어서,
    상기 한 종류의 스트레스 재료(24)는 eSiGe이고,
    상기 다른 종류의 스트레스 재료(30)는 eSi:C이며,
    상기 스트레스 재료의 식각은 상기 NFET에 대해 수행되는
    반도체 구조 형성 방법.
  8. 청구항 6에 있어서,
    상기 한 종류의 스트레스 재료(24)는 eSi:C이고,
    상기 다른 종류의 스트레스 재료(30)는 eSiGe이며,
    상기 스트레스 재료의 식각은 상기 PFET에 대해 수행되는
    반도체 구조 형성 방법.
  9. 청구항 6에 있어서,
    상기 재형성된 리세스들(28)은 상기 리세스들(22)보다 더 깊게 식각되는
    반도체 구조 형성 방법.
  10. 청구항 1에 있어서, 상기 스트레스 재료들(24, 30)은, 상기 PFET에 대해서는 eSiGe이고, 상기 NFET에 대해서는 eSi:C이며, 상기 리세스들(22, 28)에서 미리 정해진(predetermined) 깊이까지 성장되는
    반도체 구조 형성 방법.
  11. 디바이스 성능을 향상시키는 방법에 있어서,
    NFET 및 PFET에 대한 게이트 구조(14, 16, 18)를 형성하는 단계;
    동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들(20)을 형성하는 단계;
    상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 리세스들(22, 28)을 형성하는 단계; 및
    상기 NFET의 소스 및 드레인 영역들에 대해서는 제1 종류의 스트레스 재료(30)로 상기 리세스들(22, 28)을 채우고, 상기 PFET의 소스 및 드레인 영역들에 대해서는 제2 종류의 스트레스 재료(24)로 상기 리세스들(22, 28)을 채우는 단계를 포함하는
    디바이스 성능 향상 방법.
  12. 청구항 11에 있어서, 상기 디바이스 성능 향상 방법은
    하나의 마스킹 공정으로, 상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 상기 리세스들(22)을 형성하는 단계를 더 포함하는
    디바이스 성능 향상 방법.
  13. 청구항 11에 있어서, 상기 제1 종류의 스트레스 재료(30) 및 상기 제2 종류의 스트레스 재료(24)는 개별 공정 단계들로 상기 리세스들(22, 28)에서 성장되는
    디바이스 성능 향상 방법.
  14. 청구항 13에 있어서, 상기 제2 종류의 스트레스 재료(30)는 상기 제1 종류의 스트레스 재료(24)보다 더 깊은
    디바이스 성능 향상 방법.
  15. 청구항 11에 있어서, 상기 디바이스 성능 향상 방법은
    상기 제2 종류의 스트레스 재료(30)로 채우는 단계에 앞서, 상기 NFET의 리세스들(28)을 상기 제1 종류의 스트레스 재료(24)로 채우는 단계;
    상기 PFET를 차단(block)하는 단계;
    상기 NFET의 소스 및 드레인 영역들에서 상기 제1 종류의 스트레스 재료(24)를 식각하는 단계; 및
    상기 NFET의 소스 및 드레인 영역들을 상기 제2 종류의 스트레스 재료(30)로 채우는 단계를 더 포함하는
    디바이스 성능 향상 방법.
  16. 청구항 11에 있어서, 상기 제1 종류의 스트레스 재료(24) 및 상기 제2 종류의 스트레스 재료(30)는 각각, eSiGe 및 eSi:C인
    반도체 구조 형성 방법.
  17. 청구항 11에 있어서, 상기 디바이스 성능 향상 방법은
    상기 NFET 및 상기 PFET 중 하나의 리세스들을 상기 NFET 및 상기 PFET 중 다른 하나의 리세스들보다 더 깊게 만들기 위해, 상기 NFET 및 상기 PFET 중 하나의 소스 및 드레인 영역들에 대해 상기 리세스들(22, 28)의 추가 식각을 제공하는 단계를 더 포함하는
    디바이스 성능 향상 방법.
  18. 디바이스 성능을 향상시키는 방법에 있어서,
    유전체 재료(14), 게이트 재료(16) 및 캡 재료(18)를 패턴함에 의해 NFET 및 PFET에 대한 게이트 구조를 형성하는 단계;
    동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들(20)을 형성하는 단계;
    상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 리세스들(22)을 형성하는 단계;
    상기 리세스들(22)을 제1 종류의 스트레스(24) 재료로 채우는 단계;
    상기 NFET 및 상기 PFET 중 하나를 보호(protect)하는 단계;
    리세스들(28)을 재형성(reform)하기 위해 상기 NFET 및 상기 PFET 중 차단되지 않은 것(unblocked one)에서 상기 제1 종류의 스트레스 재료(24)를 식각하는 단계; 및
    상기 재형성된 리세스들(28)에, 상기 제1 종류의 스트레스 재료(24)와 다른 상기 제2 종류의 스트레스 재료(30)로 채우는 단계를 포함하는
    디바이스 성능 향상 방법.
  19. 청구항 18에 있어서, 상기 재형성된 리세스들(28)은 상기 리세스들(22)보다 더 깊은
    디바이스 성능 향상 방법.
  20. 청구항 18에 있어서, 상기 측벽들(20)은 질화물 측벽들인
    디바이스 성능 향상 방법.
  21. 청구항 18에 있어서, 상기 제1 종류의 스트레스 재료(24)는 eSiGe이고, 상기 제2 종류의 스트레스 재료(30)는 eSi:C인
    디바이스 성능 향상 방법.
  22. 집적회로를 설계, 제조, 또는 테스트하기 위해 머쉰 판독가능 매체(machine readable medium)에 구현되는 설계 구조에 있어서,
    NFET 및 PFET에 대한 게이트 구조(14, 16, 18)를 형성하는 단계;
    동일한 증착 및 식각 공정을 사용하여 상기 NFET 및 상기 PFET에 대한 게이트 구조 상에 측벽들(20)을 형성하는 단계; 및
    상기 NFET 및 상기 PFET의 소스 및 드레인 영역들에 스트레스 재료들(24, 30)을 제공하는 단계를 포함하는
    설계 구조.
  23. 청구항 23에 있어서, 상기 설계 구조(990)는 집적회로들의 레이아웃 데이터를 교환하기 위해 사용되는 데이터 형식으로 스토리지 매체 상에 존재하는
    설계 구조.
  24. NFET 및 PFET - 이것들은 똑같이(identically) 형성된 측벽들(20)을 가짐 - 에 대한 게이트 구조들(14, 16, 18); 및
    상기 NFET 및 상기 PFET의 소스 및 드레인 영역들의 리세스들(22, 28) 내의 스트레스 재료들(24, 30)을 포함하는
    구조.
  25. 청구항 24에 있어서, 상기 NFET에 대한 스트레스 재료(30)는 eSi:C이고, 상기 PFET에 대한 스트레스 재료(24)는 eSiGe이며, 상기 NFET에 대한 스트레스 재료(30)는 상기 PFET에 대한 스트레스 재료(24)보다 더 깊은
    구조.
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