KR20100078368A - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

주변 영역에 위치하며 표시 영역의 게이트선과 데이터선 중 적어도 하나의 단선시 수리를 위하여 형성된 제1 수리선, 주변 영역에 위치하며 제1 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 제1 저항부를 적어도 하나 포함하는 제1 우회선을 포함하는 박막 트랜지스터 표시판.
박막트랜지스터표시판, 정전기방지, 가드링

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
통상의 액정 표시 장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여 액정 표시 장치는 화소들이 매트릭스 형태로 배열된 액정 패널과 액정 패널을 구동하기 위한 구동회로를 구비한다. 액정 패널은 서로 대향하는 박막 트랜지스터 어레이 표시판 및 칼러 필터 어레이 표시판 그리고 두 표시판 사이에 일정한 셀갭 유지를 위해 위치하는 스페이서와 그 셀갭에 채워진 액정층을 구비한다.
이러한 액정 표시 장치를 제조함에 있어서는 대형 모기판을 여러 셀 영역으로 나누고, 각 셀 영역에 게이트선, 데이터선, 박막 트랜지스터, 화소 전극 등의 박막 소자를 박막 형성과 패터닝(patterning)을 통하여 형성한다. 패터닝 방법으로는 사진 식각(photo-etching), 사진 공정(photolithography) 등의 방법이 있다. 이러한 박막 소자 형성 과정에서는 외부로부터 정전기가 발생하여 셀 내부로 유입될 수 있고, 정전기가 셀 내부로 유입될 경우에는 박막 소자가 손상될 수 있다. 따라서 정전기의 유입을 막기위한 방안이 필요하다.
근래에는 모기판의 이용 효율을 높이기 위하여 셀과 셀 사이의 간격을 매우 좁게 설계함으로써 여유 면적이 없어서 정전기의 셀 내부 침투가 용이한 문제점이 있다.
따라서, 본 발명의 기술적 과제는 박막 트랜지스터 표시판의 제조 공정 중에 발생하는 정전기로부터 박막 소자를 보호할 수 있는 방법 및 구성을 제공하는 것이다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 가지는 절연 기판, 상기 표시 영역에 위치하는 박막 트랜지스터, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 게이트선, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 데이터선, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 화소 전극, 상기 주변 영역에 위치하며 상기 게이트선과 데이터선 중 적어도 하나의 단선시 수리를 위하여 형성된 제1 수리선, 상기 주변 영역에 위치하며 상기 제1 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 제1 저항부를 적어도 하나 포함하는 제1 우회선을 포함한다.
상기 제1 우회선과 상기 제1 수리선 사이에 연결되어 있는 제1 다이오드를 더 포함할 수 있다.
상기 제1 저항부는 직렬로 연결되어 있는 두 개의 저항부를 포함하고, 상기 제1 다이오드는 상기 두 개의 저항부 사이의 상기 제1 우회선에 한쪽 단자가 연결되어 있을 수 있다.
상기 제1 다이오드는 복수개일 수 있다.
상기 주변 영역에 위치하며 상기 제1 우회선과 병렬로 상기 제1 수리선에 양단이 연결되어 있는 제2 우회선을 더 포함할 수 있다.
상기 주변 영역에 위치하며 상기 제1 수리선과 나란한 제2 수리선, 상기 주변 영역에 위치하며 상기 제2 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 제2 저항부를 적어도 하나 포함하는 제3 우회선, 상기 제3 우회선과 상기 제2 수리선 사이에 연결되어 있는 제2 다이오드를 더 포함할 수 있다.
상기 제2 저항부는 직렬로 연결되어 있는 두 개의 저항부를 포함하고, 상기 제2 다이오드는 상기 두 개의 저항부 사이의 상기 제3 우회선에 한쪽 단자가 연결되어 있을 수 있다.
상기 제2 다이오드는 복수개일 수 있다.
상기 주변 영역에 위치하며 상기 제3 우회선과 병렬로 상기 제2 수리선에 양단이 연결되어 있는 제4 우회선을 더 포함할 수 있다.
상기 제1 우회선과 상기 제3 우회선은 각각 상기 게이트선과 동일한 층에 위치하는 제1 부분과 상기 데이터선과 동일한 층에 위치하는 제2 부분을 포함하고, 상기 제1 저항부와 상기 제2 저항부는 각각 상기 화소 전극과 동일한 층에 위치하 며 상기 제1 부분과 상기 제2 부분 사이를 연결하는 연결부를 포함할 수 있다.
상기 제1 다이오드와 상기 제2 다이오드는 각각 상기 게이트선과 동일한 층에 위치하는 제어 전극, 상기 제어 전극 위에 위치하며, 상기 제어 전극과 절연되어 있는 반도체, 상기 화소 전극과 동일한 층에 위치하며 상기 제어 전극 및 상기 반도체에 연결되어 있는 입력 전극, 상기 데이터선과 동일한 층에 위치하며 상기 반도체와 연결되어 있는 출력 전극을 포함할 수 있다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 표시판은 표시 영역과 주변 영역을 가지는 절연 기판, 상기 표시 영역에 위치하는 박막 트랜지스터, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 게이트선, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 데이터선, 상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 화소 전극, 상기 주변 영역에 위치하며 상기 게이트선과 데이터선 중 적어도 하나의 단선시 수리를 위하여 형성된 제1 수리선, 상기 주변 영역에 위치하며 상기 제1 수리선에 양단이 연결되어 있는 제1 우회선, 상기 제1 우회선과 상기 제1 수리선 사이에 연결되어 있는 제1 다이오드를 포함한다.
상기 주변 영역에 위치하며 상기 제1 우회선과 병렬로 상기 제1 수리선에 양단이 연결되어 있는 제2 우회선을 더 포함할 수 있다.
상기 주변 영역에 위치하며 상기 제1 수리선과 나란한 제2 수리선, 상기 주변 영역에 위치하며 상기 제2 수리선에 양단이 연결되어 있는 제3 우회선, 상기 제3 우회선과 상기 제2 수리선 사이에 연결되어 있는 제2 다이오드를 더 포함할 수 있다.
본 발명의 한 실시예에 따른 박막 트랜지스터 표시판은 복수의 셀 영역을 가지는 모기판 위의 각 셀 영역에 게이트선, 데이터선, 박막 트랜지스터를 포함하는 박막 소자를 형성하는 단계, 상기 각 셀 영역 외각을 둘러싸는 가드 링을 형성하는 단계, 상기 가드 링이 형성되어 있는 부분을 절단하여 상기 각 셀 영역으로부터 분리하는 단계를 포함하고, 상기 가드 링은 서로 분리되어 있는 복수의 점형 도전체의 집합을 포함하는 방법을 통하여 제조된다.
상기 가드 링은 상기 게이트선과 동일한 층에 상기 게이트선과 함께 형성할 수 있다.
상기 점형 도전체는 팔각형일 수 있다.
상기 박막 소자를 형성하는 단계에서 상기 각 셀 영역 내에 상기 게이트선과 데이터선 중 적어도 하나의 단선시 이를 수리하기 위한 수리선, 상기 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 저항부를 적어도 하나 포함을 형성하는 제1 우회선을 형성할 수 있다.
상기 박막 소자를 형성하는 단계에서 상기 제1 우회선과 상기 수리선 사이에 연결되어 있는 다이오드를 형성할 수 있다.
상기 박막 소자를 형성하는 단계에서 상기 제1 우회선과 병렬로 상기 수리선에 양단이 연결되어 있는 제2 우회선을 형성할 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따르면 박막 트랜지스터 표시판의 제 조 공정 중에 유입되는 정전기를 정전기 방지 수단과 가드 링을 이용하여 소진하거나 분산 저장함으로써 셀 영역의 박막 소자를 효율적으로 보호할 수 있다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300)와 이에 연결된 게이트 구동부(400) 및 데이터 구동부(500), 데이터 구동부(500)에 연결된 계조 전압 생성부(800) 그리고 이들을 제어하는 신호 제어부(600)를 포함한다.
액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 표시 신호선(G1-Gn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)를 포함한다.
표시 신호선(G1-Gn, D1-Dm)은 게이트 신호("주사 신호"라고도 함)를 전달하는 복수의 게이트선(G1-Gn)과 데이터 신호를 전달하는 데이터선(D1-Dm)을 포함한다. 게이트선(G1-Gn)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(D1-Dm)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다.
각 화소는 표시 신호선(G1-Gn, D1-Dm)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(CLC) 및 유지 축전기(storage capacitor)(CST)를 포함한다. 유지 축전기(CST)는 필요에 따라 생략할 수 있다.
박막 트랜지스터 등 스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있으며, 삼단자 소자로서 그 제어 단자 및 입력 단자는 각각 게이트선(G1-Gn) 및 데이터선(D1-Dm)에 연결되어 있으며, 출력 단자는 액정 축전기(CLC) 및 유지 축전기(CST)에 연결되어 있다.
액정 축전기(CLC)는 하부 표시판(100)의 화소 전극(190)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(190, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(190)은 스위칭 소자(Q)에 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 두 전극(190, 270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다.
액정 축전기(CLC)의 보조적인 역할을 하는 유지 축전기(CST)는 하부 표시 판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(190)이 절연체를 사이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다. 그러나 유지 축전기(CST)는 화소 전극(190)이 절연체를 매개로 바로 위의 전단 게이트선과 중첩되어 이루어질 수 있다.
한편, 색 표시를 구현하기 위해서는 각 화소가 삼원색 중 하나를 고유하게 표시하거나(공간 분할) 각 화소가 시간에 따라 번갈아 삼원색을 표시하게(시간 분할) 하여 이들 삼원색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 도 2는 공간 분할의 한 예로서 각 화소가 화소 전극(190)에 대응하는 영역에 적색, 녹색, 또는 청색의 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(190) 위 또는 아래에 형성할 수도 있다.
액정 표시판 조립체(300)의 두 표시판(100, 200) 중 적어도 하나의 바깥 면에는 빛을 편광시키는 편광자(도시하지 않음)가 부착되어 있다.
계조 전압 생성부(800)는 화소의 투과율과 관련된 두 벌의 복수 계조 전압을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
게이트 구동부(400)는 액정 표시판 조립체(300)의 게이트선(G1-Gn)에 연결되어 외부로부터의 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가하며 통상 복수의 집적 회로로 이루어진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)에 연결되 어 계조 전압 생성부(800)로부터의 계조 전압을 선택하여 데이터 신호로서 화소에 인가하며 통상 복수의 집적 회로로 이루어진다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등의 동작을 제어한다.
이러한 액정 표시 장치에서 액정 표시판 조립체(300)의 하부 표시판(100)에는 데이터선(D1-Dm)의 단선에 대비하여 수리선이 형성되어 있고, 수리선에는 외부로부터 유입되는 정전기가 하부 표시판(100)의 박막 트랜지스터 등 박막 소자를 손상하는 것을 방지하기 위한 정전기 방지 수단이 마련되어 있다.
그러면 본 발명의 한 실시예에 따른 액정 표시 장치의 정전기 방지 수단에 대하여 도 3 내지 도 7을 참고로 하여 상세히 설명한다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 과정 중의 하나의 셀 영역의 개략도이고, 도 4는 도 3에 도시한 A 부분의 확대 회로도이며, 도 5는 도 3에 도시한 A 부분의 확대 배치도이고, 도 6은 도 5의 VI-VI선에 대한 단면도이다.
도 3에 도시한 것처럼, 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판용 셀 영역에는 표시 영역(D) 주변의 영역에 배치되어 있는 데이터선용 쇼팅 바(310, 320) 및 게이트선용 쇼팅 바(340, 350), 데이터선용 쇼팅 바(310, 320)에 번갈아 연결되어 있는 신호선(311, 321)과 게이트선용 쇼팅 바(340, 350)에 번갈아 연결되어 있는 신호선(341, 351), 접촉부(C1)를 통하여 신호선(311, 321)과 연결되어 있는 데이터선(171), 접촉부(C2)를 통하여 신호선(341, 351)에 연결되어 있는 게이트선(121), 표시 영역(D) 바깥 면 전체를 에워싸며 고리 모양으로 형성되어 있는 복수의 수리선(331, 332), 이 수리선(331, 332)과 교차하거나 교차하지 않는 복수의 보조 수리선(333, 335), 그리고 셀 영역 외각을 둘러싸는 가드 링(360)이 형성되어 있다.
데이터선용 쇼팅 바(310, 320)에는 신호선(311, 321)이 번갈아 연결되어 있고, 쇼팅 바(310, 320)의 끝에는 검사 신호를 인가하기 위한 패드(도시하지 않음)가 형성되어 있다.
게이트선용 쇼팅 바(340, 350)에도 신호선(341, 351)이 번갈아 연결되어 있고 그 끝에는 검사 신호를 인가하기 위한 패드(도시하지 않음)가 형성되어 있으며, 수리선(331, 332)이 단락점(SP1, SP2)을 통하여 연결되어 있다. 이렇게 하면 수리선(331, 332)을 통하여 유입되는 정전기를 쇼팅 바(340, 350)로 분산시킴으로써 표시 영역(D)으로 유입되는 정전기를 어느 정도 차단할 수 있다. 또한, 수리선(331, 332)에는 유입되는 정전기를 소진할 수 있는 정전기 방지 수단(A)이 마련되어 있다.
가드 링(360)은 셀 외부로부터 유입되는 정전기를 자체내에서 분산 저장하여 정전기가 셀 내부의 박막 소자를 손상하는 것을 방지한다.
쇼팅 바(310, 320, 340, 350)와 가드 링(360)은 절단선(L)을 따라 나중에 잘려나간다.
셀 영역의 아래 부분에 위치한 수리선(331, 332)의 위쪽과 아래쪽에는 복수의 보조 수리선(333, 335)이 형성되어 있다.
보조 수리선(333)은 가로 방향으로 뻗어 있으며 서로 분리되어 있는 선들을 포함하고 데이터선(171)을 몇 개의 그룹으로 묶고 해당하는 그룹의 데이터선(171)이 단선된 경우에 보조 수리선(335)과 수리선(331, 332)을 경유하여 데이터 신호를 전달할 수 있도록 한다. 이 경우, 보조 수리선(335)은 보조 수리선(333) 및 수리선(331, 332)과 레이저 조사를 통하여 단락된다.
그러면, 수리선(331, 332)에 연결되어 있는 정전기 방지 수단(A)에 대하여 도 4 내지 도 6을 참고하여 상세히 설명한다.
먼저 도 4에 도시한 바와 같이, 제1 우회선(41)과 제2 우회선(42)의 양단이 수리선(331, 332)에 연결되어 있다. 제1 우회선(41)과 제2 우회선(42) 병렬로 연결되어 있다. 제1 우회선(41)은 직렬로 연결되어 있는 두 개의 저항(44)을 포함하고, 제1 우회선(41)과 수리선(331, 332) 사이에는 복수의 다이오드(43)가 연결되어 있다. 복수의 다이오드(43)는 제1 우회선(41)의 두 개의 저항(44) 사이 부분에 캐소드 전극이 연결되어 있다. 여기서 다이오드(43)와 저항(44)의 수는 달라질 수 있고, 제2 우회선(42)은 생략할 수 있다.
이러한 정전기 방지 수단(A)의 층 구조에 대하여 설명한다.
도 5 및 도 6에 도시한 바와 같이, 절연 기판(110) 위에 두 개의 수리선(331, 332)이 나란히 뻗어 있고, 제2 우회선(42)이 수리선(331, 332)으로부터 돌출되어 우회 경로를 형성하고 있다. 수리선(331, 332)은 돌출되어 있는 복수개의 제어 전극(431)을 가진다. 제2 우회선(42)에는 제1 우회선(41)과 연결하기 위한 돌출부(421)가 형성되어 있다. 수리선(331, 332)과 제2 우회선(42)은 표시 영역(D)의 게이트선(121)과 같은 사진 식각 공정을 통해 같은 층에 형성된다.
수리선(331, 332)과 제2 우회선(42) 위에는 게이트 절연막(130)이 형성되어 있다.
게이트 절연막(130) 위에는 제어 전극(431)과 중첩하는 위치에 비정질 규소 등으로 이루어진 반도체(433)가 형성되어 있고, 제1 우회선(41)이 형성되어 있다. 제1 우회선(41)은 반도체(433)쪽으로 돌출하여 반도체(433) 위에까지 연장되어 있는 출력 전극(412)과 돌출부(421)와의 연결을 위하여 폭이 확장된 접촉부(411)를 포함한다. 출력 전극(412)과 반도체(433) 사이에는 n형 불순물이 고농도로 도핑된 비정질 규소 등으로 이루어진 저항성 접촉층(434)이 형성되어 있다. 제1 우회선(41)은 표시 영역(D)의 데이터선(171)과 같은 사진 식각 공정을 통하여 같은 층으로 형성된다.
반도체(433)와 제1 우회선(41) 위에는 보호막(180)이 형성되어 있다. 보호막(180)에는 제1 우회선(41)의 접촉부(411)를 노출하는 접촉 구멍(182)과 반도체(433)를 노출하는 접촉 구멍(183)이 형성되어 있다. 보호막(180)과 게이트 절연막(130)에는 제2 우회선(42)의 돌출부(421)를 노출하는 접촉 구멍(181)과 제어 전극(431)을 노출하는 접촉 구멍(184)이 형성되어 있다.
보호막(180) 위에는 접촉 구멍(181, 182)을 통하여 제2 우회선(42)의 돌출부(421)와 제1 우회선(41)의 접촉부(411)를 연결하는 연결부(441)와 접촉 구멍(183, 184)을 통하여 반도체(433)와 제어 전극(431)을 연결하는 입력 전극(435)이 형성되어 있다. 연결부(441)와 입력 전극(435)은 표시 영역(D)의 화소 전극과 동일한 사진 식각 공정을 통하여 동일한 층으로 형성된다. 따라서 재질로 화소 전극과 동일하게 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide) 등으로 이루어질 수 있다. 이러한 물질은 제1 우회선(41)이나 제2 우회선(42)을 이루는 금속 물질보다 저항이 크다. 따라서 연결부(441)는 저항의 역할을 할 수 있다.
제어 전극(431), 입력 전극(435), 출력 전극(412) 및 반도체(433)는 박막 트랜지스터를 이루는데, 제어 전극(431)과 입력 전극(435)을 서로 연결함으로써 다이오드를 구현을 할 수 있다. 제어 전극(431)과 입력 전극(435)은 애노드가 되고 출력 전극(412)은 캐소드가 된다.
이러한 정전기 방지 수단에 수리선(331, 332)을 타고 정전기가 유입되면, 연결부(441)에 의하여 구현되는 저항(44)이나 제어 전극(431), 입력 전극(435), 출력 전극(412) 및 반도체(433)에 의하여 구현되는 다이오드(43)를 파괴하면서 정전기가 소진될 수 있다.
도 7은 도 3에 도시한 액정 표시 장치의 B 부분의 확대도이다.
도 7에 도시한 바와 같이, 가드 링(360)은 서로 분리되어 있는 복수의 점형 도전체(361)의 집합으로 이루어진다. 점형 도전체(361)는 정팔각형일 수 있다. 이러한 점형 도전체(361)들은 수많은 축전기를 형성하여 정전기가 유입됐을 때 정전기를 분산하여 저장할 수 있다.
가드 링(360)은 게이트선(121)과 같은 사진 식각 공정을 통하여 같은 층에 형성될 수 있다.
액정 표시 장치를 제조할 때에는 모기판을 복수의 셀 영역으로 나누고, 각 셀 영역마다 표시 영역(D)에는 게이트선(121), 데이터선(171), 박막 트랜지스터, 화소 전극(190) 등을 형성하고, 주변 영역에는 수리선(331, 332), 정전기 방지 수단(A) 가드 링(360) 등을 형성하여 하부 표시판용 모기판을 형성하고, 별도의 공정으로 제조된 상부 표시판(200)용 모기판과 합착한 다음, 각 셀 영역별로 절단하여 액정 표시 장치를 제조한다. 이 때, 가드 링(360)은 절단되어 셀 영역으로부터 분리된다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 표시판을 제조하는 과정 중의 하나의 셀 영역의 개략도이다.
도 4는 도 3에 도시한 A 부분의 확대 회로도이다.
도 5는 도 3에 도시한 A 부분의 확대 배치도이다.
도 6은 도 5의 VI-VI선에 대한 단면도이다.
도 7은 도 3에 도시한 B 부분의 확대도이다.
*도면의 주요부분에 대한 부호의 설명*
331, 332 수리선 41, 42 우회선
43 다이오드 44 저항

Claims (20)

  1. 표시 영역과 주변 영역을 가지는 절연 기판,
    상기 표시 영역에 위치하는 박막 트랜지스터,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 게이트선,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 데이터선,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 화소 전극,
    상기 주변 영역에 위치하며 상기 게이트선과 데이터선 중 적어도 하나의 단선시 수리를 위하여 형성된 제1 수리선,
    상기 주변 영역에 위치하며 상기 제1 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 제1 저항부를 적어도 하나 포함하는 제1 우회선
    을 포함하는 박막 트랜지스터 표시판.
  2. 제1항에서,
    상기 제1 우회선과 상기 제1 수리선 사이에 연결되어 있는 제1 다이오드를 더 포함하는 박막 트랜지스터 표시판.
  3. 제2항에서,
    상기 제1 저항부는 직렬로 연결되어 있는 두 개의 저항부를 포함하고,
    상기 제1 다이오드는 상기 두 개의 저항부 사이의 상기 제1 우회선에 한쪽 단자가 연결되어 있는 박막 트랜지스터 표시판.
  4. 제3항에서,
    상기 제1 다이오드는 복수개인 박막 트랜지스터 표시판.
  5. 제4항에서,
    상기 주변 영역에 위치하며 상기 제1 우회선과 병렬로 상기 제1 수리선에 양단이 연결되어 있는 제2 우회선을 더 포함하는 박막 트랜지스터 표시판.
  6. 제5항에서,
    상기 주변 영역에 위치하며 상기 제1 수리선과 나란한 제2 수리선,
    상기 주변 영역에 위치하며 상기 제2 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 제2 저항부를 적어도 하나 포함하는 제3 우회선,
    상기 제3 우회선과 상기 제2 수리선 사이에 연결되어 있는 제2 다이오드
    를 더 포함하는 박막 트랜지스터 표시판.
  7. 제6항에서,
    상기 제2 저항부는 직렬로 연결되어 있는 두 개의 저항부를 포함하고,
    상기 제2 다이오드는 상기 두 개의 저항부 사이의 상기 제3 우회선에 한쪽 단자가 연결되어 있는 박막 트랜지스터 표시판.
  8. 제7항에서,
    상기 제2 다이오드는 복수개인 박막 트랜지스터 표시판.
  9. 제8항에서,
    상기 주변 영역에 위치하며 상기 제3 우회선과 병렬로 상기 제2 수리선에 양단이 연결되어 있는 제4 우회선을 더 포함하는 박막 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 우회선과 상기 제3 우회선은 각각 상기 게이트선과 동일한 층에 위치하는 제1 부분과 상기 데이터선과 동일한 층에 위치하는 제2 부분을 포함하고, 상기 제1 저항부와 상기 제2 저항부는 각각 상기 화소 전극과 동일한 층에 위치하며 상기 제1 부분과 상기 제2 부분 사이를 연결하는 연결부를 포함하는 박막 트랜지스터 표시판.
  11. 제10항에서,
    상기 제1 다이오드와 상기 제2 다이오드는 각각
    상기 게이트선과 동일한 층에 위치하는 제어 전극,
    상기 제어 전극 위에 위치하며, 상기 제어 전극과 절연되어 있는 반도체,
    상기 화소 전극과 동일한 층에 위치하며 상기 제어 전극 및 상기 반도체에 연결되어 있는 입력 전극,
    상기 데이터선과 동일한 층에 위치하며 상기 반도체와 연결되어 있는 출력 전극
    을 포함하는 박막 트랜지스터 표시판.
  12. 표시 영역과 주변 영역을 가지는 절연 기판,
    상기 표시 영역에 위치하는 박막 트랜지스터,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 게이트선,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 데이터선,
    상기 표시 영역에 위치하며 상기 박막 트랜지스터와 연결되어 있는 화소 전극,
    상기 주변 영역에 위치하며 상기 게이트선과 데이터선 중 적어도 하나의 단선시 수리를 위하여 형성된 제1 수리선,
    상기 주변 영역에 위치하며 상기 제1 수리선에 양단이 연결되어 있는 제1 우회선,
    상기 제1 우회선과 상기 제1 수리선 사이에 연결되어 있는 제1 다이오드
    를 포함하는 박막 트랜지스터 표시판.
  13. 제12항에서,
    상기 주변 영역에 위치하며 상기 제1 우회선과 병렬로 상기 제1 수리선에 양단이 연결되어 있는 제2 우회선을 더 포함하는 박막 트랜지스터 표시판.
  14. 제13항에서,
    상기 주변 영역에 위치하며 상기 제1 수리선과 나란한 제2 수리선,
    상기 주변 영역에 위치하며 상기 제2 수리선에 양단이 연결되어 있는 제3 우회선,
    상기 제3 우회선과 상기 제2 수리선 사이에 연결되어 있는 제2 다이오드
    를 더 포함하는 박막 트랜지스터 표시판.
  15. 복수의 셀 영역을 가지는 모기판 위의 각 셀 영역에 게이트선, 데이터선, 박막 트랜지스터를 포함하는 박막 소자를 형성하는 단계,
    상기 각 셀 영역 외각을 둘러싸는 가드 링을 형성하는 단계,
    상기 가드 링이 형성되어 있는 부분을 절단하여 상기 각 셀 영역으로부터 분리하는 단계
    를 포함하고, 상기 가드 링은 서로 분리되어 있는 복수의 점형 도전체의 집합을 포함하는 박막 트랜지스터 표시판의 제조 방법.
  16. 제15항에서,
    상기 가드 링은 상기 게이트선과 동일한 층에 상기 게이트선과 함께 형성하는 박막 트랜지스터 표시판의 제조 방법.
  17. 제16항에서,
    상기 점형 도전체는 팔각형인 박막 트랜지스터 표시판의 제조 방법.
  18. 제15항에서,
    상기 박막 소자를 형성하는 단계에서
    상기 각 셀 영역 내에 상기 게이트선과 데이터선 중 적어도 하나의 단선시 이를 수리하기 위한 수리선,
    상기 수리선에 양단이 연결되어 있고, 다른 부분에 비하여 저항이 높은 저항부를 적어도 하나 포함을 형성하는 제1 우회선
    을 형성하는 박막 트랜지스터 표시판의 제조 방법.
  19. 제18항에서,
    상기 박막 소자를 형성하는 단계에서
    상기 제1 우회선과 상기 수리선 사이에 연결되어 있는 다이오드를 형성하는 박막 트랜지스터 표시판의 제조 방법.
  20. 제19항에서,
    상기 박막 소자를 형성하는 단계에서
    상기 제1 우회선과 병렬로 상기 수리선에 양단이 연결되어 있는 제2 우회선을 형성하는 박막 트랜지스터 표시판의 제조 방법.
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