KR20100074853A - 반도체 발광소자 및 그 제조방법 - Google Patents

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Abstract

실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 적어도 한 가지 형상의 패턴을 갖는 제1전극; 상기 제1전극 위에 형성된 절연층; 상기 절연층 위에 형성된 전극층을 포함한다.
반도체, 발광소자, 전극

Description

반도체 발광소자 및 그 제조방법{Semiconductor light emitting device and fabrication method thereof}
실시 예는 반도체 발광소자 및 그 제조방법에 관한 것이다.
Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.
발광 다이오드(Light Emitting Diode : LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키패드 발광부, 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다.
실시 예는 제1도전형 반도체층 상에 가지 형상으로 배치된 제1전극을 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층 상에 가지 형상의 제1전극, 절연층 및 투명전극층의 적층 구조를 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층에 가지 형상의 제1전극과, 투명전극층 상에 가지 형상의 제2전극을 포함하는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층에 가지 형상의 제1전극과, 제2도전형 반도체층 상에 반사 물질로 이루어진 제2전극층을 배치한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1 및 제2전극의 일부 패턴을 오버랩시켜 발광 면적을 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1전극 및 제2전극의 패턴에 대한 자유도를 개선시켜 줄 수 있는 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예는 제1도전형 반도체층 위에 가지 형상의 제1전극, 절연층, 투명전극층 및 제2전극의 일부가 공간적으로 오버랩될 수 있도록 배치한 반도체 발광소자 및 그 제조방법을 제공한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반 도체층 위에 적어도 한 가지 형상의 패턴을 갖는 제1전극; 상기 제1전극 위에 형성된 절연층; 상기 절연층 위에 형성된 전극층을 포함한다.
실시 예에 따른 반도체 발광소자는 제1도전형 반도체층; 상기 제1도전형 반도체층 위에 형성된 활성층; 상기 활성층 위에 형성된 제2도전형 반도체층; 상기 제1도전형 반도체층 위의 제1패턴 형상 영역에 형성되고 제1패드 영역이 개방된 제1전극; 상기 제1전극 위에 형성된 절연층; 상기 제2도전형 반도체층 및 상기 절연층 위에 형성된 전극층; 상기 전극층 위에 형성된 제2전극부를 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위에 활성층을 형성하는 단계; 상기 활성층 위에 제2도전형 반도체층을 형성하는 단계; 메사 에칭하여 상기 제1도전형 반도체층 위의 제1전극 패턴 영역을 노출시키고, 적어도 한 가지 형상의 패턴을 갖는 제1전극을 형성하는 단계; 상기 제1전극 위에 제1패드 영역이 개방된 절연층을 형성하는 단계; 상기 절연층 및 상기 제2도전형 반도체층 위에 전극층을 형성하는 단계; 상기 전극층 위에 제2전극부를 형성하는 단계를 포함한다.
실시 예에 따른 반도체 발광소자 제조방법은, 제1도전형 반도체층을 형성하는 단계; 상기 제1도전형 반도체층 위의 제1전극 패턴 영역에 제1절연층을 형성하는 단계; 상기 절연층의 내측을 에칭하여 상기 제1도전형 반도체층 위에 적어도 한 가지 형상의 패턴을 갖는 제1전극을 형성하는 단계; 상기 제1전극 위에 제1패드 영역이 개방된 제2절연층을 형성하는 단계; 상기 제1 및 제2절연층 위에 전극층을 형성하는 단계; 상기 전극층 위에 제2전극부를 형성하는 단계를 포함한다.
실시 예는 발광 면적을 개선시켜 줄 수 있다.
실시 예는 제1전극 및 제2전극의 패턴 배치를 자유롭게 할 수 있는 효과가 있다.
실시 예는 발광 효율을 개선시켜 줄 수 있다.
실시 예는 활성층에 전류를 분산시켜 공급할 수 있는 효과가 있다.
실시 예는 가지 형상으로 분기된 제1전극과 투명전극층 위에 분기된 제2전극에 의해 전류 확산 효과를 개선시켜 줄 수 있다.
실시 예는 가지 형상으로 분기된 제1전극과 반사 전극층에 의해 전류 확산 및 광 반사 효율을 개선시켜 줄 수 있다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 실시 예를 설명함에 있어서, 각 도면의 위 또는 아래에 대한 기준은 각 도면을 참조하여 설명하며, 각 층의 두께는 일 예이며 각 도면의 두께로 한정하지는 않는다.
도 1은 제1실시 예에 따른 반도체 발광소자의 측 단면도이다.
도 1을 참조하면, 반도체 발광소자(100)는 기판(111), 제1도전형 반도체층(113), 활성층(115), 제2도전형 반도체층(117), 투명전극층(119), 제1전극부(130,131), 제2전극부(140,145), 및 절연층(150)을 포함한다.
상기 기판(111)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 도전 특성을 갖는 기판으로 이용할 수도 있 다. 상기 기판(111)의 위 또는/및 아래에는 요철 패턴이 형성될 수 있으며, 상기 요철 패턴은 형상은 스트라이프 형상, 렌즈 형상, 기둥 형상, 뿔 형상 등에서 어느 하나로 형성될 수 있다.
상기 기판(111) 위에는 버퍼층(미도시) 및/또는 언도프드 반도체층(미도시)이 형성될 수 있다. 상기 버퍼층은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 언도프드 반도체층은 상기 기판(111) 또는 상기 버퍼층 위에 형성될 수 있으며, undoped GaN계층으로 형성될 수 있다.
상기 기판(111) 위에는 제1도전형 반도체층(113)이 형성되며, 상기 제1도전형 반도체층(113)은 제1도전형 도펀트가 도핑된 반도체층이 적어도 한 층으로 형성되며, 제1전극 접촉층을 포함하게 된다. 상기 제1도전형 반도체층(113)은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
상기 제1도전형 반도체층(113) 위에는 활성층(115)이 형성된다. 상기 활성층(115)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있으며, 예컨대 InGaN/GaN 또는 AlGaN/GaN로 형성될 수 있다. 상기 활성층(115)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택되며, 예를 들면, 파장이 460~470nm의 청색 발광의 경우, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(115)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 선택적으로 포함할 수 있으며, 실시 예의 기술적 범위내에서 변경 가능하게 된다.
상기 제1도전형 반도체층(113)과 활성층(115) 사이에는 제1도전형 클래드층이 형성될 수 있으며, 상기 제1도전형 클래드층은 N형 반도체층인 경우, N형 AlGaN층으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(117)은 제2도전형 도펀트가 도핑된 반도체층이 적어도 한 층으로 형성되며, 제2전극 접촉층을 포함하게 된다. 상기 제2도전형 반도체층(117)은 P형 반도체층인 경우, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, 제2도전형 도펀트는 P형 도펀트인 경우, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(117) 위에는 제3도전형 반도체층(미도시)이 형성될 수 있으며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제3도전형 반도체층은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
발광 구조물(120)은 상기 제1도전형 반도체층(113), 활성층(115) 및 제2도전형 반도체층(117)을 포함하거나 제3도전형 반도체층을 더 포함할 수 있다. 또한 상기 제1도전형 반도체층(113)은 P형 반도체층으로, 상기 제2도전형 반도체층(117)은 N형 반도체층으로 형성될 수 있다. 상기 발광 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
상기 제2도전형 반도체층(117) 또는 제3도전형 반도체층 위에는 투명전극층(119)이 형성될 수 있다. 상기 투명 전극층(119)은 ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide), ZnO, RuOx, TiOx, IrOx, SnO2 중 적어도 하나로 형성될 수 있으며, 상기의 물질로 한정하지는 않는다.
상기 제1전극부(130,131)는 제1전극(131) 및 제1전극 패드(130)를 포함하며, 상기 제1전극(131)은 상기 제1도전형 반도체층(113) 위에 형성되며, 상기 제1전극패드(130)는 상기 제1전극(131)의 일부이거나 상기 제1전극(131)에 형성될 수 있다. 여기서, 상기 제1전극(131)은 상기 제1도전형 반도체층(113)이 노출되는 영역 상에 소정의 패턴으로 형성될 수 있다.
상기 제1전극(131)의 패턴 형상은 예들 들면, 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴으로 한정하지는 않는다. 이러한 패턴을 갖는 제1전극(131)은 상기 제1도전형 반도체층(113)에 균일한 전원을 공급할 수 있어, 전류가 한 곳에 집중되는 것을 방지할 수 있다.
상기 제1전극 패드(130)는 상기 제1전극(131)의 일부 위에 형성되며, 하나 또는 복수개로 형성될 수 있다. 상기 제1전극 패드(130)이 복수개로 형성된 경우, 소정 이격되고 상기 제1전극(131)에 의해 서로 연결될 수 있다. 여기서, 상기 제1전극 패드(130)는 별도로 형성하지 않을 수 있으며, 이 경우 상기 제1전극(131)의 노출된 부분을 제1전극 패드로 이용할 수 있다.
상기 제1전극패드(130)는 제1전극(131)을 통해 전원 공급을 원활하게 공급할 수 있는 위치 예컨대, 상기 제1전극(131) 패턴의 센터 부분 또는 에지 부분 등에 구성할 수 있다.
상기 제1전극(131) 위에는 상기 활성층(115), 상기 제2도전형 반도체층(117)이 형성되지 않을 수 있다.
상기 제1전극(131) 및 제1전극패드(130)는 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Rh, Au, Ir, Pt, W 및 Au 중에서 적어도 하나 또는 복수개의 혼합 물질을 이용하여 적어도 한 층으로 형성될 수 있으며, 상기의 물질로 한정하지는 않는다.
상기 제1전극(131)의 외주변에는 절연층(150)이 형성되며, 상기 절연층(150)은 상기 제1전극(131)이 다른 반도체층 예컨대, 상기 활성층(115)과 상기 제2도전형 반도체층(117)과 접촉되는 것을 차단해 준다. 상기 절연층(150)의 일부는 개방되며, 그 개방된 영역을 통해 상기 제1전극(131)이 노출되며, 상기 제1전극패드(130)가 형성될 수 있다. 상기 절연층(150)은 투광성 절연 물질 예컨대, SiO2, Si3N4, Al2O3, TiO2 등의 물질에서 선택될 수 있으며, 상기 물질로 한정하지는 않는다.
상기 제1전극패드(130)는 상기 투명전극층(119)의 개방 홈(152)을 통해 돌출될 수 있다.
상기 투명전극층(119)은 상기 제2도전형 반도체층(117) 및 절연층(150) 위에 형성될 수 있으며, 상기 제1전극패드(130) 또는 상기 제1전극(131)과는 이격되어 전기적으로 접촉되지 않게 된다.
상기 제2전극부(140,145)는 상기 투명전극층(119) 위에 형성될 수 있다. 상기 제2전극부(140,145)은 제2전극패드(140)와 제2전극(145)를 포함하며, 상기 제2전극패드(140)와 상기 제2전극(145)는 서로 연결되게 된다.
상기 제2전극패드(140) 및 상기 제2전극(145)은 상기 제2도전형 반도체층(117) 위에 형성될 수 있다.
상기 제2전극 패드(140)는 상기 투명전극층(119) 위에 형성되거나, 상기 제2도전형 반도체층(117) 위에 형성될 수 있다. 상기 제2전극패드(140)는 상기 제2도전형 반도체층(117)과 직접 연결되거나 상기 투명전극층(119)을 통해 간접적으로 연결될 수 있다. 또한 상기 제2전극 패드(140)는 상기 투명전극층(119)과 상기 제2도전형 반도체층(117) 모두에 연결될 수 있다.
상기 제2전극 패드(140)로부터 분기된 제2전극(145)은 소정의 패턴 예를 들면, 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도 트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴으로 한정하지는 않는다. 이러한 패턴을 갖는 제2전극(145)은 상기 제2도전형 반도체층(117)에 균일한 전원을 공급할 수 있어, 전류가 한 곳에 집중되는 것을 방지할 수 있다.
상기 제2전극 패드(140)는 하나 또는 복수개로 형성될 수 있으며, 제2전극 패드(140) 및 제2전극(145)은 예컨대, Ag, Ag alloy, Ni, Al, Al alloy, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나 또는 이들의 혼합된 물질을 이용하여 적어도 한 층으로 형성될 수 있으며, 상기 물질로 한정하지는 않는다.
여기서, 상기 제2전극(145)의 일부는 상기 제1전극(131) 위에 오버랩될 수 있다. 즉, 상기 제2전극(145)의 일부 패턴이 상기 제1전극(131) 위에 공간적으로 오버랩될 수 있으며, 상기 제1전극(131) 및 제2전극(145)의 일부가 오버랩되는 구조는 발광 면적을 개선시켜 줄 수 있다.
상기 반도체 발광소자(100)는 상기 절연층(150)을 사이에 두고 상기 투명전극층(119) 위의 제2전극(145)의 일부 패턴과 상기 절연층(150) 아래의 제1전극(131)의 일부 패턴이 공간적으로 오버랩되게 배치할 수 있다. 이에 따라 상기 제1전극(131)과 상기 제2전극(145)의 패턴은 다양한 형상의 패턴으로 구현될 수 있다.
상기 제1전극(131) 및 상기 제2전극(145)의 패턴은 제1도전형 반도체층(113) 및 제2도전형 반도체층(117)의 전 영역에 균일한 전원이 공급될 수 있도록 함으로 써, 발광 효율은 개선될 수 있다.
도 2는 제2실시 예에 따른 반도체 발광소자의 사시도이며, 도 3은 도 2의 A-A 측 단면도이며, 도 4는 도 2의 B-B 측 단면도이다. 상기 제2실시 예를 설명함에 있어서, 제1실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 2 내지 도 4를 참조하면, 반도체 발광소자(101)는 기판(111), 제1도전형 반도체층(113), 활성층(115), 제2도전형 반도체층(117), 투명전극층(119), 제1전극부(230,231,232,233), 제2전극부(240,241,242,243,244,245), 절연층(250)을 포함한다.
상기 제1전극부(230,231)은 제1전극패드(230) 및 제1전극(231,232,233)을 포함할 수 있으며, 상기 제1전극패드(230)는 칩의 타측 중앙에 배치되며, 상기 제1전극(231,232,233)은 전원 공급을 원활하게 하기 위해 상기 제1전극 패드(230)를 기점으로 분기된 형상 예컨대, N개(N>2)의 가지 형상(예: 3지창)로 분기될 수 있다. 여기서, 상기 제1전극(231,232,233) 중 일부 전극 예컨대, 양 사이드 전극(232,233)은 소정 각도로 절곡된 패턴이거나, 칩의 외측 테두리를 따라 연장되는 패턴으로 형성될 수 있다. 상기 제1전극(231,232,233) 중 센터 전극(231)은 칩의 센터 라인을 따라 제2전극 패드(240)에 근접한 위치까지 연장될 수 있다.
상기 제1전극(231,232,233)의 외주변에는 상기 절연층(250)이 형성되며, 상기 제1전극 패드(230)는 상기 절연층(250) 및 상기 투명전극층(119)에 형성된 제1 전극 패드 홈(252)을 통해 상기 제1전극(231,232,233)의 분기 지점에 형성될 수 있다.
상기 제2전극부(240,241,242,243,244,245)는 제2전극패드(240) 및 제2전극(241,242,243,244,245)을 포함할 수 있으며, 상기 제2전극패드(240)는 칩의 일측 중앙에 배치되거나 상기 제1전극패드(230)와 소정 거리 이격되어 대향되게 배치될 수 있다. 상기 제2전극부(240,241,242,243,244,245)는 상기 제2전극 패드(240)를 기점으로 상기 제2전극(241,242,243,244,245)은 분기된 형상이거나, 문자(한자 포함, 예: 百) 형상로 분기되거나, 적어도 한 번 이상 절곡된 형상, 방사형 형상, 다지창 형상 등으로 다양하게 구현될 수 있다.
다시 말하면, 상기 제2전극패드(240)으로부터 복수개의 제2전극(241,242,243)은 일정 방향으로 분기된 예컨대, 4개의 가지 형상로 분기될 수 있다. 상기 제2전극(241,242,243,244,245) 중 양 사이드 전극(241)는 상기 칩 테두리를 따라 분기되고, 일부(242,243)는 상기 제2전극 패드(240)의 내측에서 양 사이드로 분기되어 절곡되며, 그 절곡된 부분이 연결 전극(244,245)에 의해 서로 연결된 구조이다.
상기 제2전극(241,242,243,244,245) 중 일부 전극(244,245)은 상기 제1전극(231,232,233) 중 일부 전극(231)과 부분적으로 오버랩되게 배치될 수 있다. 이는 오버랩되는 제1전극(231)와 제2전극(244,245)는 오버랩되더라도 전기적인 문제는 발생되지 않게 되며, 또 상기 오버랩되는 제2전극(244,245)으로 인해 광 방출 영역의 일부가 가려져 줄어들 수 있는 문제를 개선시켜 줄 수 있다. 또한 전류를 각 층의 전 영역으로 분산시켜 줄 수 있어, 발광 효율을 개선시켜 줄 수 있다.
상기 제1전극패드(230) 및 제2전극패드(240)는 칩의 모서리 부분, 칩의 측면 테두리 센터, 센터에서 이격된 주변 등에 선택적으로 형성될 수 있다. 또한 상기 제1전극(231,232,233)의 패턴은 상기 제2전극(241,242,243,244,245)의 패턴과 각 전극패드로부터 분기되는 형상이 동일 또는 유사하거나 상이할 수 있다.
도 5는 제3실시 예에 따른 반도체 발광소자를 나타낸 사시도이며, 도 6의 도 5의 평면도이며, 도 7은 도 6의 C-C 측 단면도이다. 상기 제3실시 예를 설명함에 있어서, 제1 및 제2실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 5 및 도 6을 참조하면, 반도체 발광소자(102)는 제1전극(331)은 칩의 타측 가운데에서 칩의 일측으로 연장되고, 상기 제1전극(331)의 타측은 노출되며, 그 노출된 부분은 제1전극패드(330A)로 이용된다. 즉, 별도의 제1전극패드를 형성하지 않고 제1전극(331)의 일부를 노출하여 제1전극패드(330A)로 형성한 구조이다.
상기 제2전극패드(340)은 칩의 일측에 형성되며, 제2전극(346)은 상기 제2전극패드(340)로부터 칩의 일측 가운데에서 칩의 타측으로 연장되며, 상기 제1전극(331) 위에 부분적으로 오버랩된다. 여기서, 상기 제1전극(331)과 상기 제2전극(346)의 라인 폭은 서로 동일하거나 다를 수 있다.
상기 제1 및 제2전극(331,346)의 일부 패턴은 상기 투명전극층(119)과 절연층(350)의 위/아래에서 공간적으로 오버랩되게 배치된다.
도 7을 참조하면, 제1전극 패드(330A)로 인가되는 전류는 상기 제1전극패드(330A) 및 제1전극(331)을 통해 제1도전형 반도체층(133)의 양측으로 공급된다. 상기 제2전극 패드(340)로 인가되는 전류는 상기 제2전극패드(340) 및 제2전극(346)을 통해 흘러 공급되고, 또 투명전극층(119)를 거쳐 균일하게 확산되면서 상기 제2도전형 반도체층(117)에 공급된다. 이에 따라 상기 제1전극(331) 및 제2전극(346)를 통해 공급되는 전류는 확산되어 활성층(115)에 공급됨으로써, 발광 효율이 개선될 수 있어, 고 신뢰성 및 고 효율 구조의 소자를 설계할 수 있다.
도 7을 참조하면, 상기 제1전극(331) 및 제2전극(346)이 칩의 가운데에 형성되어 있어서, 칩 주변까지의 전류 이동 거리(D1,D2)가 가까워 전류가 골고루 확산될 수 있다. 또한 상기 제1전극(331) 및 제2전극(346)은 칩의 양단까지 동일한 전류 이동 거리(D1=D2)에 배치될 수 있어, 전류 분포를 균일하게 제공할 수 있다.
도 8은 제4실시 예에 따른 반도체 발광소자를 나타낸 평면도이다. 상기 제4실시 예를 설명함에 있어서, 제1 및 제2실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 그 중복 설명은 생략하기로 한다.
도 8을 참조하면, 반도체 발광소자(103)는 제1전극(431,432,433)과 제2전극(441A,441B,446)의 각 영역에서 오버랩되는 구조이다.
복수개의 제1전극(431,432,433)은 제1전극패드(430)로부터 3개의 가지 형상로 분기되어 제1도전형 반도체층(도 1의 113) 위에 형성된다. 복수개의 제2전극(441A,441B,446)은 제2전극패드(440)로부터 3개의 가지 형상으로 분기되어 투명 전극층(119) 위에 형성된다.
칩 상면에서 볼 때, 제1전극 패드(430)는 일측 중앙에 배치되고, 복수개의 제1전극(431,432,433)은 상기 제1전극 패드(430)를 기점으로 소자 중심선 및 소자 가장 자리를 따라 연장된다. 제2전극 패드(440)는 타측 중앙에 배치되며, 복수개의 제2전극(441A,441B,446)은 상기 제2전극 패드(440)를 기점으로 소자 중심선 방향 및 소자 양 테두리 방향을 따라 연장된다.
이때 상기 제1전극(431,432,433) 위에는 제2전극(441A,441B,446)이 부분적으로 오버랩된다. 예를 들면, 소자 중심선의 두 전극(431,446), 소자 가장자리의 두 전극(441A,432)(441B,432)이 공간적으로 오버랩된다. 여기서, 상기 두 전극(431,446)(441A,432)(441B,432)의 오버랩되는 구간은 전극 길이에 따라 다를 수 있다. 또한 상기 제1전극(431,432,433)과 제2전극(441A,441B,446)의 폭(W)는 서로 동일하거나 다를 수 있다.
도 9내지 도 16은 제4실시 예에 따른 반도체 발광소자의 제조과정을 나타낸 도면이다.
도 9를 참조하면, 기판(111) 위에 제1도전형 반도체층(113), 활성층(115) 및 제2도전형 반도체층(117)을 순차적으로 형성하게 된다. 상기 기판(111)은 사파이어(Al2O3),SiC, Si, GaAs, GaN, ZnO, GaP, InP, Ge 중 적어도 하나를 이용할 수 있으며, 요철 패턴이 형성될 수 있다.
상기 기판(111) 위에는 질화물 반도체가 성장되는 데, 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. 상기 반도체는 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 화합물 반도체로 구현된다.
상기 기판(111) 위에는 버퍼층(미도시) 및/또는 언도프드 반도체층(미도시)이 형성될 수 있다. 상기 버퍼층은 GaN 재료와 기판 재료의 격자 부정합을 완화시켜 줄 수 있으며, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있다. 상기 언도프드 반도체층은 상기 기판(111) 또는 상기 버퍼층 위에 형성될 수 있으며, undoped GaN계층으로 형성될 수 있으며, 질화물 반도체가 성장되는 기판으로서 기능하게 된다.
상기 기판(111) 위에는 제1도전형 반도체층(113)이 형성되며, 상기 제1도전형 반도체층(113)은 제1도전형 도펀트가 도핑된 반도체층이 적어도 한 층으로 형성되며, 제1전극 접촉층을 포함하게 된다. 상기 제1도전형 반도체층(113)은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등을 선택적으로 포함할 수 있다.
상기 제1도전형 반도체층(113) 위에는 활성층(115)이 형성된다. 상기 활성층(115)은 단일 양자 우물 또는 다중 양자 우물(MQW) 구조로 형성될 수 있으며, 예 컨대 InGaN/GaN 또는 AlGaN/GaN로 형성될 수 있다. 상기 활성층(115)은 발광시키는 빛의 파장에 따른 밴드 갭 에너지를 갖는 재료로 선택되며, 예를 들면, 파장이 460~470nm의 청색 발광의 경우, InGaN 우물층/GaN 장벽층을 한 주기로 하여, 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 상기 활성층(115)은 청색 파장의 광, 레드 파장의 광, 녹색 파장의 광 등의 유색 광을 발광하는 재료를 선택적으로 포함할 수 있으며, 실시 예의 기술적 범위내에서 변경 가능하게 된다.
상기 제1도전형 반도체층(113)과 활성층(115) 사이에는 제1도전형 클래드층이 형성될 수 있으며, 상기 제1도전형 클래드층은 N형 반도체층인 경우, N형 AlGaN층으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.
상기 제2도전형 반도체층(117)은 제2도전형 도펀트가 도핑된 반도체층이 적어도 한 층으로 형성되며, 제2전극 접촉층을 포함하게 된다. 상기 제2도전형 반도체층(117)은 P형 반도체층인 경우, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있으며, 제2도전형 도펀트는 P형 도펀트인 경우, Mg, Zn, Ca, Sr, Ba 등에서 적어도 하나를 첨가될 수 있다.
상기 제2도전형 반도체층(119) 위에는 제3도전형 반도체층(미도시)이 형성될 수 있으며, 상기 제3도전형 반도체층은 제1도전형 도펀트가 도핑된 반도체층 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 어느 하나로 이루어질 수 있다. 상기 제3도전형 반도체층은 예컨대, N형 반도체층인 경우 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 중 적어도 하나로 형성될 수 있으며, 상기 제1도전형 도펀트는 N형 도펀트인 경우, Si, Ge, Sn , Se, Te 등 을 선택적으로 포함할 수 있다.
발광 구조물(120)은 상기 제1도전형 반도체층(113), 활성층(115) 및 제2도전형 반도체층(117)을 포함하거나 상기 제3도전형 반도체층을 더 포함할 수 있다. 또한 상기 제1도전형 반도체층(113)은 P형 반도체층, 상기 제2도전형 반도체층(117)은 N형 반도체층으로 형성될 수 있다. 상기 발광 구조물(120)은 N-P 접합 구조, P-N 접합 구조, N-P-N 접합 구조, P-N-P 접합 구조 중 어느 한 구조로 구현할 수 있다.
도 10 및 도 11을 참조하면, 메사 에칭 과정에 의해 상기 제1도전형 반도체층(113)의 일부를 노출시켜 준다. 상기 제1도전형 반도체층(113)에서 노출된 영역은 제1전극 홈(453)으로서, 상기에서 설명된 제1전극 패턴과 대응되는 구조로 형성될 수 있다.
상기 제1전극 홈(453)에 노출된 상기 제1도전형 반도체층(113) 위에는 제1전극(431)이 형성된다. 상기 제1전극(431)은 상기 활성층(115) 및 제2도전형 반도체층(117)에 접촉되지 않게 이격시켜 주며, 이 경우, 마스크 패턴이나 절연층으로 상기 활성층(115) 및 제2도전형 반도체층(117)의 외측을 보호한 다음, 상기 제1전극(431)을 형성할 수 있다.
상기 제1전극(431)은 Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Rh, Au, Ir, Pt, W 및 Au 중에서 적어도 하나 또는 복수개의 혼합 물질을 이용하여 적어도 한 층으로 형성될 수 있으며, 상기의 물질로 한정하지는 않는다.
상기 제1전극(431)의 패턴 형상은 예들 들면, 직선형 패턴, 곡선형 패턴, 직 선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함할 수 있으며, 상기 패턴으로 한정하지는 않는다. 이러한 패턴을 갖는 제1전극(431)은 상기 제1도전형 반도체층(113)에 균일한 전원을 공급할 수 있어, 전류가 한 곳에 집중되는 것을 방지할 수 있다.
도 12 및 도 13을 참조하면, 상기 제1전극(431)의 외주변에 절연층(450)을 형성해 준다. 상기 절연층(450)은 상기 제1전극(431)의 외주변에 형성되어, 상기 제1전극(431)과 상기 활성층(115), 제2도전형 반도체층(117) 및 투명전극층(119)이 전기적으로 접촉되지 않도록 차단해 준다. 상기 절연층(450)은 SiO2, Si3N4, Al2O3, TiO2 등의 절연 물질에서 선택될 수 있으며, 상기 물질로 한정하지는 않는다.
상기 절연층(450)은 상기 제2도전형 반도체층(117)과 동일한 높이로 형성되거나, 상기 제2도전형 반도체층(117)보다 높거나 낮은 높이로 형성될 수 있다. 또한 상기 절연층(450)의 일단은 인접한 상기 제2도전형 반도체층(117) 위에까지 연장될 수 있다.
도 13 및 도 14를 참조하면, 상기 제2도전형 반도체층(117) 및 절연층(450) 위에는 투명전극층(119)이 형성된다. 상기 투명전극층(119)은 ITO( indium tin oxide), IZO(indium zinc oxide), IZTO( indium zinc tin oxide), IAZO( indium aluminum zinc oxide), IGZO( indium gallium zinc oxide), IGTO( indium gallium tin oxide), AZO( aluminium zinc oxide), ATO( antimony tin oxide), ZnO, RuOx, TiOx, IrOx, SnO2 중 적어도 하나로 형성될 수 있으며, 상기 물질로 한정하지는 않는다. 또는 상기 투명 전극층(119)은 형성하지 않고, 반사 전극층 예컨대, Al, Ag, Pd, Rh, Pt 등으로 형성할 수 있으며, 이 경우 플립 방식으로 칩을 탑재할 때 반사 효율을 개선시켜 줄 수 있다.
상기 투명 전극층(119)에는 제1전극 패드 홈(452) 및 제2전극 패드 홈(161)이 형성될 수 있으며, 상기 제1전극 패드 홈(452) 및 제2전극패드 홈(161)은 마스크 패턴을 이용하거나 에칭 공정을 통해 형성될 수 있다.
상기 제1전극패드 홈(452)은 투명전극층(119) 및 절연층(450)의 타측에 형성되어 상기 제1전극(431)의 일부를 노출시켜 주며, 제2전극패드 홈(161)은 상기 투명전극층(119)의 일측에 형성되어 제2도전형 반도체층(117)의 일부를 노출시켜 준다. 상기 제2전극패드 홈(161)은 형성하지 않을 수 있다.
여기서, 상기 제1전극패드 홈(452)은 상기 투명전극층(119)의 홈 크기를 상기 절연층(450)의 홈 크기보다 크게 형성할 수 있으며, 이는 제1전극 패드(430)와 상기 투명전극층(119) 간의 전기적인 접촉을 방지하게 된다.
상기 제1전극패드 홈(452)에는 제1전극 패드(430)가 형성되며, 제1전극패드(430)은 상기 제1전극(431)의 타측 위에 형성되어, 전기적으로 접촉된다. 상기 제1전극 패드(430)는 상기 제1전극(431)의 물질 중에서 선택적으로 형성될 수 있다.
도 14 및 도 15를 참조하면, 상기 투명전극층(119) 위에는 제2전극패드(440)및 제2전극(446)가 형성되며, 상기 제2전극패드(440)는 상기 제2전극패드 홈(161)을 통해 제2도전형 반도체층(117)에 전기적으로 접촉되며, 상기 제2전극(446)은 상기 투명전극층(119) 위에서 상기 제1전극(431)과 소정 구간에 대해 공간적으로 오버랩된다.
도 15 및 도 16의 반도체 발광소자(103)는 도 8에 개시된 반도체 발광소자의 종 방향 및 횡 방향의 측 단면도이다.
도 15 및 도 16을 참조하면, 제1전극(431,432,433)의 외주변에는 절연층(450)이 형성되며, 상기 절연층(450)은 상기 제1전극(431,432,433)을 다른 층과 전기적으로 차단시켜 준다. 상기 제1전극(431,432,433)은 도 8에 도시된 바와 같이, 상기 제1도전형 반도체층(113) 위에 가지 형상으로 분기되어 있는 구조로 형성될 수 있다.
도 17은 제5실시 예에 따른 반도체 발광소자의 측 단면도이다. 상기 제5실시 예를 설명함에 있어서, 제4실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며, 중복 설명은 생략하기로 한다.
도 17을 참조하면, 반도체 발광소자(103A)는 메사 에칭시, 상기 제2도전형 반도체층(117), 활성층(115) 및 제1도전형 반도체층(113)의 에칭 영역이 거의 수직한 면으로 에칭되거나 경사진 면으로 에칭될 수 있다. 또한 제1전극(431)의 형성 후, 절연층(450)을 형성하게 되는 데, 상기 절연층(450)은 상기 제1전극(431)과 반 도체층(113,115,117) 사이의 경계 부분에 형성되며, 이때 상기 절연층(450)의 일단(450B)은 인접한 상기 제2도전형 반도체층(117)의 경계부분 위에 까지 연장될 수 있으며, 상기 절연층(450)의 일단(450B)에 의해 그 위에 적층되는 상기 투명전극층(119) 및/또는 제2전극(446)이 부분적으로 울퉁불퉁하게 형성될 수도 있다.
도 18 내지 도 26은 제6실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다. 제6실시 예를 설명함에 있어서, 상기의 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 중복 설명은 생략하기로 한다.
도 18 및 도 19를 참조하면, 기판(111) 위에 순차적으로 제1도전형 반도체층(113), 활성층(115) 및 제2도전형 반도체층(117)을 형성하게 된다. 상기 제1도전형 반도체층(113)은 N형 반도체층, 상기 제2도전형 반도체층(117)은 P형 반도체층으로 구현될 수 있으며, 상기 기판(111) 위와 각 층 사이에는 다른 반도체층이 형성될 수 있으며, 이에 대해 한정하지는 않는다.
도 19 및 도 20을 참조하면, 제1메사 에칭 공정을 통해 상기 제1도전형 반도체층(113)에 제1전극 홈(553)을 형성하게 된다. 상기 제1전극 홈(553A)은 상기 제1도전형 반도체층(113)의 표면부터 제1전극 두께 이상의 깊이로 에칭되며, 상기 제1전극 홈(553A)의 패턴 형상은 상기 실시 예(들)에 개시된 제1전극 패턴의 형상으로 형성될 수 있다.
상기 제1전극 홈(553A)에는 소정 두께로 제1전극(531)이 형성될 수 있다. 상기 제1전극(531)은 상기 활성층(115)의 연장 선상보다 낮은 위치로 형성될 수 있으 며, 상기 제1전극(531)의 하면 및 측면은 상기 제1도전형 반도체층(113)에 접촉된다.
도 20 내지 도 22를 참조하면, 제2메사 에칭 공정을 통해 제1전극 홈(553A)보다 넓은 절연층 홈(553B)을 형성하게 되며, 상기 절연층 홈(553B)은 상기 제1전극 홈(553A)의 외측 둘레 영역에 대해, 상기 제1도전형 반도체층(113)이 노출되는 정도의 깊이로 에칭되거나 상기 제1전극(531)의 상면의 연장 선상의 높이로 에칭될 수 있다. 여기서, 상기 제1전극 홈(553A)은 상기 절연층 홈(553B)의 폭이 동일하게 형성될 수 있다.
상기 절연층 홈(553B)에는 절연층(550)이 형성되며, 상기 절연층(550)은 상기 제1전극(531) 위에 형성되어, 상기 제1전극(531)을 밀봉하게 된다.
여기서, 상기 절연층(550)에는 제1전극패드 홈(552)이 형성된다. 상기 제1전극패드 홈(552)은 상기 절연층(550)을 에칭하거나 마스크 패턴에 의해 형성될 수 있으며, 이러한 형성 방법에 대해 한정하지는 않는다. 상기 절연층(550)은 상기 제1전극 홈(553A)의 제1전극(531) 위에 형성될 수 있으며, 이 경우 상기 절연층 홈(553B)을 형성하지 않을 수 있다.
도 23 및 도 24를 참조하면, 상기 제2도전형 반도체층(117) 및 상기 절연층(550) 위에는 투명전극층(119)이 형성되며, 상기 투명전극층(119)에는 제1전극패드 홈(552)이 형성되며, 제1전극패드 홈(552)은 상기 제1전극(531)의 타측 영역을 노출시켜 준다. 상기 투명전극층(519)에는 제2전극패드 홈(561)이 형성되며, 상기 제2전극패드 홈(561)은 제2도전형 반도체층(117)의 일측 영역을 노출시켜 준다.
상기 제1전극패드 홈(552)에는 제1전극 패드(530)가 형성되며, 상기 제1전극 패드(530)는 제1전극(531)과 전기적으로 접촉될 수 있다.
상기 투명전극층(119) 위에는 제2전극(546) 및 제2전극패드(540)가 형성된다. 상기 제2전극패드(540)는 상기 투명전극층(119)의 제2전극패드 홈(561)에 형성되어, 상기 제2도전형 반도체층(117)에 전기적으로 접촉된다. 상기 제2전극(546)은 제2전극 패드(540)로부터 분기된 구조이다. 이에 따라 도 26과 같은 반도체 발광소자(103B)가 제조될 수 있다.
도24 내지 도 26을 참조하면, 반도체 발광소자(103B)는 제1전극(531,532,533)의 일부와 상기 제2전극(541A,542A,546)의 일부가 오버랩되는 구조로 배치하여, 발광 면적을 개선시켜 줄 수 있다. 또한 제1전극(531,532,533) 및 제2전극(541A,542A,546)이 오버랩되도록 함으로써, 전극 패턴을 자유롭게 배치할 수 있어, 발광 효율을 개선시켜 줄 수 있다.
도 27 내지 도 35는 제7실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다. 제7실시 예를 설명함에 있어서, 상기의 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 중복 설명은 생략하기로 한다.
도 27 및 도 28을 참조하면, 기판(111) 위에 제1도전형 하부 반도체층(113A)을 형성하게 된다. 상기 제1도전형 하부 반도체층(113A) 위에 절연층(650)을 형성하게 된다. 상기 절연층(650)은 제1전극 패턴에 대응되는 형상으로서, 상기 제1전극 패턴의 라인 폭보다 넓게 형성될 수 있다.
도 29의 (가)(나)는 소자의 횡 방향 및 종 방향을 나타낸 단면도로서, 제1도전형 하부 반도체층(113A) 위에는 제1도전형 상부 반도체층(113B)이 형성되고, 상기 제1도전형 상부 반도체층(115) 위에는 활성층(117) 및 제2도전형 반도체층(119)을 순차적으로 형성하게 된다. 제1도전형 반도체층(113)은 상기 제1도전형 하부 반도체층(113A) 및 제1도전형 상부 반도체층(113B)을 포함한다.
여기서, 상기 절연층(650)은 상기 제1도전형 하부 반도체층(113A) 위에 형성되며, 외측면이 제1도전형 상부 반도체층(113B), 활성층(115) 및 제2도전형 반도체층(117)의 내측면과 접촉된다.
도 30 및 도 31을 참조하면, 에칭 과정을 통해 상기 절연층(650)의 내측 영역(즉, 제1전극 영역)을 에칭하여 제1도전형 하부 반도체층(113A)이 노출되는 깊이로 제1전극 홈(655)을 형성하게 된다. 상기 제1전극 홈(655)은 제1전극(631)이 소정 두께로 형성되며, 상기 제1전극(631)의 외측면에는 상기 절연층(650)이 배치된다.
도 31 및 도 32를 참조하면, 상기 제1전극(631)의 상면에는 상부 절연층(650A)를 형성하게 되며, 상기 상부 절연층(650A)에는 제1전극 패드 홈(652)이 형성된다.
도 33 및 도 34를 참조하면, 상기 제2도전형 반도체층(117) 및 상기 절연층(650,650A) 위에는 투명전극층(119)이 형성되며, 상기 투명전극층(119)은 상기 제1전극패드 홈(652)의 둘레에는 형성되지 않는다. 또한 상기 투명전극층(119)의 일측에는 제2전극패드 홈(161)이 형성될 수 있으며, 이러한 제2전극 패드 홈(161) 은 형성하지 않을 수도 있다.
도 34 및 도 35를 참조하면, 상기 투명전극층(119) 위에는 제2전극패드(640) 및 제2전극(641A,641B,646)을 형성하게 된다. 상기 제2전극 패드(640)는 상기 투명전극층(119)에 형성된 제2전극패드 홈(161)을 통해 제2도전형 반도체층(117)에 접촉되고, 상기 제2전극(641A,641B,646)은 상기 투명전극층(119) 위에 소정의 패턴으로 형성되며, 상기 제2전극패드(640)을 기점으로 가지 형상로 분기된다.
반도체 발광소자(103C)에서 상기 제2전극(641A,641B,646)은 제1전극(631,632,633)의 일부와 공간적으로 오버랩된다. 여기서, 상기 제2전극패드(640)은 상기 제2도전형 반도체층(117)에 직접 또는/및 간접적으로 접촉될 수 있다.
도 36는 제8실시 예에 반도체 발광소자의 평면도이다. 제8실시 예를 설명함에 있어서, 상기의 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 중복 설명은 생략하기로 한다.
도 36을 참조하면, 반도체 발광소자(104)는 제1전극(731,732,733,734)은 제1전극패드(730)를 기점으로 센터 전극(731) 및 양 사이드 전극(732,733)으로 분기시키고, 연결용 전극(734)에 의해 서로 연결시켜 준 구조이다. 이러한 제1전극(731,732,733,734)의 표면 형상은 복수개의 사각형 형상으로 배치된다.
이에 따라 상기 제1전극(731,732,733,734) 중 센터 전극(731)과 상기 연결 전극(734)의 일부는 제2전극(742,743,744,745)와 부분적으로 오버랩된다.
도 37은 제9실시 예에 반도체 발광소자의 평면도이다. 제9실시 예를 설명함 에 있어서, 상기의 실시 예와 동일한 부분에 대해서는 동일 부호로 처리하며 중복 설명은 생략하기로 한다.
도 37을 참조하면, 반도체 발광소자(105)는 복수개의 제1전극 패드(830A,830B) 및 복수개의 제2전극 패드(840A,840B)를 포함한다. 상기 제1전극(835)은 상기 복수개의 제1전극 패드(830A,830B)를 기점으로 네 방향으로 분기되고 절곡되며 서로 연결되어, 복수개의 사각형 패턴으로 형성될 수 있다. 즉, 상기 제1전극(835)은 소자의 테두리를 따라 연장되거나 소자를 가로 지르는 형상로 형성될 수 있으며, 다른 분기전극과 서로 연결될 수 있다.
상기 제2전극 패드(840A,840B)는 복수개로 형성될 수 있으며, 상기 복수개의 제2전극 패드(840A,840B)를 기점으로 분기된 제2전극(847)은 십자형 또는 T자형으로 분기되고 다시 다른 분기 전극과 서로 연결될 수 있다. 또한 상기 제2전극(847)은 상기 제1전극(835)의 일부 위에 오버랩되며, 그 오버랩된 영역 사이에는 절연층(미도시) 및 투명전극층(119)이 배치될 수 있다.
도 38은 제10실시 예에 따른 반도체 발광소자의 평면도이다. 상기 제10실시 예를 설명함에 있어서, 상기에 개시된 실시 예(들)과 동일한 부분의 중복 설명은 생략하여 설명하기로 한다.
도 38을 참조하면, 반도체 발광소자(106)의 제1전극부는 제1전극패드(930)를 기점으로 제1전극(931,932,933)이 삼지창 형태로 분기되고 절곡된 구조이다. 상기 제2전극부는 제2전극패드(940)와 상기 제2전극패드(940)를 기점으로 좌/우 방향으로 분기된 사이드측 제2전극(941)과 2지창 형상으로 분기된 센터측 제2전극(942)을 포함한다.
상기 반도체 발광소자(106)는 제1전극(931,932,933)과 상기 제2전극(941,942)이 공간적으로 엇갈리게 배치되어(즉, 오버랩되지 않는 구조), 전류의 집중을 방지하고 각 층을 통해 전 영역으로 전류를 분산시켜 줄 수 있다. 또한 제1전극(931,932,933)이 분기된 구조로 형성되더라도, 상기 제2전극(941,942)과 서로 다른 평면에 배치되므로, 전극 패턴의 분기 형상을 자유롭게 구현할 수 있다. 전체적으로 발광 소자의 발광 효율을 개선시키고, 신뢰성을 개선시켜 줄 수 있다.
도 39는 제11실시 예에 따른 반도체 발광소자의 평면도이며, 도 40는 도 39의 C-C 측 단면도이다. 상기 제11실시 예를 설명함에 있어서, 상기에 개시된 실시 예(들)과 동일한 부분의 중복 설명은 생략하여 설명하기로 한다.
도 39 및 도 40을 참조하면, 반도체 발광소자(107)는 폐 루프 형상의 제1전극부(1030,1036) 및 제2전극패드(1040)를 포함한다.
상기 제1전극부(1030,1036)의 제1전극(1036)은 폐 루프 형상으로 형성되며, 상기 제1전극패드(1030)는 상기 제1전극(1036)의 어느 한 부분 예컨대, 모서리 부분에 노출될 수 있다. 여기서, 상기 제1전극(1036)은 제1도전형 반도체층(113) 위에 형성되는 폐 루프 형상의 패턴으로서, 칩의 최외곽 테두리로부터 이격시켜 칩 안쪽 둘레를 따라 배치한 구조이다. 이 경우, 상기 제1전극(1036)이 칩의 최외곽 테두리에 배치한 경우보다 상기 제1전극(1036)이 차지하게 되는 면적이 줄어들기 때문에, 칩의 최외곽에 제1전극을 배치하는 구조보다 상대적으로 활성층(115)의 발광 면적을 개선시켜 줄 수 있는 효과가 있다.
상기 제2전극패드(1040)은 칩의 중앙에 사각형 패턴으로 형성될 수 있으며, 별도의 전극이 분기되지 않는 구조이다.
도 41는 제12실시 예에 따른 반도체 발광소자의 평면도이다. 상기 제12실시 예를 설명함에 있어서, 상기에 개시된 실시 예(들)과 동일한 부분의 중복 설명은 생략하여 설명하기로 한다.
도 41를 참조하면, 반도체 발광소자(108)는 최외곽 테두리를 따라 제1도전형 반도체층 위에 제1전극(1133)이 배치되고, 상기 제1전극(1133)의 분기 전극(1131)가 칩의 각 측면 중앙에서 칩 내측 방향으로 연장된다. 제1전극 패드(1130)은 칩의 타측의 상기 제1전극(1133)에 연결된 구조이다.
투명전극층(119) 위에 제2전극패드(1140) 및 제2전극(1141)가 배치된다.
상기 제2전극 패드(1140)는 칩 중앙에 배치되며, 제2전극(1141)은 상기 제2전극패드(1140)를 기점으로 방사 형태 예컨대, 4개의 전극이 각 모서리 방향으로 연장된 구조이다. 이 경우, 상기 제2전극(1141)와 상기 제1전극(1133)의 분기 전극(1131)은 칩 상면에서 볼 때 엇갈려 또는 인접한 공간에 교대로 배치된 구조이다.
상기 발광 소자(108)는 상기 제1전극(1141)를 통해 전류를 고르게 분포시켜 공급할 수 있다.
도 42는 제13실시 예에 따른 반도체 발광소자의 평면도이다. 상기 제13실시 예를 설명함에 있어서, 상기에 개시된 실시 예(들)과 동일한 부분의 중복 설명은 생략하여 설명하기로 한다.
도 42를 참조하면, 반도체 발광소자(108A)는 투명전극층(119) 위의 최외곽 테두리를 따라 제2전극(1241)가 배치되고, 상기 제2전극(1241)의 각 측면 중앙에서 내측 방향으로 분기 전극(1242)이 연장된 구조이다. 상기 제1전극 패드(1230)는 칩 중앙에 노출되도록 배치되고, 상기 제1전극 패드(1230)로부터 방사 방향(각 모서리 방향)으로 분기된 제1전극(1232)이 제1도전형 반도체층 위에 형성된다. 이 경우, 상기 제2전극(1242)의 분기 전극(1242)와 상기 제1전극(1232)은 칩 상면에서 볼 때 서로 엇갈려 배치되거나 서로 다른 공간 상에 교대로 배치된 구조이다. 상기 발광 소자(108)는 도 42와 비교하여 발광 면적은 증가시켜 줄 수 있고, 전류가 집중되는 것을 완화시켜 줄 수 있다.
도 43는 제14실시 예에 따른 반도체 발광소자의 평면도이다. 상기 제14실시 예를 설명함에 있어서, 상기에 개시된 실시 예(들)과 동일한 부분의 중복 설명은 생략하여 설명하기로 한다.
도 43을 참조하면, 반도체 발광소자(109)는 제1도전형 반도체층 위에 삼지창 형상의 제1전극(1331,1332,1333)이 형성되고, 상기 제1전극(1331,1332,1333)의 일부에는 제1전극패드(1330)가 외부에 노출되는 구조로 형성된다.
칩 상면에는 제2전극층(1319)이 형성된다. 상기 제2전극층(1319)은 상기 제1전극패드(1330) 영역을 제외한 칩 전면에 소정 두께로 고르게 분포되며, 상기 제2전극층(1319)의 일측에는 제2전극패드(1340)가 소정의 패턴 형상으로 형성된다.
상기 제2전극층(1319)은 금속 물질 예컨대, Al, Ag, Pd, Rh, Pt 등을 이용하거나 상기 Al계 합금, Al 계 합금, Ag 계 합금, Pd계 합금, Rh계 합금, Pt계 합금 을 선택적으로 이용할 수 있으며, 상기의 물질로 한정하지는 않는다.
상기 제2전극층(1319)은 상기 제2전극패드(1340)로부터 공급된 전류를 전 영역으로 분산시켜 줄 수 있다. 이 경우 상기 제2전극층(1319)은 반사 특성의 금속 물질로 이루진 경우, 투명전극층의 재료보다는 저항이 낮기 때문에 전류를 상대적으로 빠르게 확산시켜 줄 수 있고, 고 광도의 칩을 제공할 수 있다. 또한 별도의 제2전극을 형성하지 않아도 되므로, 제조 공정이 개선될 수 있다.
상기 반도체 발광소자(109)는 플립 칩 방식으로 탑재할 경우, 상기 제2전극층(1319)은 전 영역에서 전류를 분사시켜 공급하고, 전 영역에서 활성층에서 발생된 광을 반사시켜 줄 수 있다. 상기 제1전극(1331,1332,1333)는 상기 제1도전형 반도체층 위에 다지창 형상으로 분기되어 있어서, 상기 제1전극패드(1330)로부터 공급된 전류를 제1도전형 반도체층 전 영역에 분산시켜 공급할 수 있다.
상술한 바와 같이, 본 실시 예는 반도체 발광소자의 제1전극, 절연층 및 투명전극의 적층 구조로 배치하거나, 제1전극, 절연층, 투명전극층 및 제2전극의 적층 구조로 배치하여, 제1 및 제2전극이 공급 전류를 전 영역으로 확산시켜 줄 수 있다. 또한 제1전극, 절연층 및 반사 재질의 제2전극층의 적층 구조로 배치할 수 있다. 또한 제1전극 및 제2전극의 일부 패턴이 공간적으로 오버랩되도록 배치할 수 있다.
실시 예는 발광 면적을 개선시키고, 전류를 확산시켜 주어 발광 효율을 개선시켜 줄 수 있다. 또한 전류 확산을 통해 ESD 내성에 강한 소자를 제공할 수 있다. 실시 예에 있어서, 절연층과 제1전극의 형성 순서, 메사 에칭 깊이, 전극 패턴 등 은 상기의 기술적 범위 내에서 변경될 수 있으며, 제1전극과 제2전극의 패턴 일부가 적어도 한 영역에서 오버랩되도록 제조할 수 있다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이상에서 본 발명에 대하여 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 발명의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다.
예를 들어, 본 발명의 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
도 1은 제1실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 2는 제2실시 예에 따른 반도체 발광소자를 나타낸 사시도이다.
도 3은 도 2의 A-A 측 단면도이다.
도 4는 도 2의 B-B 측 단면도이다.
도 5는 제3실시 예에 따른 반도체 발광소자를 나타낸 사시도이다.
도 6은 도 5의 평면도이다.
도 7은 도 6의 C-C 측 단면도이다.
도 8은 제4실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 9 내지 16은 제4실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 17은 제5실시 예에 따른 반도체 발광소자를 나타낸 측 단면도이다.
도 18 내지 도 26은 제6실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 27은 도 35는 제7실시 예에 따른 반도체 발광소자 제조과정을 나타낸 도면이다.
도 36은 제8실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 37은 제9실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 38은 제10실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 39 및 도 40은 제11실시 예에 따른 반도체 발광소자를 나타낸 평면도 및 그 D-D 측 단면도이다.
도 41은 제12실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 42는 제13실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.
도 43은 제14실시 예에 따른 반도체 발광소자를 나타낸 평면도이다.

Claims (39)

  1. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 적어도 한 가지 형상의 패턴을 갖는 제1전극;
    상기 제1전극 위에 형성된 절연층;
    상기 절연층 위에 형성된 전극층을 포함하는 반도체 발광소자.
  2. 제1항에 있어서,
    상기 절연층 및 상기 전극층의 적어도 일부에 개방되고 상기 제1전극이 노출된 제1전극 패드 홈을 포함하는 반도체 발광소자.
  3. 제2항에 있어서,
    상기 제1전극 패드 홈을 통해 상기 제1전극에 형성된 제1전극 패드를 포함하는 반도체 발광소자.
  4. 제1항에 있어서,
    상기 제1전극의 일부는 개방되며 제1전극 패드로 기능하는 반도체 발광소자.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1도전형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 형성된 제2도전형 반도체층을 포함하며,
    상기 제2도전형 반도체층 위에 상기 전극층이 형성되는 반도체 발광소자.
  6. 제1항에 있어서,
    상기 전극층은 투명 전극층 또는 반사 전극층을 포함하는 반도체 발광소자.
  7. 제6항에 있어서,
    상기 투명전극층 위에 형성된 적어도 하나의 제2전극 패드 및 상기 제2전극패드를 기점으로 적어도 한 가지 형상의 패턴으로 분기된 제2전극을 포함하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 전극층 위에 형성된 적어도 한 가지 형상의 제2전극을 포함하며,
    상기 제1전극과 제2전극의 일부는 공간적으로 오버랩되는 반도체 발광소자.
  9. 제1항에 있어서,
    상기 전극층 위에 형성된 제2전극을 포함하며,
    상기 제1전극과 제2전극은 공간적으로 엇갈리게 배치되는 반도체 발광소자.
  10. 제5항에 있어서,
    상기 전극층 및 상기 제2도전형 반도체층 중 적어도 하나에 형성된 적어도 하나의 제2전극 패드를 포함하는 반도체 발광소자.
  11. 제8항 또는 제9항에 있어서,
    상기 제1전극 및 제2전극 중 적어도 한 전극은 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함하는 반도체 발광소자.
  12. 제1도전형 반도체층;
    상기 제1도전형 반도체층 위에 형성된 활성층;
    상기 활성층 위에 형성된 제2도전형 반도체층;
    상기 제1도전형 반도체층 위의 제1패턴 형상 영역에 형성되고 제1패드 영역이 개방된 제1전극;
    상기 제1전극 위에 형성된 절연층;
    상기 제2도전형 반도체층 및 상기 절연층 위에 형성된 전극층;
    상기 전극층 위에 형성된 제2전극부를 포함하는 반도체 발광소자.
  13. 제12항에 있어서,
    상기 제2전극부는 상기 전극층 및 제2도전형 반도체층 중 적어도 한 층에 접촉된 제2전극패드; 상기 전극층 위에 상기 제2전극패드로부터 적어도 한 가지 형상의 패턴으로 분기된 제2전극을 포함하는 반도체 발광소자.
  14. 제13항에 있어서,
    상기 제1전극은 상기 제1도전형 반도체층의 제1전극패턴 영역에 적어도 한 가지 형상의 패턴을 갖고, 상기 제2전극의 일부와 오버랩되는 반도체 발광소자.
  15. 제13항에 있어서,
    상기 전극층은 투명전극층 또는 반사 전극층을 포함하는 반도체 발광소자.
  16. 제13항에 있어서,
    상기 제1전극 및 제2전극 중 적어도 한 전극은 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함하는 반도체 발광소자.
  17. 제13항에 있어서,
    상기 제1전극의 개방된 제1전극패턴 영역에 형성된 제1전극 패드를 포함하는 반도체 발광소자.
  18. 제17항에 있어서,
    상기 제1전극패드는 상기 제1도전형 반도체층의 모서리 부분, 측면 센터 부분, 센터 영역 및 센터 영역 주변의 적어도 한 위치에 적어도 하나를 포함하며,
    상기 제2전극패드는 상기 제2도전형 반도체층의 모서리 부분, 측면 센터 부분, 센터 영역 및 센터 주변의 적어도 한 위치에 적어도 하나를 포함하는 반도체 발광소자.
  19. 제1항 또는 제13항에 있어서,
    상기 절연층은 상기 제1전극의 상면 또는 외주변에 형성되며, 상기 제1전극의 제1전극패턴 영역을 개방시켜 주는 제1전극패드 홈을 포함하는 반도체 발광소자.
  20. 제13항에 있어서,
    상기 제1전극과 상기 제2전극은 한 개의 패턴 또는 복수개 패턴의 일부가 오버랩되는 반도체 발광소자.
  21. 제12항에 있어서,
    상기 전극층과 상기 제2도전형 반도체층 사이에 제3도전형 반도체층을 포함하는 반도체 발광소자.
  22. 제12항에 있어서,
    상기 제1도전형 반도체층 아래에 언도프드 반도체층, 버퍼층, 기판 중 적어도 하나를 포함하는 반도체 발광소자.
  23. 제1도전형 반도체층을 형성하는 단계;
    상기 제1도전형 반도체층 위에 활성층을 형성하는 단계;
    상기 활성층 위에 제2도전형 반도체층을 형성하는 단계;
    메사 에칭하여 상기 제1도전형 반도체층 위의 제1전극 패턴 영역을 노출시키고, 적어도 한 가지 형상의 패턴을 갖는 제1전극을 형성하는 단계;
    상기 제1전극 위에 제1패드 영역이 개방된 절연층을 형성하는 단계;
    상기 절연층 및 상기 제2도전형 반도체층 위에 전극층을 형성하는 단계;
    상기 전극층 위에 제2전극부를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  24. 제1도전형 반도체층을 형성하는 단계;
    상기 제1도전형 반도체층 위의 제1전극 패턴 영역에 제1절연층을 형성하는 단계;
    상기 절연층의 내측을 에칭하여 상기 제1도전형 반도체층 위에 적어도 한 가지 형상의 패턴을 갖는 제1전극을 형성하는 단계;
    상기 제1전극 위에 제1패드 영역이 개방된 제2절연층을 형성하는 단계;
    상기 제1 및 제2절연층 위에 전극층을 형성하는 단계;
    상기 전극층 위에 제2전극부를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  25. 제23항 또는 제24항에 있어서,
    상기 제2전극부의 일부가 상기 제1전극 위에 공간적으로 오버랩되는 반도체 발광소자 제조방법.
  26. 제23항 또는 제24항에 있어서,
    상기 제2전극부는 적어도 한 가지 형상의 패턴을 갖는 제2전극을 포함하며,
    상기 제2전극과 상기 제1전극은 공간적으로 엇갈리게 배치되는 반도체 발광소자 제조방법.
  27. 제23항에 있어서,
    상기 제1전극 및 절연층 형성 단계는,
    메사 에칭하여 제1전극 패턴 영역으로 상기 제1도전형 반도체층이 노출되는 제1전극 홈을 형성하는 단계;
    상기 제1전극 홈을 따라 제1전극을 형성하는 단계;
    상기 제1전극 위에 절연층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  28. 제23항에 있어서,
    상기 제1전극 및 절연층 형성 단계는,
    메사 에칭하여 제1전극 패턴 영역으로 상기 제1도전형 반도체층이 노출되는 제1전극 홈을 형성하는 단계;
    상기 제1전극 홈 내측의 상기 제1도전형 반도체층 위에 제1전극을 형성하는 단계;
    상기 제1전극의 측면 및 상면에 절연층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  29. 제27항 또는 제28항에 있어서,
    상기 절연층 형성 후, 상기 절연층에 상기 제1전극의 타측이 노출되는 제1패드 영역을 개방하는 단계를 포함하며,
    상기 노출된 부분의 제1전극을 제1전극패드로 이용하는 반도체 발광소자 제조방법.
  30. 제27항 또는 제28항에 있어서,
    상기 절연층 형성 후, 상기 절연층에 상기 제1전극의 타측이 노출되는 제1패드 영역을 개방하는 단계; 상기 제1패드 영역에 노출된 상기 제1전극 위에 제1전극패드를 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  31. 제24항에 있어서,
    상기 절연층 및 제1전극 형성 단계는,
    상기 제1도전형 반도체층의 하부 반도체층위에 제1절연층을 형성하는 단계;
    상기 제1절연층의 내측을 상기 제1전극 패턴 영역으로 에칭하여, 상기 제1도전형 반도체층의 하부 반도체층에 제1전극을 형성하는 단계;
    상기 제1전극 위에 제2절연층을 형성하는 단계;
    상기 제1도전형 반도체층의 하부 반도체층 및 상기 절연층의 위에 상기 제1도전형 반도체층의 상부 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  32. 제24항에 있어서,
    상기 제1도전형 반도체층 위에 활성층을 형성하는 단계;
    상기 활성층과 상기 전극층 사이에 제2도전형 반도체층을 형성하는 단계를 포함하는 반도체 발광소자 제조방법.
  33. 제23항 또는 제32항에 있어서,
    상기 제2전극부는 상기 전극층 및 제2도전형 반도체층 중 적어도 한 층에 접촉된 제2전극패드; 상기 전극층 위에 상기 제2전극패드로부터 분기되어 형성되고 일부가 상기 제1전극과 오버랩되는 제2전극을 포함하는 반도체 발광소자 제조방법.
  34. 제24항에 있어서,
    상기 제1전극 패턴 영역은 적어도 하나의 상기 제1패드 영역을 기점으로 적어도 1개의 가지 형상으로 분기되며,
    상기 제1패드 영역에 상기 제1전극과 연결된 제1전극 패드를 포함하는 반도체 발광소자 제조방법.
  35. 제26항에 있어서,
    상기 제1전극 및 제2전극 중 적어도 한 전극은 직선형 패턴, 곡선형 패턴, 직선 및 곡선형 패턴이 혼합된 패턴, 1개의 패턴에서 복수개로 분기한 가지형 패턴, 다각형 패턴, 줄무늬형 패턴, 격자형상 패턴, 도트형상 패턴, 마름모형상 패턴, 평행사변형 패턴, 메쉬형 패턴, 스트라이프형 패턴, 십자형 패턴, 방사형 패턴, 원형 패턴, 상기 패턴들 중 복수개의 패턴이 혼합된 패턴 중 적어도 한 패턴을 포함하는 반도체 발광소자 제조방법.
  36. 제23항에 있어서,
    상기 제1전극의 측면은 상기 제1도전형 반도체층 또는 상기 절연층에 접촉되는 반도체 발광소자 제조방법.
  37. 제33항에 있어서,
    상기 제1전극과 상기 제2전극은 한 개의 패턴 또는 복수개 패턴의 일부가 오버랩되는 반도체 발광소자 제조방법.
  38. 제23항 또는 제24항에 있어서,
    상기 전극층은 투명전극층 또는 반사 전극층을 포함하는 반도체 발광소자 제조방법.
  39. 제23항 또는 제24항에 있어서,
    상기 제1도전형 반도체층 아래에 언도프드 반도체층, 버퍼층, 기판 중 적어도 하나를 포함하는 반도체 발광소자 제조방법.
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