KR20100070835A - Memory cell having thyristor and memory device havign its - Google Patents

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KR20100070835A
KR20100070835A KR1020080129563A KR20080129563A KR20100070835A KR 20100070835 A KR20100070835 A KR 20100070835A KR 1020080129563 A KR1020080129563 A KR 1020080129563A KR 20080129563 A KR20080129563 A KR 20080129563A KR 20100070835 A KR20100070835 A KR 20100070835A
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김수아
송기환
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삼성전자주식회사
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Abstract

PURPOSE: A memory cell with a thyristor and a memory device including the same are provided to reduce the size of the memory cell by vertically implementing the memory cell. CONSTITUTION: A vertical transistor includes a first source/drain region(111), a channel region(112), and a second source/drain region(113). A thyristor includes a first doped region(121), a second doped region(122), a third doped region(123), and a fourth doped region(124). The first source/drain region is connected to the first doped region. A first word line(WL1) surrounds the channel region of the transistor. A second word line(WL2) surrounds the second doped region of the thyristor.

Description

사이리스터를 갖는 메모리 셀 및 그것을 포함한 메모리 장치{MEMORY CELL HAVING THYRISTOR AND MEMORY DEVICE HAVIGN ITS} A memory device including a memory cell, and it has a thyristor {MEMORY CELL HAVING THYRISTOR AND MEMORY DEVICE HAVIGN ITS}

본 발명은 사이리스터를 갖는 메모리 셀 및 그것을 포함하는 메모리 장치에 관한 것이다. The present invention relates to a memory device including a memory cell, and it has a thyristor.

최근에 셀 면적의 축소화가 용이하도록 사이리스터(thyristor)로 구성되는 메모리 셀이 제안되고 있다. The memory cell constituted by a thyristor (thyristor) to facilitate a recent reduction in the cell area on have been proposed. 일반적으로 이러한 사이리스터를 이용한 반도체 메모리 장치를 티램(TRAM)이라고 부른다. In general, a semiconductor memory device using such a thyristor is called tiraem (TRAM).

본 발명의 목적은 면적을 최소화시키는 사이리스터를 이용한 메모리 셀을 제공하는데 있다. An object of the present invention to provide a memory cell using a thyristor to minimize the area.

본 발명의 목적은 사이리스터를 이용한 메모리 셀을 갖는 메모리 장치를 제공하는데 있다. An object of the present invention to provide a memory device having a memory cell using a thyristor.

본 발명에 따른 메모리 셀은: 기판 상에 차례로 적층된 제 1 소스/드레인 영 역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터; The memory cell according to the present invention comprises: a sequentially stacked on a substrate a first source / drain region, a channel region, and a vertical transistor having a second drain / source region; 및 상기 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, 상기 제 1 소스/드레인 영역은 제 1 방향으로 연장되어 상기 제 1 도핑 영역와 연결되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 한다. And extends in the substrate phase and then laminated to the first doped region, the second doped region and the third doped region, and a second comprising: a thyristor having four doped youngyeokreul, the first source / drain region has a first direction of the first 1 doped youngyeokwa is connected, the second doped youngyeokreul over the second word line, and a fourth reference voltage line connected to the doped region of the thyristor of the first word line, the thyristor over the channel region of the transistor is the first extend in a second direction perpendicular to the direction of the bit line connected to the second drain / source region of the transistor is characterized in that extending in the first direction.

실시 예에 있어서, 상기 채널 영역과 상기 제 2 도핑 영역는 동일한 계층에 배치되고, 상기 제 2 드레인/소스 영역과 상기 제 3 도핑 영역는 동일한 계층에 배치되고, 상기 기준전압 라인 위의 계층에 상기 비트라인이 배치되되, 상기 비트라인과 상기 제 2 드레인/소스 영역은 비트라인 콘택을 통하여 전기적으로 연결되는 것을 특징으로 한다. In one exemplary embodiment, the channel region and the second doped youngyeokneun arranged on the same layer, the second drain / source region and the third doped youngyeokneun arranged on the same layer, the bit lines to a layer above the reference voltage line doedoe is arranged, it characterized in that the bit line and is electrically connected to the first through the second drain / source region bit line contacts.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 워드라인 콘택을 통하여 제 1 메인 워드라인에 연결되고, 상기 제 2 워드라인은 제 2 워드라인 콘택을 통하여 제 2 메인 워드라인에 연결되고, 상기 제 1 및 제 2 메인 워드라인은 상기 비트라인 위의 계층에 배치되는 것을 특징으로 한다. In one exemplary embodiment, the first and the first word line is connected to the first main word line through the first word line contact and connect the second word line to the second main word line through the second word line contact, and wherein first and second main word line is characterized in that disposed in the layer above the bit line.

본 발명에 따른 다른 메모리 셀은: 기판 상에 차례로 적층된 제 1 드레인/소스 영역, 채널 영역, 및 제 2 소스/드레인 영역을 갖는 수직형 트랜지스터; Another memory cell according to the present invention comprises: a vertical-type transistor having a sequentially stacked on a substrate a first drain / source region, channel region, and a second source / drain region; 및 상 기 수직형 트랜지스터 위에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, 상기 제 1 드레인/소스 영역은 제 1 방향으로 연장되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 1 드레인/소스 영역에 매입되어 형성된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 한다. And a first doped region of the group in turn laminated over a vertical transistor, the second doped region and the third doped region, and a second comprising: a thyristor having four doped youngyeokreul, the first drain / source region extends in a first direction , the second doped youngyeokreul over the second word line, and a reference voltage line connected to the fourth doped region of the thyristor of the first word line, the thyristor over the channel region of the transistor is the one perpendicular to the first direction extends in a second direction, said first are embedded in the drain / source region formed in the bit line of the transistor is characterized in that extending in the first direction.

실시 예에 있어서, 상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고, 상기 기준전압 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 한다. In one exemplary embodiment, the fourth doped youngyeokwa the reference voltage line is connected via a reference voltage contact, and wherein the second and first word line is connected to a first metal line by a first metal contact, wherein the second word line is the being connected to a second metal line through the two metal contacts and said second layer of metal lines are first arranged above the layer of the metal line, the reference voltage line and the second metal lines are disposed in the same layer It characterized.

실시 예에 있어서, 상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, 상기 기준전압 라인은 상기 제 1 및 제 2 메탈 라인들의 계층보다 위에 배치되는 것을 특징으로 한다. In one exemplary embodiment, the fourth doped youngyeokwa the reference voltage line is connected via a reference voltage contact, and wherein the second and first word line is connected to a first metal line by a first metal contact, wherein the second word line is the through the second metal contact connected to a second metal line is, the first is disposed on the first is the same layer second metal lines and the first metal line, the reference voltage line is disposed above the layer of the first and second metal line and that is characterized.

본 발명에 따른 또 다른 메모리 셀은: 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터; Another memory cell according to the present invention comprises: a first doped region in turn laminated on the substrate, the second doped region and the third doped region, and a thyristor having four doped youngyeokreul; 및 상기 사이리스터 위에 차례로 적층된 제 1 소스/드레인 영역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터를 포함하되, 상기 제 1 도핑 영역는 제 1 방향으로 연장되고, 상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 및 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, 상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되고, 상기 기판은 상기 사이리스터의 상기 제 1 도핑 영역에 인가되는 기준전압으로 바이어스되는 것을 특징으로 한다. And comprising a vertical transistor having a first source / drain region is in turn laminated on the thyristor, a channel region, and a second drain / source region, and extending in the first doped youngyeokneun first direction, wherein the channel of said transistor surrounding the region first word line, and wherein the thyristor second doping youngyeokreul surrounding the second word lines extend in a second direction perpendicular to the first direction, the bit connected to the second drain / source region of the transistor line extends in the first direction, the substrate is characterized in that the bias reference voltage applied to the first doped region of the thyristor.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고, 상기 비트라인과 상기 제 1 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 한다. In one exemplary embodiment, the first and the first word line is connected to the second metal lines through a first metal contact, wherein the second word line is connected to a first metal line by a second metal contact, wherein the second metal line the layer is disposed above the layer of the first metal line, the bit line to the first metal line is characterized in that disposed in the same layer.

실시 예에 있어서, 상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, 상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, 상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, 상기 비트라인과 상기 제 1 및 제 2 메탈 라인들은 동일한 계층에 배치되는 것을 특징으로 한다. In one exemplary embodiment, the first and the first word line is connected to the first metal line by a first metal contact, wherein the second word line is connected to a second metal line through a second metal contact, wherein the first metal line and the second metal lines are disposed in the same layer, the bit lines and the first and second metal lines are characterized by being disposed in the same layer.

본 발명에 따른 티램은: 복수의 티램 셀들을 갖는 셀 어레이; Tiraem according to the present invention comprises: a cell array having a plurality of tiraem cells; 로우 어드레 스, 로우 활성화 신호, 및 프리차지 명령(PRE)을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호을 생성하는 로우 디코더; Low eodeure's, a row enable signal, and a precharge command, the address and the word line activation sinhoeul row decoder to generate decoded receives the (PRE); 읽기/쓰기 명령, 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 1 워드라인을 선택하고, 선택된 제 1 워드라인에 대하여 읽기/쓰기 동작을 수행하는 제 1 워드라인 드라이버; Read / write command, the decoded address, the first word line driver for selecting the first word line in response to the word line activation signal, and performs read / write operations on the selected first word line; 쓰기 명령과 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 2 워드라인을 선택하고, 선택된 제 2 워드라인에 대하여 쓰기 동작을 수행하는 제 2 워드라인 드라이버; Write command and the decoding of the address, the word line in response to the activation signal to select a second word line, the second selected second word line to perform a write operation with respect to the word line driver; 및 상기 티램 셀들에 제공되는 기준전압을 발생하여 기준전압 바이어싱 회로; And a reference voltage biasing circuit to generate a reference voltage provided to the tiraem cells; 읽기/쓰기 명령 및 컬럼 어드레스에 응답하여 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행하는 컬럼 디코더를 포함한다. Selecting a bit line in response to a read / write command and a column address, and a column decoder for performing read / write operations on the selected bit line.

본 발명에 따른 티램은 레이아웃 관점에서 크기가 대폭 축소된다. Tiraem according to the invention is in the layout point of view size is greatly reduced.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명한다. Will be described below with reference to the accompanying drawings, an embodiment of the present invention is to be self-of ordinary skill in the art to easily carry out the spirit of the present invention belonging invention.

본 발명에 따른 반도체 메모리 장치는 수직형 사이리스터와 수직형 억세스 트랜지스터로 구현된 메모리 셀을 포함한다. A semiconductor memory device according to the invention comprises a memory cell implemented with a vertical thyristor and vertical access transistors. 본 발명에 따른 반도체 메모리 장치는 수직형으로 메모리 셀을 구현함으로써 종래의 그것과 비교하여 메모리 셀의 크기를 줄일 수 있게 된다. The semiconductor memory device according to the invention it is possible, by implementing the memory cell in the vertical type from the conventional one in that to reduce the size of the memory cell.

도 1은 본 발명에 따른 티램 셀(100) 구조에 대한 제 1 실시 예를 보여주는 도면이다. 1 is a view showing the first embodiment of the tiraem cell 100 structure according to the present invention. 도 1을 참조하면, 티램 셀(100)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)를 포함한다. 1, the tiraem cell 100 includes a thyristor (PNPN) and access transistor (NMOS). 본 발명의 티램 셀(100)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)가 기판(P-sub:101)에 대하여 수직 방향으로 적층되어 구현된다. Tiraem cell of the present invention 100 is a thyristor (PNPN) and access transistor (NMOS) of the substrate: it is implemented as a multilayer in a direction perpendicular to the (P-sub 101). 여기서 기판(101)는 P형 도펀트로 도핑된다. The substrate 101 is doped with P-type dopant.

억세스 트랜지스터(NMOS)는 기판(101) 위에 차례로 제 1 소스/드레인 영역(111), 채널 영역(112), 및 제 2 드레인/소스 영역(113)이 적층된다. Access transistor (NMOS) is in turn a first source / drain region 111 and channel region 112, and a second drain / source region 113 on the substrate 101 are laminated. 제 1 소스/드레인 영역(111)은 기판(101) 위에 N+ 도펀트로 도핑되고, 채널 영역(112)은 P형 도펀트로 도핑되며, 제 2 드레인/소스 영역(113)은 N+ 도펀트로 도핑된다. A first source / drain region 111 is doped with an N + dopant on a substrate 101, a channel region 112 is doped with a P type dopant, and the second drain / source region 113 is doped with N + dopants.

제 1 소스/드레인 영역(111)은 사이리스터(PNPN)의 캐소드에 전기적으로 연결된다. A first source / drain region 111 is electrically connected to the cathode of the thyristor (PNPN). 채널 영역(112)은 제 1 워드라인(WL1)으로 둘러싸여 있다. Channel region 112 is surrounded by a first word line (WL1). 즉, 제 1 워드라인(WL1)은 억세스 트랜지스터(NMOS)의 게이트 전극에 연결된다. In other words, the first word line (WL1) is connected to the gate electrode of the access transistor (NMOS). 따라서, 제 1 워드라인(WL1)에 인가되는 전압에 따라 채널 영역(112)의 채널 형성 여부가 결정된다. Thus, whether a channel formed in the channel region 112 is determined by the voltage applied to the first word line (WL1). 도 1에 도시되어 있지는 않지만, 제 1 워드라인(WL1)은 P형 영역(112)을 감싸안은 구조이다. A first word line (WL1) Although not shown in Figure 1 is wrapped around a structure inside the P-type region 112. 또한 제 1 워드라인(WL1)과 P형 영역(112) 사이에는 절연막(예를 들어, 산화막)이 형성된다. In addition, between the first word line (WL1) and the P-type region 112, the insulating film (e.g., oxide film) is formed. 제 3 드레인/소스 영역(113)은 비트라인(BL)에 전기적으로 연결된다. A third drain / source region 113 is electrically connected to the bit line (BL).

사이리스터(PNPN)는 기판(101) 위에 차례로 제 1 도핑 영역(121), 제 2 도핑 영역(122), 제 3 도핑 영역(123), 및 제 4 도핑 영역(124)이 적층된다. Thyristor (PNPN) includes a substrate (101) a first doping region 121 and then over the second doped region 122, the third doped region 123, and a fourth doped region 124 is deposited. 제 1 도핑 영역(121)은 N+ 도펀트로 도핑되고, 제 2 도핑 영역(122)은 P 도펀트로 도핑되고, 제 3 도핑 영역(123)은 N 도펀트로 도핑되고, 제 4 도핑 영역(124)는 P+ 도펀트로 도핑된다. A first doped region 121 is doped with an N + dopant and the second doped region 122 is doped with a P dopant, the third doping region 123 is doped with N dopant, the fourth doped region (124) It is doped with a P + dopant. 여기서 제 1 도핑 영역(121)은 사이리스터(PNPN)의 캐소드이고, 제 2 도핑 영역(122)는 사이리스터(PNPN)의 게이트이고, 제 4 도핑 영역(124)은 사이리스터(PNPN)의 애노드이다. Wherein the first and the cathode of the doped region 121 is a thyristor (PNPN), the second doped region 122 is a gate of the thyristor (PNPN), a fourth doped region 124 is the anode of the thyristor (PNPN).

도 1에 도시된 바와 같이 제 1 도핑 영역(121)은 트랜지스터(NMOS)의 제 1 소스/드레인 영역(111)에 전기적으로 연결된다. The first doped region 121 as shown in Figure 1 is electrically connected to the first source / drain region 111 of the transistor (NMOS). 즉, 기판(101)에 형성된 N+ 영역(102)은 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)에 의해 공유된다. I.e., N + region 102 is formed on the substrate 101 is shared by a thyristor (PNPN) and access transistor (NMOS). 제 2 도핑 영역(122)은 제 2 워드라인(WL2)으로 둘러싸여 있다. A second doped region 122 is surrounded by a second word line (WL2). 여기서 제 2 워드라인(WL2)에 인가되는 전압은 쓰기 동작을 제어한다. The voltage applied to the second word line (WL2) controls the writing operation. 사이리스터(PNPN)의 제 2 도핑 영역(122) 즉 P형 베이스(122)는 데이터가 저장되는 영역이다. A second doped region 122 that is a P-type base 122 of the thyristor (PNPN) is an area in which data is stored. 여기서 데이터는 사이리스터(PNPN)의 고저항 특성과 저저항 특성을 이용하여 저장된다. The data is stored by using a high-resistance property and low-resistance characteristics of the thyristor (PNPN). 제 4 도핑 영역(124)은 기준 전압 라인(VREFA)에 연결된다. A fourth doping region 124 is connected to a reference voltage line (VREFA).

또한, 기준 전압 라인(VRFEFA)과 비트라인(BL)은 동일한 계층에 배치될 것이다. Further, the reference voltage line (VRFEFA) and bit lines (BL) will be placed at the same layer. 즉, 기준 전압 라인(VRFEFA) 및 비트라인(BL)은 실리콘의 같은 표면에 위치할 것이다. That is, the reference voltage line (VRFEFA) and bit lines (BL) will be located on the surface of the silicon.

본 발명의 티램 셀(100)은 전류-전압 특성에서 사이리스터(PNPN)의 고저항 특성과 억세스 트랜지스터(NMOS)의 교점을 데이터 '0'이라 하고, 사이리스터(PNPN)의 저저항 특성과 억세스 트랜지스터(NMOS)의 교점을 데이터 '1'이라 하겠다. Tiraem cell 100 of the present invention is a current-low-resistance characteristic of a high resistance and access transistor (NMOS) referred to, and the cross point of the data "0" thyristor (PNPN) of the thyristor (PNPN) in the voltage characteristics of the access transistor ( the intersection point of the NMOS) will as data "1".

쓰기 동작시 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)으로 전압이 인가된다. During a write operation a first word line (WL1) and the second is the voltage to a word line (WL2) is applied. 이때, 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 저전압인지 혹은 고전압인지에 따라 사이리스터(PNPN)의 저항이 저저항인지 혹은 고저항 인지가 결정된다. At this time, the reference voltage line (VREFA) compared to the voltage, depending on whether the voltage or a low voltage if a high voltage of the bit line (BL) of a resistance of the thyristor (PNPN) it is determined that the low-resistance, or that the high-resistance. 예를 들어, 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 저전압이면, 사이리스터(PNPN)은 저저항을 갖고, 이에 따라 데이터 '1'이 저장된다. For example, if the voltage of the bit line (BL) a low voltage compared to the voltage of the reference voltage line (VREFA), the thyristor (PNPN) has a low resistance, so that the data "1" is stored along. 반면에 기준전압 라인(VREFA)의 전압과 비교하여 비트라인(BL)의 전압이 고전압이면, 사이리스터(PNPN)은 고저항을 갖고, 이에 따라 데이터 '0'이 저장된다. If, on the other hand the voltage of the bit line (BL) as compared to the voltage of the reference voltage line (VREFA) high voltage, the thyristor (PNPN) has a high resistance, so that the data "0" is stored depending.

읽기 동작시, 제 1 워드라인(WL1)으로 읽기 전압이 인가된다. During a read operation, the read voltage is in a first word line (WL1) is applied. 이때 억세스 트랜지스터(NMOS)은 턴온된다. The access transistor (NMOS) is turned on. 기준전압 라인(VREFA)의 전압은 비트라인(BL)의 전압에 있어서 고전압이 인가되고, 비트라인(BL)에 흐르는 전류를 통하여 읽기 동작을 수행한다. Voltage of the reference voltage line (VREFA) performs a read operation is applied a high voltage and, via a current flowing through the bit line (BL) in the voltage of the bit line (BL). 데이터 '1'이 저장된 상태 즉 사이리스터(PNPN)의 저저항성에서는 전류 흐름이 감지될 것이고, 데이터 '0' 저장된 상태 즉 사이리스터(PNPN)의 고저항성에서는 전류 흐름이 감지되지 않을 것이다. The data "1" is stored in the state that is a low resistance of the thyristor (PNPN) will be the current flow detected, the high resistance of the data "0" stored state, that a thyristor (PNPN) will not be a current flow is detected.

도 2은 도 1에 도시된 티램 셀(100)의 등가회로도이다. Figure 2 is an equivalent circuit diagram of the tiraem cell 100 shown in FIG. 도 2를 참조하면, 티램 셀(100)은 억세스 트랜지스터(110) 및 사이리스터(120)를 포함한다. 2, the tiraem cell 100 includes an access transistor 110 and the thyristor 120. 여기서 억세스 트랜지스터(110)는 엔모스 트랜지스터(NM1)을 포함하고, 사이리스터(120)는 P형 바이폴라 트랜지스터(PB), N형 바이폴라 트랜지스터(NB) 및 엔모스 트랜지스터(NM2)를 포함한다. Here, the access transistor 110 is NMOS transistor (NM1) and including a thyristor (120) comprises a P-type bipolar transistor (PB), N-type bipolar transistor (NB) and NMOS transistor (NM2).

도 3은 도 1에 도시된 티램 셀(100)의 또 다른 등가회로도이다. Figure 3 is another equivalent circuit diagram of the tiraem cell 100 shown in FIG. 도 3을 참조하면, 사이리스터 장치(120)는 두 개의 다이오드들(D1,D2) 및 다이오드(D2)에 연결된 게이트 전극을 갖는 스위치(MIS)를 포함한다. And 3, the thyristor device 120 includes two diodes (D1, D2) and a switch (MIS) having a gate electrode connected to the diode (D2).

도 4는 도 1에 도시된 티램 셀(100)의 수직 단면에 대한 실시 예를 보여주는 도면이다. 4 is a view showing an embodiment of a vertical cross-section of the tiraem cell 100 shown in FIG. 도 4를 참조하면, 티램 셀(100)은 공유된 N+ 도핑 영역(102) 위에 수직으로 사이리스터(PNPN) 및 억세스 트랜지스터(NMOS)가 형성된다. 4, the tiraem cell 100 is formed of a thyristor (PNPN) and access vertically on the shared N + doped region 102, transistor (NMOS). 사이리스터(PNPN)의 제 1 도핑 영역 및 억세스 트랜지스터(NMOS)의 제 1 소스/드레인 영역은 모두 제 1 방향의 N+ 도핑 영역(102)에 형성된다. A first source / drain region of a doped region and an access transistor (NMOS) of the thyristor (PNPN) it is all formed on the N + doped region 102 in the first direction.

억세스 트랜지스터(NMOS)의 제 2 드레인/소스 영역(113)은 비트라인 콘택(BL CNT)을 통하여 비트라인(BL)에 연결된다. A second drain / source region 113 of the access transistor (NMOS) is coupled to a bit line (BL) via the bit line contact (BL CNT). 또한 사이리스터(PNPN)의 제 4 도핑 영역(124)은 기준전압 콘택(VREFA CNT)을 통하여 기준전압 라인(VREFA)에 연결된다. In addition, the fourth doped region 124 of the thyristor (PNPN) is connected to a reference voltage line (VREFA) through the reference voltage contact (VREFA CNT).

제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 제 1 방향과 수직한 제 2 방향을 따라 연장된다. A first word line (WL1), a second word line (WL2), and a reference voltage line (VREFA) extends in a second direction perpendicular to the first direction. 또한, 비트라인(BL)은 N+ 도핑 영역(102)의 제 1 방향과 동일한 방향으로 연장된다. In addition, the bit lines (BL) extend in the same direction as the first direction of the N + doped region 102.

도 5은 도 4에 도시된 티램 셀(100)의 레이아웃을 보여주는 도면이다. Figure 5 is a view showing the layout of the tiraem cell 100 shown in FIG. 도 5을 참조하면, 본 발명의 티램 셀(100)은 8F2 셀로 구현된다. Referring to Figure 5, tiraem cell 100 of the present invention is implemented 8F2 cells.

도 6은 본 발명에 따른 티램 셀(MC)을 갖는 메모리 셀 어레이를 보여주는 도면이다. 6 is a view showing a memory cell array having a tiraem cells (MC) in accordance with the present invention. 도 6을 참조하면, 비트라인들(BLi,BLi+1)에는 억세스 트랜지스터들의 드레인들이 연결되고, 제 1 워드라인들(WL1i,WL1i+1)에는 억세스 트랜지스터들의 게이트들이 연결되고, 제 2 워드라인들(WL2i,WL2i+1)에는 사이리스터들의 게이트들이 연결되고, 기준전압 라인들(VREFA)에는 사이리스터들의 애노드들이 연결된다. 6, the bit lines (BLi, BLi + 1) is accessed and the drain of the transistors are connected, first and the first word lines (WL1i, WL1i + 1), the gates of the access transistors connected to the second word line There have been the gate of the thyristor connection (WL2i, WL2i + 1), the reference voltage line (VREFA) there is connected to the anode of the thyristor.

도 7은 도 6에 도시된 메모리 셀 어레이를 갖는 티램(10)에 대한 제 1 실시 예 보여주는 도면이다. 7 is a view showing one embodiment of a tiraem (10) having a memory cell array shown in Fig. 도 7를 참조하면, 티램(10)은 메모리 제 1 및 제 2 워드라인(WL1,WL2), 기준전압 라인(VREFA), 비트라인(BL)들이 교차하여 형성된 복수의 메 모리 셀들을 갖는 메모리 셀 어레이(12), 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 로우 제어기(14), 비트라인들(BLi,BLi+1)에 흐르는 전류를 감지하는 비트라인 감지 블록(16), 및 비트라인의 활성화를 제어하는 컬럼 제어기(18)를 포함한다. Referring to Figure 7, tiraem 10 includes a memory the first and second word lines (WL1, WL2), a reference voltage line (VREFA), the bit lines of memory cells having a plurality of memory cells (BL) are formed by crossing the array 12, the first word lines (WL1i, WL1i + 1) and second word lines (WL2i, WL2i + 1) the row controller 14, the bit line to control the (BLi, BLi + 1) a bit line for sensing a current flowing through sense block comprises a column controller 18 for controlling the activation of 16, and bit line. 특히, 로우 제어기(14)는 읽기/쓰기 동작시 입력된 어드레스에 대응되는 제 1 워드라인(WL1) 및 제 2 워드라인(WL2)을 제어한다. In particular, the row controller 14 controls the first word line (WL1) and the second word line (WL2) corresponding to the read / write operation when the input address. 컬럼 제어기(18)는 읽기/쓰기 동작시 입력된 어드레스에 대응되는 비트라인을 제어한다. Column controller 18 controls the bit line corresponding to the address input when read / write operation.

도 8은 도 7에 도시된 AA' 단면도이다. 8 is a cross-sectional view of the AA 'shown in Fig. 도 8을 참조하면, 본 발명의 메모리 셀(MC)은 P 기판내에 n+ 도핑 영역위로부터 p 도핑 영역 계층, n+ 도핑 영역 계층, p+ 도핑 영역 계층으로 스택된다. 8, the memory cells (MC) of the present invention are stacked in the n + doped region over the layer from the p-doped region, n + doped layer region, p + doped region in the P-layer substrate. 사이리스터의 p+ 애노드에는 기준전압 라인(VREFA)이 연결된다. p + anode of the thyristor In is connected to the reference voltage line (VREFA). 억세스 트랜지스터의 N+ 드레인/소스 영역은 비트라인 콘택(BL CNT)을 통하여 비트라인(BL)에 연결된다. N + drain / source region of the access transistor is coupled to a bit line (BL) via the bit line contact (BL CNT).

도 9는 도 6에 도시된 메모리 셀 어레이를 갖는 티램(20)의 제 2 실시 예를 보여주는 도면이다. 9 is a view showing the second embodiment of the tiraem 20 having a memory cell array shown in Fig. 도 9를 참조하면, 티램(20)는 제 1 워드라인들(WL1i,WLi+1)을 제어하는 제 1 로우 제어기(24) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(25)를 포함한다. S 9, tiraem 20 is a first word line in the first row controller 24, and the second word line for controlling (WL1i, WLi + 1) of claim for controlling (WL2i, WL2i + 1) 2 includes a row controller 25. 제 1 로우 제어기(24)와 제 2 로우 제어기(25)는 도 9에 도시된 바와 같이 메모리 셀 어레이(22)를 사이에 두고 배치된다. A first row controller 24 and a second row controller 25 are disposed sandwiching the memory cell array 22 as shown in FIG.

도 10은 도 6에 도시된 메모리 셀 어레이를 갖는 티램(30)의 제 3 실시 예를 보여주는 도면이다. 10 is a view showing the third embodiment of the tiraem (30) having a memory cell array shown in Fig. 도 10을 참조하면, 티램(30)은 스트랩(Strap)을 이용하여 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하도록 구현된 다. 10, tiraem 30 is implemented to control the first word lines (WL1i, WL1i + 1), and second word line (WL2i, WL2i + 1) by using a strap (Strap). 여기서 스트랩은 일정한 간격으로 워드라인들이 분절되도록 한다. Wherein the strap is such that the word lines are segmented at regular intervals. 도시되지 않았지만, 워드라인들은 메인 워드라인들과 서브 워드라인들을 포함하고, 이러한 메인 워드라인과 서브 워드라인들은 계층적으로 배치된다. Although not shown, the word lines include a main word line and sub-word lines, and these main word lines and sub word lines are arranged in a hierarchical manner. 스트랩을 이용한 티램(30)은 대용량 어레이 구성이 가능케 한다. Tiraem 30 using a strap permits a large array configurations.

도 11은 도 10에 도시된 스트랩 영역(S1)의 단면도이다. 11 is a cross-sectional view of the strap region (S1) shown in Fig. 도 11을 참조하면, 스트랩 영역(S1)은 메인 제 1 워드라인(Main WL1)과 서브 제 1 워드라인(Sub WL1)이 연결된 지점을 보여주고 있다. Referring to Figure 11, the strap region (S1) shows the first main word line (WL1 Main) and the point is connected to the first sub-word lines (WL1 Sub). 메인 제 1 워드라인(Main WL1)과 서브 제 1 워드라인(Sub WL1)은 제 1 및 제 2 콘택(CNT1,CNT2)을 통하여 연결된다. The first main word line (WL1 Main) and the first sub-word lines (WL1 Sub) is connected through the first and second contact (CNT1, CNT2). 또한, 제 1 콘택(CNT1) 및 제 2 콘택(CNT2)사이에는 랜딩 패드가 존재한다. Further, between the first contact (CNT1) and second contact (CNT2), there is the landing pad.

도 12는 도 10에 도시된 스트랩 영역(S2)의 단면도이다. 12 is a cross-sectional view of the strap region (S2) shown in FIG. 도 12을 참조하면, 스트랩 영역(S2)은 메인 제 2 워드라인(Main WL2)과 서브 제 2 워드라인(Sub WL2)이 연결된 지점을 보여주고 있다. Referring to Figure 12, the strap region (S2) shows the second main word line (WL2 Main) and the second sub-word lines (WL2 Sub) are connected points. 메인 제 2 워드라인(Main WL2)과 서브 제 1 워드라인(Sub WL1)은 제 1 및 제 2 콘택(CNT1,CNT2)을 통하여 연결된다. Main a second word line (WL2 Main) and the first sub-word lines (WL1 Sub) is connected through the first and second contact (CNT1, CNT2). 또한, 제 1 콘택(CNT1) 및 제 2 콘택(CNT2)사이에는 랜딩 패드(Landing pad)가 존재한다. Further, between the first contact (CNT1) and second contact (CNT2), there is the landing pad (Landing pad).

도 13은 도 10에 도시된 스트랩 영역(S3)의 단면도이다. 13 is a cross-sectional view of the strap region (S3) shown in FIG. 도 13을 참조하면, 스트랩 영역(S3)은 기준전압 라인(VREFA)과 서브 제 2 워드라인(Sub WL2)이 만나는 지점을 보여주고 있다. 13, the strap region (S3) shows the point where the reference voltage line (VREFA) and the second sub-word lines (WL2 Sub) meet. 기준전압 라인(VREFA)은 사이리스터의 애노드 위에 곧바로 형성된다. A reference voltage line (VREFA) is formed directly on the anode of the thyristor.

도 14는 도 10에 도시된 메모리 셀 영역(C1)의 단면도이다. 14 is a cross-sectional view of the memory cell area (C1) shown in Fig. 도 14을 참조하면, 메인 워드라인들(WL1,WL2)은 비트라인(BL) 위에 배치된다. Referring to Figure 14, the main word line (WL1, WL2) is arranged on the bit line (BL).

도 15는 본 발명에 따른 티램 셀(200) 구조에 대한 제 2 실시 예를 보여주는 도면이다. 15 is a view showing the second embodiment of the tiraem cell 200 structure according to the present invention. 도 15를 참조하면, 티램 셀(200)은 스택형 억세스 트랜지스터 위에 사이리스터가 형성된다. 15, the tiraem cell 200 has the thyristor is formed on the stack-type access transistor.

스택형 억세스 트랜지스터는 기판(201) 위에 차례로 제 1 소스/드레인 영역(202), 채널 영역(203), 및 제 2 드레인/소스 영역(204)이 적층된다. Stackable access transistor includes a substrate 201, a first source / drain region 202, channel region 203, and a second drain / source region 204 are laminated in turn over. 제 1 소스/드레인 영역(202)는 N+ 도펀트로 도핑되고, 채널 영역(203)은 P 도펀트로 도핑되고, 제 2 드레인/소스 영역(204)는 N+ 도펀트로 도핑된다. A first source / drain region 202 is doped with an N + dopant, a channel region 203 is doped with a P dopant, the second drain / source region 204 is doped with an N + dopant.

사이리스터는 억세스 트랜지스터의 제 2 드레인/소스 영역(204) 및 제 2 드레인/소스 영역(204) 위에 차례로 적층된 제 2 도핑 영역(205), 제 3 도핑 영역(206), 및 제 3 도핑 영역(207)을 포함한다. Thyristor is a second drain / source region 204 and a second drain / source region 204, a second doping region 205 are sequentially stacked on the third doping region 206, and a third doped region of the access transistor ( 207) a. 제 2 도핑 영역(205)는 P 도펀트로 도핑되고, 제 3 도핑 영역(206)은 N 도펀트로 도핑되고, 제 4 도핑 영역(207)은 P+ 도펀트로 도핑된다. A second doped region 205 is doped with a P dopant, the third doping region 206 is doped with N dopant, the fourth doped region 207 is doped with P + dopant. 특히, 제 2 드레인/소스 영역 즉 N+ 도핑 영역(202)에는 매입형 구조의 비트라인(BL)이 포함된다. In particular, the are includes the bit lines (BL) of the buried structure second drain / source region that is doped N + region 202.

도 16은 도 15에 도시된 티램 셀(200)의 등가회로를 보여주는 도면이다. 16 is a view showing an equivalent circuit of the tiraem cell 200 shown in Fig.

도 17은 도 15에 도시된 티램 셀(200)의 다른 등가회로를 보여주는 도면이다. 17 is a view showing another equivalent circuit of the tiraem cell 200 shown in Fig.

도 18은 도 15에 도시된 티램 셀(200)의 수직 단면도이다. 18 is a vertical cross-sectional view of the tiraem cell 200 shown in Fig. 도 18을 참조하면, 티램 셀(200)은 제 1 방향으로 연장된 N+ 도핑 영역(202) 위에, P 도핑 영역(203) 계층, N 도핑 영역(204) 계층, P 도핑 영역(205) 계층, N 도핑 영역(206) 계층, 및 P+ 도핑 영역(207) 계층이 차례로 스택된다. 18, tiraem cell 200 is an N + doped region 202 on top, P-doped region (203) layer, N-doped region (204) layer, P doped region 205, layer extending in a first direction, the N-doped region (206) layer, and a P + doped region (207) layer are stacked in sequence. 제 1 워드라인(WL1)은 P 도 핑 영역(203)을 에워싸며 제 1 방향의 수직한 제 2 방향으로 연장되어 배치되고, 제 2 워드라인(WL2)은 P 도핑 영역(205)을 에워싸며 제 2 방향으로 연장되어 배치된다. A first word line (WL1) is P is also arranged extending vertically a second direction of the first direction surrounds the wiping area 203, a second word line (WL2) is surrounds the P-doped region (205) claim is arranged extending in the second direction. 기준전압 라인(VREFA)은 기준전압 콘택을 통하여 P+ 도핑 영역(203)에 연결되고, 제 2 방향으로 연장되어 배치된다. A reference voltage line (VREFA) is connected to the P + doped region 203 through the reference voltage contact, and is arranged extending in the second direction.

도 19는 도 15에 도시된 티램 셀(200)의 레이아웃을 보여주는 도면이다. 19 is a view showing the layout of the tiraem cell 200 shown in Fig. 도 19을 보면, 기준전압 라인(VREFA)과 사이리스터의 P 도핑 영역(207)은 기준전압 콘택(VREFA CNT)을 통하여 연결된다. Referring to Figure 19, the reference voltage line (VREFA) and the P doping region 207 of the thyristor is connected via a reference voltage contact (VREFA CNT). 하나의 티램 셀(200)은 4F2으로 구현된다. One tiraem cell 200 is implemented as 4F2.

도 20은 도 15에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다. 20 is a view showing a memory cell array having a tiraem cell shown in Fig.

도 21은 도 20에 도시된 메모리 셀 어레이(42)를 갖는 티램(40)에 대한 제 1 실시 예를 보여주는 도면이다. 21 is a view showing the first embodiment of the tiraem (40) having a memory cell array 42 shown in Fig. 도 21을 참조하면, 티램(40)는 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 모두 제어하는 로우 제어기(44)를 포함한다. Referring to Figure 21, tiraem 40 includes a first word lines (WL1i, WL1i + 1) and the second word line in the row controller 44 for controlling all of the (WL2i, WL2i + 1). 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 스택형 구조이다. A first word line (WL1), a second word line (WL2), and a reference voltage line (VREFA) is a stack-like structure. 그러나 도 21에서는 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)을 편의상 구분되도록 도시했다. But shown in FIG. 21 so that a first word line (WL1), a second word line (WL2), and a reference voltage line (VREFA) to distinguish for convenience.

도 22는 도 20에 도시된 A-A'의 단면도이다. 22 is a cross-sectional view of the A-A 'shown in Fig. 도 22을 참조하면, 매입형 비트라인(BL) 위에 티램 셀들이 스택형 구조로 형성된다. Referring to Figure 22, on the recessed cells tiraem bit lines (BL) are formed in a stacked structure.

도 23은 도 20에 도시된 B-B'의 단면도이다. 23 is a cross-sectional view of the B-B 'shown in Fig. 도 23을 참조하면, 제 1 워드라인(WL1)과 제 1 메탈라인(M1)이 연결되고, 제 2 워드라인(WL2)과 제 2 메탈라인(M2)이 연결된다. Referring to Figure 23, a first word line (WL1) and the second and first metal line (M1) is connected to a second word line (WL2) and the second metal line (M2) is connected. 제 2 메탈라인(M2)과 동일한 계층에 기준전압 라인(VREFA)이 배치된다. A second metal line (M2) and the reference voltage line (VREFA) in the same layer are arranged.

도 24는 도 20에 도시된 메모리 셀 어레이(52)를 갖는 티램(50)에 대한 제 2 실시 예를 보여주는 도면이다. 24 is a view showing the second embodiment of the tiraem (50) having a memory cell array 52 shown in Fig. 도 24을 참조하면, 티램(50)는 제 1 워드라인들(WL1i,WL1i+1)을 제어하는 제 1 로우 제어기(54) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(55)를 포함한다. Referring to Figure 24, tiraem 50 is the first word line of the first row controller 54, and the second word line for controlling (WL1i, WL1i + 1) of claim for controlling (WL2i, WL2i + 1) 2 includes a row controller 55. 제 1 로우 제어기(54) 및 제 2 로우 제어기(55)는 메모리 셀 어레이(52)를 사이에 두고 배치된다. A first row controller 54, and a second row controller 55 is arranged at between the memory cell array (52).

도 25는 도 24에 도시된 A-A'의 단면도이다. 25 is a cross-sectional view of the A-A 'shown in Fig. 도 25을 참조하면, 매입형 비트라인(BL) 위에 티램 셀들이 스택형 구조로 형성된다. Referring to Figure 25, on the recessed cells tiraem bit lines (BL) are formed in a stacked structure.

도 26은 도 24에 도시된 B-B'의 단면도이다. 26 is a cross-sectional view of the B-B 'shown in Fig. 도 26을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 1 메탈라인(M1)이 연결된다. Referring to Figure 26, it is a first word line (WL1) and the second word line (WL2) connected to both the first metal line (M1). 제 2 메탈라인(M2)과 동일한 계층에 기준전압 라인(VREFA)이 배치된다. A second metal line (M2) and the reference voltage line (VREFA) in the same layer are arranged.

도 27은 본 발명에 따른 티램 셀(300) 구조에 대한 제 3 실시 예를 보여주는 도면이다. 27 is a view showing the third embodiment of the tiraem cell 300 structure according to the present invention. 도 27를 참조하면, 티램 셀(300)은 사이리스터 위에 스택형 억세스 트랜지스터가 형성된다. Referring to Figure 27, tiraem cell 300 are formed is stacked on the access transistor, a thyristor.

스택형 억세스 트랜지스터는 제 1 및 제 2 소스/드레인 영역들(304,306) 및 채널 영역(305)을 포함한다. Stackable access transistor includes a first and second source / drain region (304 306) and a channel region 305. 여기서 제 1 및 제 2 소스/드레인 영역들(304,306)은 N+ 도펀트로 도핑되고, 채널 영역(305)는 P 도펀트로 도핑된다. Wherein the first and second source / drain regions (304 306) is doped with an N + dopant, a channel region 305 is doped with P dopants.

사이리스터는 N 도핑 영역(302), P 도핑 영역(303), N+ 도핑 영역(304), 및 P 도핑 영역(305)을 포함한다. The thyristor comprises a N-doped region (302), P-doped region (303), N + doped region 304, and P-doped region (305). 특히, 제 1 드레인/소스 영역(306)에는 비트라인(BL)이 연결된다. In particular, the connection is, the bit line (BL) 1 drain / source region (306). P형 기판(301)은 공통 웰로 사용되고, 기준전압(VREFA)이 인가 된다. P-type substrate 301 is used in common wells, it is applied with a reference voltage (VREFA).

도 28은 도 27에 도시된 티램 셀(300)의 등가회로를 보여주는 도면이다. 28 is a view showing an equivalent circuit of the tiraem cell 300 shown in Fig.

도 29는 도 27에 도시된 티램 셀(300)의 다른 등가회로를 보여주는 도면이다. 29 is a view showing another equivalent circuit of the tiraem cell 300 shown in Fig.

도 30은 도 27에 도시된 티램 셀(300)의 수직 단면도이다. 30 is a vertical cross-sectional view of the tiraem cell 300 shown in Fig. 도 30을 참조하면, 티램 셀(300)은 기준전압(VREFA)이 바이어스된 P형 기판(301) 위에 N 도핑 영역(302), P 도핑 영역(303) 계층, N+ 도핑 영역(304) 계층, P 도핑 영역(305) 계층, N+ 도핑 영역(306) 계층이 차례로 스택되되는 구조이다. Referring to Figure 30, tiraem cell 300 is N doped region (302), P-doped region (303) layer over the reference voltage (VREFA) is biased P-type substrate (301), N + doped region 304 layer, this P-doped region (305) layer, N + doping region 306 is a layer structure which are stacked in sequence. 여기서 N+ 도핑 영역(306)는 기판위에 제 1 방향으로 연장되어 배치된다. The N + doped region 306 is disposed extending in the first direction on the substrate. 제 1 워드라인(WL1)은 P 도핑 영역(305)을 에워싸며 제 1 방향에 수직한 제 2 방향으로 연장되어 배치된다. A first word line (WL1) is disposed extending in a second direction perpendicular to the first direction surrounds the P-doped region (305). 제 2 워드라인(WL2)은 P 도핑 영역(303)을 에워싸며 제 2 방향으로 연장되어 배치된다. A second word line (WL2) is arranged extending in the second direction surrounds the P-doped region (303).

도 31는 도 27에 도시된 티램 셀(300)의 레이아웃을 보여주는 도면이다. Figure 31 is a view showing the layout of the tiraem cell 300 shown in Fig. 도 31을 참조하면, 비트라인(BL)과 억세스 트랜지스터의 N+ 도핑 영역(306)은 비트라인 콘택(BL CNT)을 통하여 연결된다. Referring to Figure 31, N + doped region 306 of the bit line (BL) and the access transistors are connected through a bit line contact (BL CNT). 하나의 티램 셀(300)은 4F2으로 구현된다. One tiraem cell 300 is implemented as 4F2.

도 32은 도 27에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다. Figure 32 is a view showing a memory cell array having a tiraem cell shown in Fig.

도 33은 도 32에 도시된 메모리 셀 어레이(62)를 갖는 티램(60)에 대한 제 1 실시 예를 보여주는 도면이다. 33 is a view showing the first embodiment of the tiraem (60) having a memory cell array 62 shown in Fig. 도 33을 참조하면, 티램(60)는 제 1 워드라인들(WL1i,WL1i+1) 및 제 2 워드라인들(WL2i,WL2i+1)을 모두 제어하는 로우 제어 기(54)를 포함한다. And Referring to Figure 33, tiraem 60 includes a first word lines (WL1i, WL1i + 1) and second word lines (WL2i, WL2i + 1) for both the control-low control group 54. 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)은 스택형 구조이다. A first word line (WL1), a second word line (WL2), and a reference voltage line (VREFA) is a stack-like structure. 그러나 도 21에서는 제 1 워드라인(WL1), 제 2 워드라인(WL2), 및 기준전압 라인(VREFA)을 편의상 구분되도록 도시했다. But shown in FIG. 21 so that a first word line (WL1), a second word line (WL2), and a reference voltage line (VREFA) to distinguish for convenience.

도 34는 도 33에 도시된 A-A'의 단면도이다. 34 is a cross-sectional view of the A-A 'shown in Fig. 도 34을 참조하면, 기준전압(VREF)으로 바이어스된 P형 기판(301)위에 티램 셀들이 스택형 구조로 형성된다. Referring to Figure 34, tiraem cell over a P-type substrate 301 is biased with a reference voltage (VREF) are formed in a stacked structure.

도 35는 도 33에 도시된 B-B'의 단면도이다. 35 is a cross-sectional view of the B-B 'shown in Fig. 도 35을 참조하면, 제 1 워드라인(WL1)과 제 2 메탈라인(M2)이 연결되고, 제 2 워드라인(WL2)과 제 1 메탈라인(M1)이 연결된다. Referring to Figure 35, a first word line (WL1) and the second metal line (M2) is connected to a second word line (WL2) to the first metal line (M1) are connected. 제 1 메탈라인(M1)의 계층에는 비트라인(BL)이 배치된다. The layer is there arranged the bit line (BL) of the first metal line (M1).

도 36은 도 33에 도시된 B1-B'의 단면도이다. 36 is a cross-sectional view of the B1-B 'shown in Fig. 도 36을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 2 메탈라인(M1)이 연결된다. 36, a first word line (WL1) and the second word line (WL2) is connected to both the second metal line (M1).

도 37은 도 32에 도시된 메모리 셀 어레이(72)를 갖는 티램(70)에 대한 제 2 실시 예를 보여주는 도면이다. 37 is a view showing the second embodiment of the tiraem 70 having a memory cell array 72 shown in Fig. 도 37을 참조하면, 티램(70)은 제 1 워드라인들(WL1i,WL1i+1)을 제어하는 제 1 로우 제어기(74) 및 제 2 워드라인들(WL2i,WL2i+1)을 제어하는 제 2 로우 제어기(75)를 포함한다. Referring to Figure 37, tiraem 70 is the first word lines (WL1i, WL1i + 1) the first row controller 74, and the second word line controls the first to control the (WL2i, WL2i + 1) 2 includes a row controller 75. 제 1 로우 제어기(74) 및 제 2 로우 제어기(75)는 메모리 셀 어레이(72)를 사이에 두고 배치된다. A first row controller 74 and a second row controller 75 is arranged at between the memory cell array 72.

도 38은 도 37에 도시된 A-A'의 단면도이다. 38 is a cross-sectional view of the A-A 'shown in Fig. 도 38을 참조하면, 기준전압(VREF)으로 바이어스된 P형 기판(301) 위에 티램 셀들이 스택형 구조로 형성된다. Referring to Figure 38, tiraem cell over a P-type substrate 301 is biased with a reference voltage (VREF) are formed in a stacked structure.

도 39은 도 37에 도시된 B-B'의 단면도이다. Figure 39 is a cross-sectional view of the B-B 'shown in Fig. 도 39을 참조하면, 제 1 워드라인(WL1)과 제 1 메탈라인(M1)이 연결되고, 제 2 워드라인(WL2)과 제 2 메탈라 인(M2)이 연결된다. Referring to Figure 39, a first word line (WL1) and the second and first metal line (M1) is connected, a second word line (WL2) and the second line-metal (M2) is connected. 제 1 메탈라인(M1)의 계층에는 비트라인(BL)이 배치된다. The layer is there arranged the bit line (BL) of the first metal line (M1).

도 40은 도 37에 도시된 B1-B'의 단면도이다. 40 is a cross-sectional view of the B1-B 'shown in Fig. 도 40을 참조하면, 제 1 워드라인(WL1) 및 제 2 워드라인(WL2) 모두 제 2 메탈라인(M2)이 연결된다. Referring to Figure 40, a first word line (WL1) and the second word line (WL2) is connected to both the second metal line (M2).

도 41은 도 32에 도시된 메모리 셀 어레이(82)를 갖는 티램(80)에 대한 제 3 실시 예를 보여주는 도면이다. 41 is a view showing the third embodiment of the tiraem (80) having a memory cell array 82 shown in Fig.

도 42는 도 41에 도시된 스트랩 영역(S4)에 대한 단면도이다. Figure 42 is a cross-sectional view of the strap region (S4) shown in Fig. 41. 도 42를 참조하면, 제 1 로컬 워드라인(Local WL1)은 콘택을 통하여 제 1 메인 워드라인(Main WL1)에 연결된다. Referring to Figure 42, a first local word line (Local WL1) is coupled to the first main word line (WL1 Main) through the contact. 콘택 사이에는 랜딩 패드가 존재한다. And a landing pad exists between contacts.

도 43은 도 41에 도시된 셀 영역(C2)에 대한 단면도이다. Figure 43 is a cross-sectional view of a cell area (C2) illustrated in Figure 41. 도 43을 참조하면, 기준전압 라인(VREFA)은 콘택을 통하여 기판에 형성된 N 도핑 영역(302)에 연결된다. Referring to Figure 43, the reference voltage line (VREFA) is connected to the N-doped region 302 formed in the substrate through the contacts. 랜딩 패드가 존재하는 계층에 비트라인(BL)이 배치된다. A bit line (BL) is disposed on the layer of the landing pad there. 제 1 및 제 2 메인 워드라인(Main WL1,WL2)과 기준전압 라인(VREFA)은 동일한 계층에 배치된다. First and second main word line (Main WL1, WL2) and the reference voltage line (VREFA) is disposed in the same layer.

도 44는 도 41에 도시된 셀 영역(C3)에 대한 단면도이다. Figure 44 is a cross-sectional view of a cell area (C3) shown in Figure 41. 도 44를 참조하면, 기준전압 라인(VREFA)은 콘택을 통하여 기판이에 형성된 N+ 도핑 영역(302)에 연결된다. Referring to Figure 44, the reference voltage line (VREFA) is connected to the N + doped region 302 formed on the substrate through the contacts. 랜딩 패드가 존재하는 계층에 비트라인(BL)이 배치된다. A bit line (BL) is disposed on the layer of the landing pad there. 제 1 및 제 2 메인 워드라인(Main WL1,WL2)과 기준전압 라인(VREFA)은 동일한 계층에 배치된다. First and second main word line (Main WL1, WL2) and the reference voltage line (VREFA) is disposed in the same layer.

도 45은 본 발명에 따른 티램(90)을 보여주는 도면이다. Figure 45 is a view showing tiraem 90 according to the present invention. 도 45을 참조하면, 본 발명의 티램(90)은 셀 어레이(91), 로우 디코더(92), 제 1 워드라인 드라이버(93), 제 2 워드라인 드라이버(94), 기준전압 바이어싱 회로(95), 컬럼 디코더(96), 및 명령/어드레스 버퍼(97)를 포함한다. Referring to Figure 45, tiraem 90 of the present invention is a cell array 91, row decoder 92, the first word line driver 93, a second word-line driver 94, a reference voltage biasing circuit ( 95), and a column decoder 96, and a command / address buffer (97). 여기서 로우 디코더(92), 제 1 워 드라인 드라이버(93), 제 2 워드라인 드라이버(94), 기준 전압 바이어싱 회로(95)를 로우 제어기라고 부른다. Wherein the row decoder 92, a first drive Wars the driver 93, a second word-line driver 94, the reference voltage bias circuit 95 is referred to as a low control.

셀 어레이(91)는 복수의 티램 셀(MC)들을 포함하고 있다. Cell array 91 includes a plurality of tiraem cell (MC). 여기서 티램 셀(MC)s는 도 1에 도시된 티램 셀(100), 도 15에 도시된 티램 셀(200), 및 도 27에 도시된 티램 셀(300)들 중 어느 하나이다. Wherein tiraem cells (MC) s is any one of the tiraem cell 100, the tiraem cell 200 shown in Figure 15, and the tiraem cell 300 shown in Fig. 27 shown in Fig.

로우 디코더(92)는 명령/어드레스 버퍼(97)로부터 로우 어드레스(Row ADDR), 로우 활성화 신호(Row ACT), 및 프리차지 명령(PRE)을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호(WLen)을 생성한다. The row decoder 92 is the command / address buffer (97) from the row address (Row ADDR), the row enable signal (Row ACT), and precharge the decoded address receives the command (PRE) and a word line activation signal (WLen) the produce.

제 1 워드라인 드라이버(93)는 명령/어드레스 버퍼(97)로부터 입력된 읽기/쓰기 명령(Read/Write)과 로우 디코더(92)로부터 입력된 디코드된 어드레스 및 워드라인 활성화 신호(WLen)에 응답하여, 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)에 대하여 읽기/쓰기 동작을 수행한다. A first word line driver 93 includes a command / address buffer 97. The read / write command received from the (Read / Write) and the row decoder 92, the decoded address and the word lines in response to the activation signal (WLen) received from the to select the first word line (WL1), and performs a read / write operation on the selected first word line (WL1).

제 2 워드라인 드라이버(94)는 명령/어드레스 버퍼(97)로부터 입력된 쓰기 명령(Write)과 로우 디코더(92)로부터 입력된 디코드된 어드레스 및 워드라인 활성화 신호(WLen)에 응답하여 제 2 워드라인(WL2)을 선택하고, 선택된 제 2 워드라인(WL2)에 대하여 쓰기 동작을 수행한다. Second word-line driver 94 is the second word in response to a write command (Write) and the row decoder 92, the decoded address and the word line activation signal (WLen) input from the input from the command / address buffer (97) select line (WL2), and performs a write operation on the selected second word line (WL2).

기준전압 바이어싱 회로(95)는 기준전압을 발생하여 기준전압 라인(VREFA)으로 제공한다. Reference voltage biasing circuit 95 to generate a reference voltage and provides a reference voltage line (VREFA).

컬럼 디코더(96)는 명령/어드레스 버퍼(97)로부터 입력된 읽기/쓰기 명령(Read/Write) 및 컬럼 어드레스(Col ADDR)에 응답하여, 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행한다. The column decoder 96 is read with respect to the selecting in response to the command / address buffer 97. The read / write command (Read / Write) and a column address (Col ADDR) inputted from the bit line and a selected bit line / the write operation is performed.

도 46은 본 발명의 티램(90)의 읽기/쓰기 동작시 바이어스 전압들을 보여주는 도면이다. 46 is a block diagram showing the bias voltage during the read / write operation of the tiraem 90 of the present invention.

제 1 워드라인 전압(VWL1)은 읽기/쓰기 동작시 하이 레벨을 유지한다. A first word line voltage (VWL1) maintains the read / write operation during the high level.

제 2 워드라인 전압(VWL2)은 데이터 '1' 혹은 데이터 '0' 쓰기 동작시 하이 레벨을 유지한다. The second word line voltage (VWL2) retains the data "1" or data "0" write operation during the high level.

비트라인 전압(VBL)은 데이터 '0' 쓰기 동작시 하이 레벨을 유지한다. Bit line voltage (VBL) is maintained when the data "0" write operation a high level. 도 46을 참조하면, 비트라인 전압(VBL)은 데이터 '1' 읽기 동작시 감지될 정도로 상승하고, 데이터 '0' 읽기 동작시 로우 레벨을 유지한다. Referring to Figure 46, the bit line voltage (VBL) is raised enough to be detected when the data "1" reading operation, maintain the data "0" read operation a low level.

도 47은 제 1 워드라인 드라이버(93)의 구동 방식을 보여주기 위한 도면이다. 47 is a diagram for showing a drive system of the first word line driver 93. 도 47을 참조하면, 제 1 워드라인 드라이버(93)는 제 1 드라이버 활성화 신호생성기(92a)에 의해 구동된다. Referring to Figure 47, the first word line driver 93 is driven by the first driver enable signal generator (92a). 여기서 제 1 드라이버 활성화 신호 생성기(92a)는 로우 디코더(92)에 포함될 것이다. Wherein the first driver enable signal generator (92a) it will be included in the row decoder 92.

제 1 드라이버 활성화 신호 생성기(92a)는 워드라인 활성화 신호(WLen) 및 쓰기 명령(Write) 혹은 읽기 명령(Read)을 입력받아 제 1 드라이버 활성화 신호(DRVEN1)을 생성한다. The first driver enable signal generator (92a) generates a word line activation signal (WLen) and write command (Write) or activating the first driver receives a read command (Read) signal (DRVEN1). 제 1 드라이버 활성화 신호 생성기(92a)는 노아 논리 회로(NOR), 인버터(INV), 피모스트랜지스터(1PM1), 및 엔모스트랜지스터들(1NM1,1NM2)을 포함한다. The first driver enable signal generator (92a) comprises a Noah logic circuit (NOR), the inverter (INV), PMOS transistors (1PM1), and the NMOS transistor (1NM1,1NM2).

제 1 워드라인 드라이버(93)는 제 1 드라이버 활성화 신호 생성기(92a)로부터 생성된 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스(Decoded Row ADDR)을 입력받아 대응하는 워드라인을 선택하고, 선택된 워드라인에 대한 읽기/쓰기 동작을 수행한다. A first word line driver 93 selects the word line corresponding to receiving the first driver enable signal (DRVEN1) and a decoded row address (Decoded Row ADDR) generated by the first driver enable signal generator (92a), perform read / write operations on the selected word line.

도 48은 제 2 워드라인 드라이버(94)의 구동 방식을 보여주기 위한 도면이다. 48 is a view for showing a driving method of the second word line driver (94). 도 48을 참조하면, 제 2 워드라인 드라이버(94)는 제 2 드라이버 활성화 신호생성기(92b)에 의해 구동된다. Referring to Figure 48, a second word-line driver 94 is driven by the second driver enable signal generator (92b). 여기서 제 2 드라이버 활성화 신호 생성기(92b)는 로우 디코더(92)에 포함될 것이다. Wherein the second driver enable signal generator (92b) it will be included in the row decoder 92.

제 2 드라이버 활성화 신호 생성기(92b)는 워드라인 활성화 신호(WLen) 및 쓰기 명령(Write)을 입력받아 제 2 드라이버 활성화 신호(DRVEN2)을 생성한다. The second driver enable signal generator (92b) generates a word line activation signal (WLen) and write command to activate the second driver receives the (Write) signal (DRVEN2). 제 2 드라이버 활성화 신호 생성기(92b)는 인버터들(INV1,INV2), 피모스트랜지스터(2PM1), 및 엔모스트랜지스터들(2NM1,2NM2)을 포함한다. The second driver enable signal generator (92b) includes inverters (INV1, INV2), the PMOS transistor (2PM1), and the NMOS transistor (2NM1,2NM2).

제 2 워드라인 드라이버(94)는 제 2 드라이버 활성화 신호 생성기(92b)로부터 생성된 제 2 드라이버 활성화 신호(DRVEN2) 및 디코드된 로우 어드레스(Decoded Row ADDR)을 입력받아 대응하는 워드라인을 선택하고, 선택된 워드라인에 대한 쓰기 동작을 수행한다. A second word line driver 94 selects the word line corresponding to receiving the second driver enable signal (DRVEN2) and a decoded row address (Decoded Row ADDR) generated from the active second driver signal generator (92b), It performs the write operation to the selected word line.

도 49은 본 발명의 티램의 구동 방식을 보여주는 타이밍도이다. Figure 49 is a timing chart showing a driving method of tiraem of the present invention. 도 45 내지 도 49을 참조하면, 읽기/쓰기 동작은 아래와 같이 진행된다. Referring to Figure 45 to Figure 49, a read / write operation proceeds as follows.

읽기/쓰기 동작시, 명령/어드레스 버퍼(97)로부터 로우 어드레스(Row ADDR) 및 읽기/쓰기 명령(Read/Write)이 로우 디코더(92)로 전송된다. The row address (Row ADDR) and read / write command (Read / Write) from the read / write operation, the command / address buffer 97 are transferred to the row decoder 92. 이때, 활성화 신호(ACT)가 소정의 구간 동안 활성화 된다. At this time, the activation signal (ACT) is activated for a predetermined period. 로우 디코더(92)는 활성화 신호(ACT)에 응답하여 워드라인 활성화 신호(WLen)을 하이 레벨로 유지시킨다. The row decoder 92 in response to the activation signal (ACT) to maintain the word line activation signal (WLen) to the high level.

만약, 전송된 명령이 읽기 명령(Read)일 경우에, 읽기 명령(Read)에 응답하여 제 1 드라이버 활성화 신호(DRVEN1)이 생성된다. If, in the case of the command is a read command (Read) sent, to generate a first driver enable signal (DRVEN1) in response to the read command (Read). 제 1 워드라인 드라이버(93)은 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스에 응답하여 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)의 전압을 하이레벨로 만든다. A first word line driver 93 is a voltage of the first driver enable signal (DRVEN1) and responsive to the decoded row address to select the first word line (WL1) and the selected first word line (WL1) to the high level create.

만약, 전송된 명령이 쓰기 명령(Write)일 경우에, 쓰기 명령(Write)에 응답하여 제 1 및 제 2 드라이버 활성화 신호(DRVEN1,DRVEN2)이 생성된다. If, in case of a transfer instruction for the write command (Write), the write command in response to the first and the second driver enable signal (DRVEN1, DRVEN2) (Write) is generated. 제 1 워드라인 드라이버(93)은 제 1 드라이버 활성화 신호(DRVEN1) 및 디코드된 로우 어드레스에 응답하여 제 1 워드라인(WL1)을 선택하고, 선택된 제 1 워드라인(WL1)의 전압을 하이레벨로 만든다. A first word line driver 93 is a voltage of the first driver enable signal (DRVEN1) and responsive to the decoded row address to select the first word line (WL1) and the selected first word line (WL1) to the high level create. 제 2 워드라인 드라이버(94)은 제 2 드라이버 활성화 신호(DRVEN2) 및 디코드된 로우 어드레스에 응답하여 제 2 워드라인(WL2)을 선택하고, 선택된 제 1 워드라인(WL2)의 전압을 하이레벨로 만든다. Second word-line driver 94 is a voltage of the second driver enable signal (DRVEN2) and responsive to the decoded row address to select the second word line (WL2), and the selected first word line (WL2) to the high level create.

한편, 쓰기 명령(Write)이 전송된 경우에, 컬럼 디코더(96)는 쓰기 명령(Write) 및 쓰여질 데이터에 따라 비트라인 전압의 레벨을 조정한다. On the other hand, if it is a write command (Write) is transferred to the column decoder 96 adjusts the level of the bit line voltage in accordance with a data write command (Write) and written. 예를 들어, 데이터 '0'을 쓸 때에 비트라인 전압은 하이레벨(WO)이고, 데이터 '1'을 쓸 때에 비트라인 전압은 로우레벨(W1)이다. For example, the bit line voltage when the write data "0" is written to the bit line voltage when a high level (WO), data "1" is a low level (W1).

한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. On the other hand, the invention has been shown and described with respect to certain preferred embodiments thereof, it can be modified in various ways within the limits that do not depart from the scope of the invention. 그러므로 본 발명의 범위는 상술한 실시예에 국한되어 정해져서는 안되며 후술하는 특허청구범위 뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다. While the invention will be defined by the appended claims and equivalents of the invention as well as the claims below should not jeonghaejyeoseo limited to the embodiments described above ones.

도 1은 본 발명에 따른 티램 셀 구조에 대한 제 1 실시 예를 보여주는 도면이다. 1 is a view showing the first embodiment of the tiraem cell structure according to the present invention.

도 2은 도 1에 도시된 티램 셀의 등가회로도이다. Figure 2 is an equivalent circuit diagram of the tiraem cell shown in Fig.

도 3은 도 1에 도시된 티램 셀의 또 다른 등가회로도이다. Figure 3 is another equivalent circuit diagram of the tiraem cell shown in Fig.

도 4는 도 1에 도시된 티램 셀의 수직 단면에 대한 실시 예를 보여주는 도면이다. 4 is a view showing an embodiment of a vertical cross-section of the tiraem cell shown in Fig.

도 5은 도 4에 도시된 티램 셀의 레이아웃을 보여주는 도면이다. Figure 5 is a view showing the layout of the tiraem cell shown in Fig.

도 6은 본 발명에 따른 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다. 6 is a view showing a memory cell array having a tiraem cell according to the present invention.

도 7은 도 6에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예 보여주는 도면이다. 7 is a view showing a first embodiment of a tiraem having a memory cell array shown in Fig.

도 8은 도 7에 도시된 AA' 단면도이다. 8 is a cross-sectional view of the AA 'shown in Fig.

도 9는 도 6에 도시된 메모리 셀 어레이를 갖는 티램의 제 2 실시 예를 보여주는 도면이다. 9 is a view showing the second embodiment of the tiraem having a memory cell array shown in Fig.

도 10은 도 6에 도시된 메모리 셀 어레이를 갖는 티램의 제 3 실시 예를 보여주는 도면이다. 10 is a view showing the third embodiment of the tiraem having a memory cell array shown in Fig.

도 11은 도 10에 도시된 스트랩 영역(S1)의 단면도이다. 11 is a cross-sectional view of the strap region (S1) shown in Fig.

도 12는 도 10에 도시된 스트랩 영역(S2)의 단면도이다. 12 is a cross-sectional view of the strap region (S2) shown in FIG.

도 13은 도 10에 도시된 스트랩 영역(S3)의 단면도이다. 13 is a cross-sectional view of the strap region (S3) shown in FIG.

도 14는 도 10에 도시된 메모리 셀 영역(C1)의 단면도이다. 14 is a cross-sectional view of the memory cell area (C1) shown in Fig.

도 15는 본 발명에 따른 티램 셀 구조에 대한 제 2 실시 예를 보여주는 도면이다. 15 is a view showing the second embodiment of the tiraem cell structure according to the present invention.

도 16은 도 15에 도시된 티램 셀의 등가회로를 보여주는 도면이다. 16 is a view showing an equivalent circuit of the tiraem cell shown in Fig.

도 17은 도 15에 도시된 티램 셀의 다른 등가회로를 보여주는 도면이다. 17 is a view showing another equivalent circuit of the tiraem cell shown in Fig.

도 18은 도 15에 도시된 티램 셀의 수직 단면도이다. 18 is a vertical cross-sectional view of the tiraem cell shown in Fig.

도 19는 도 15에 도시된 티램 셀의 레이아웃을 보여주는 도면이다. 19 is a view showing the layout of the tiraem cell shown in Fig.

도 20은 도 15에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다. 20 is a view showing a memory cell array having a tiraem cell shown in Fig.

도 21은 도 20에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예를 보여주는 도면이다. 21 is a view showing the first embodiment of the tiraem having a memory cell array shown in Fig.

도 22는 도 20에 도시된 A-A'의 단면도이다. 22 is a cross-sectional view of the A-A 'shown in Fig.

도 23은 도 20에 도시된 B-B'의 단면도이다. 23 is a cross-sectional view of the B-B 'shown in Fig.

도 24는 도 20에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 2 실시 예를 보여주는 도면이다. 24 is a view showing the second embodiment of the tiraem having a memory cell array shown in Fig.

도 25는 도 24에 도시된 A-A'의 단면도이다. 25 is a cross-sectional view of the A-A 'shown in Fig.

도 26은 도 24에 도시된 B-B'의 단면도이다. 26 is a cross-sectional view of the B-B 'shown in Fig.

도 27은 본 발명에 따른 티램 셀 구조에 대한 제 3 실시 예를 보여주는 도면이다. 27 is a view showing the third embodiment of the tiraem cell structure according to the present invention.

도 28은 도 27에 도시된 티램 셀의 등가회로를 보여주는 도면이다. 28 is a view showing an equivalent circuit of the tiraem cell shown in Fig.

도 29는 도 27에 도시된 티램 셀의 다른 등가회로를 보여주는 도면이다. 29 is a view showing another equivalent circuit of the tiraem cell shown in Fig.

도 30은 도 27에 도시된 티램 셀의 수직 단면도이다. 30 is a vertical cross-sectional view of the tiraem cell shown in Fig.

도 31는 도 27에 도시된 티램 셀의 레이아웃을 보여주는 도면이다. Figure 31 is a view showing the layout of the tiraem cell shown in Fig.

도 32은 도 27에 도시된 티램 셀을 갖는 메모리 셀 어레이를 보여주는 도면이다. Figure 32 is a view showing a memory cell array having a tiraem cell shown in Fig.

도 33은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 1 실시 예를 보여주는 도면이다. 33 is a view showing the first embodiment of the tiraem having a memory cell array shown in Fig.

도 34는 도 33에 도시된 A-A'의 단면도이다. 34 is a cross-sectional view of the A-A 'shown in Fig.

도 35는 도 33에 도시된 B-B'의 단면도이다. 35 is a cross-sectional view of the B-B 'shown in Fig.

도 36은 도 33에 도시된 B1-B'의 단면도이다. 36 is a cross-sectional view of the B1-B 'shown in Fig.

도 37은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 2 실시 예를 보여주는 도면이다. 37 is a view showing the second embodiment of the tiraem having a memory cell array shown in Fig.

도 38은 도 37에 도시된 A-A'의 단면도이다. 38 is a cross-sectional view of the A-A 'shown in Fig.

도 39은 도 37에 도시된 B-B'의 단면도이다. Figure 39 is a cross-sectional view of the B-B 'shown in Fig.

도 40은 도 37에 도시된 B1-B'의 단면도이다. 40 is a cross-sectional view of the B1-B 'shown in Fig.

도 41은 도 32에 도시된 메모리 셀 어레이를 갖는 티램에 대한 제 3 실시 예를 보여주는 도면이다. 41 is a view showing the third embodiment of the tiraem having a memory cell array shown in Fig.

도 42는 도 41에 도시된 스트랩 영역(S4)에 대한 단면도이다. Figure 42 is a cross-sectional view of the strap region (S4) shown in Fig. 41.

도 43은 도 41에 도시된 셀 영역(C2)에 대한 단면도이다. Figure 43 is a cross-sectional view of a cell area (C2) illustrated in Figure 41.

도 44는 도 41에 도시된 셀 영역(C3)에 대한 단면도이다. Figure 44 is a cross-sectional view of a cell area (C3) shown in Figure 41.

도 45는 본 발명에 따른 티램을 보여주는 도면이다. 45 is a view showing tiraem according to the invention.

도 46은 본 발명의 티램의 구동시 바이어싱 전압을 보여주는 도면이다. 46 is a diagram showing a bias voltage during operation of tiraem of the present invention.

도 47은 본 발명의 제 1 워드라인 드라이버의 구동을 보여주는 도면이다. 47 is a view showing a first operation of the word line driver of the present invention.

도 48은 본 발명의 제 2 워드라인 드라이버의 구동을 보여주는 도면이다. 48 is a view showing a second operation of the word line driver of the present invention.

도 49은 본 발명의 티램의 구동시 타이밍도이다. Figure 49 is a timing chart during operation of tiraem of the present invention.

*도면의 주요부분에 대한 부호의 설명* * Description of the Related Art *

100,200,300: 티램 셀 10~90: 티램 100200300: tiraem cells 10-90: tiraem

12,22,32,42,52,62,72,82: 메모리 셀 어레이 12,22,32,42,52,62,72,82: a memory cell array

14,24,34,44,54,64,74,84: 로우 제어기 14,24,34,44,54,64,74,84: low controller

16,26,36,46,56,66,76,86: 감지 블록 16,26,36,46,56,66,76,86: sensing block

18,28,38,48,58,68,78,88: 컬럼 제어기 18,28,38,48,58,68,78,88: Column Controller

BL: 비트라인 BL: bit lines

WL1: 제 1 워드라인 WL2: 제 2 워드라인 WL1: first word line WL2: a second word line

VREFA: 기준전압 라인 VREFA: a reference voltage line

91: 셀 어레이 92: 로우 디코더 91: cell array 92: a row decoder

93; 93; 제 1 워드라인 드라이버 94: 제 2 워드라인 드라이버 A first word line driver 94: the second word-line driver

95: 기준전압 바이어싱 회로 96: 컬럼 디코더 95: reference voltage biasing circuit 96: a column decoder

97: 명령/어드레스 버퍼 97: command / address buffer

Claims (10)

  1. 기판 상에 차례로 적층된 제 1 소스/드레인 영역, 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터; Vertical-type transistor having a sequentially stacked on a substrate a first source / drain region, a channel region, and a second drain / source region; And
    상기 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, Comprising: a first doped region in turn laminated on the substrate, the second doped region and the third doped region and the fourth doped youngyeokreul thyristor with,
    상기 제 1 소스/드레인 영역은 제 1 방향으로 연장되어 상기 제 1 도핑 영역와 연결되고, The first source / drain region and extending in a first direction connecting said first doped youngyeokwa,
    상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, The second doped youngyeokreul over the second word line, and a fourth reference voltage line connected to the doped region is a second perpendicular to the first direction of the thyristor of the first word line, the thyristor over the channel region of the transistor It extends in a direction,
    상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 하는 메모리 셀. A bit line connected to the second drain / source region of the transistor memory cell, characterized in that extending in the first direction.
  2. 제 1 항에 있어서, According to claim 1,
    상기 채널 영역과 상기 제 2 도핑 영역는 동일한 계층에 배치되고, Is arranged on the same layer and the channel region and the second doped youngyeokneun,
    상기 제 2 드레인/소스 영역과 상기 제 3 도핑 영역는 동일한 계층에 배치되고, Disposed in the second drain / source region and the same layer and the third doped youngyeokneun,
    상기 기준전압 라인 위의 계층에 상기 비트라인이 배치되되, Doedoe the bit lines disposed in the layer above the reference voltage line,
    상기 비트라인과 상기 제 2 드레인/소스 영역은 비트라인 콘택을 통하여 전기적으로 연결되는 것을 특징으로 하는 메모리 셀. It said bit lines and said second drain / source region is a memory cell, characterized in that electrically connected to each other via the bit line contacts.
  3. 제 2 항에 있어서, 3. The method of claim 2,
    상기 제 1 워드라인은 제 1 워드라인 콘택을 통하여 제 1 메인 워드라인에 연결되고, The first word line is connected to the first main word line through the first word line contacts,
    상기 제 2 워드라인은 제 2 워드라인 콘택을 통하여 제 2 메인 워드라인에 연결되고, The second word line is connected to the second main word line through the second word line contact,
    상기 제 1 및 제 2 메인 워드라인은 상기 비트라인 위의 계층에 배치되는 것을 특징으로 하는 메모리 셀. The first and the second main word line is the memory cell, characterized in that disposed in the layer above the bit line.
  4. 기판 상에 차례로 적층된 제 1 드레인/소스 영역, 채널 영역, 및 제 2 소스/드레인 영역을 갖는 수직형 트랜지스터; A sequentially stacked on a substrate a first drain / source region, channel region, and a vertical transistor having a second source / drain region; And
    상기 수직형 트랜지스터의 상기 제 2 소스/드레인 영역, 상기 제 2 소스/드레인 영역 위에 차례로 적층된 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터를 포함하되, Comprising the above-described vertical-type transistor of the second source / drain regions, and then stacked on the second source / drain region a second doped region and the third doped region and the fourth doped youngyeokreul thyristor with,
    상기 제 1 드레인/소스 영역은 제 1 방향으로 연장되고, The first drain / source region extends in a first direction,
    상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인, 및 상기 사이리스터의 제 4 도핑 영역에 연결된 기준전압 라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되 고, The second doped youngyeokreul over the second word line, and a fourth reference voltage line connected to the doped region is a second perpendicular to the first direction of the thyristor of the first word line, the thyristor over the channel region of the transistor It is extended in a direction,
    상기 트랜지스터의 상기 제 1 드레인/소스 영역에 매입되어 형성된 비트라인은 상기 제 1 방향으로 연장되는 것을 특징으로 하는 메모리 셀. Wherein the bit lines are formed is embedded in the first drain / source region of the transistor memory cell, characterized in that extending in the first direction.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, The fourth doped youngyeokwa the reference voltage line is connected via a reference voltage contact,
    상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, The first word line is connected to a first metal line by a first metal contact,
    상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, The second word line is connected to a second metal line through a second metal contact,
    상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되고, Wherein the layer of the second metal lines are disposed above the layer of the first metal line,
    상기 기준전압 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀. It said reference voltage line and the second metal line has a memory cell which is arranged in the same layer.
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 제 4 도핑 영역와 상기 기준전압 라인은 기준전압 콘택을 통하여 연결되고, The fourth doped youngyeokwa the reference voltage line is connected via a reference voltage contact,
    상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, The first word line is connected to a first metal line by a first metal contact,
    상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, The second word line is connected to a second metal line through a second metal contact,
    상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, The first and the second metal lines and the metal lines are disposed in the same layer,
    상기 기준전압 라인은 상기 제 1 및 제 2 메탈 라인들의 계층보다 위에 배치되는 것을 특징으로 하는 메모리 셀. It said reference voltage line, the memory cells being arranged above the layer of the first and second metal lines.
  7. 기판 상에 차례로 적층된 제 1 도핑 영역, 제 2 도핑 영역, 제 3 도핑 영역, 및 제 4 도핑 영역를 갖는 사이리스터; A sequentially stacked on a substrate a first doped region, the second doped region and the third doped region, and a thyristor having four doped youngyeokreul; And
    상기 사이리스터의 상기 제 4 도핑 영역, 상기 제 4 도핑 영역에 차례로 적층된 채널 영역, 및 제 2 드레인/소스 영역을 갖는 수직형 트랜지스터를 포함하되, Comprising a vertical transistor having said fourth doped region, the fourth doped region in turn stacked on a channel region, and a second drain / source region of the thyristor,
    상기 제 1 도핑 영역는 제 1 방향으로 연장되고, It extends into the first doped youngyeokneun first direction,
    상기 트랜지스터의 상기 채널 영역을 둘러싼 제 1 워드라인, 및 상기 사이리스터의 상기 제 2 도핑 영역를 둘러싼 제 2 워드라인은 상기 제 1 방향과 수직한 제 2 방향으로 연장되고, A first word line surrounding the channel region of the transistor, and the second doped youngyeokreul second word line surrounding of the thyristor is extending in a second direction perpendicular to the first direction,
    상기 트랜지스터의 상기 제 2 드레인/소스 영역에 연결된 비트라인은 상기 제 1 방향으로 연장되고, A bit line connected to the second drain / source region of the transistor extends in the first direction,
    상기 기판은 상기 사이리스터의 상기 제 1 도핑 영역에 인가되는 기준전압으로 바이어스되는 것을 특징으로 하는 메모리 셀. The memory cell of the substrate being biased at a reference voltage that is applied to the first doped region of the thyristor.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, The first word line is connected to a second metal line through the first metal contact,
    상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, The second word line is connected to a first metal line by a second metal contact,
    상기 제 2 메탈 라인의 계층은 상기 제 1 메탈 라인의 계층보다 위에 배치되 고, Wherein the layer of the second metal lines being disposed above the layer of the first metal line,
    상기 비트라인과 상기 제 1 메탈 라인은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀. The bit line and the first metal line, the memory cells being arranged in the same layer.
  9. 제 7 항에 있어서, The method of claim 7,
    상기 제 1 워드라인은 제 1 메탈 콘택을 통하여 제 1 메탈 라인에 연결되고, The first word line is connected to a first metal line by a first metal contact,
    상기 제 2 워드라인은 제 2 메탈 콘택을 통하여 제 2 메탈 라인에 연결되고, The second word line is connected to a second metal line through a second metal contact,
    상기 제 1 메탈 라인과 상기 제 2 메탈 라인은 동일한 계층에 배치되고, The first and the second metal lines and the metal lines are disposed in the same layer,
    상기 비트라인과 상기 제 1 및 제 2 메탈 라인들은 동일한 계층에 배치되는 것을 특징으로 하는 메모리 셀. The bit line and the first and second metal lines are memory cells, characterized in that disposed in the same layer.
  10. 복수의 티램 셀들을 갖는 셀 어레이; A cell array having a plurality of tiraem cells;
    로우 어드레스, 로우 활성화 신호, 및 프리차지 명령을 입력받아 디코드된 어드레스 및 워드라인 활성화 신호을 생성하는 로우 디코더; The row address, the row enable signal, and a pre-charging the addressed and activated word line sinhoeul generated row decoder for decoding the received input command;
    읽기/쓰기 명령, 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 1 워드라인을 선택하고, 선택된 제 1 워드라인에 대하여 읽기/쓰기 동작을 수행하는 제 1 워드라인 드라이버; Read / write command, the decoded address, the first word line driver for selecting the first word line in response to the word line activation signal, and performs read / write operations on the selected first word line;
    쓰기 명령과 상기 디코드된 어드레스, 상기 워드라인 활성화 신호에 응답하여 제 2 워드라인을 선택하고, 선택된 제 2 워드라인에 대하여 쓰기 동작을 수행하는 제 2 워드라인 드라이버; Write command and the decoding of the address, the word line in response to the activation signal to select a second word line, the second selected second word line to perform a write operation with respect to the word line driver; And
    상기 티램 셀들에 제공되는 기준전압을 발생하여 기준전압 바이어싱 회로; Reference voltage biasing circuit to generate a reference voltage provided to the tiraem cells;
    읽기/쓰기 명령 및 컬럼 어드레스에 응답하여 비트 라인들을 선택하고, 선택된 비트라인들에 대하여 읽기/쓰기 동작을 수행하는 컬럼 디코더를 포함하는 티램. Selecting a bit line in response to a read / write command and a column address, and tiraem including a column decoder for performing read / write operations on the selected bit line.
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