KR20100058476A - 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙 제조 방법 및 장치 - Google Patents
자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙 제조 방법 및 장치 Download PDFInfo
- Publication number
- KR20100058476A KR20100058476A KR1020107003152A KR20107003152A KR20100058476A KR 20100058476 A KR20100058476 A KR 20100058476A KR 1020107003152 A KR1020107003152 A KR 1020107003152A KR 20107003152 A KR20107003152 A KR 20107003152A KR 20100058476 A KR20100058476 A KR 20100058476A
- Authority
- KR
- South Korea
- Prior art keywords
- dielectric material
- stack
- magnetic
- data track
- trench
- Prior art date
Links
- 230000005291 magnetic effect Effects 0.000 title claims abstract description 79
- 238000000034 method Methods 0.000 title claims abstract description 24
- 238000001459 lithography Methods 0.000 title abstract description 5
- 239000003989 dielectric material Substances 0.000 claims abstract description 120
- 239000000463 material Substances 0.000 claims description 48
- 239000000758 substrate Substances 0.000 claims description 37
- 239000010409 thin film Substances 0.000 claims description 19
- 239000003302 ferromagnetic material Substances 0.000 claims description 18
- 238000004519 manufacturing process Methods 0.000 claims description 17
- 239000002902 ferrimagnetic material Substances 0.000 claims description 12
- 230000005381 magnetic domain Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims 2
- 238000004070 electrodeposition Methods 0.000 claims 1
- 239000000696 magnetic material Substances 0.000 description 18
- 239000000203 mixture Substances 0.000 description 11
- 230000005294 ferromagnetic effect Effects 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 8
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 8
- 239000010408 film Substances 0.000 description 6
- 230000008569 process Effects 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910017052 cobalt Inorganic materials 0.000 description 4
- 239000010941 cobalt Substances 0.000 description 4
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- 229910052742 iron Inorganic materials 0.000 description 4
- 229910052759 nickel Inorganic materials 0.000 description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 3
- 229910052799 carbon Inorganic materials 0.000 description 3
- 230000005415 magnetization Effects 0.000 description 3
- 238000003860 storage Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910001313 Cobalt-iron alloy Inorganic materials 0.000 description 2
- 229910001030 Iron–nickel alloy Inorganic materials 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- QCWXUUIWCKQGHC-UHFFFAOYSA-N Zirconium Chemical compound [Zr] QCWXUUIWCKQGHC-UHFFFAOYSA-N 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000013016 damping Methods 0.000 description 2
- 238000007772 electroless plating Methods 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 230000005055 memory storage Effects 0.000 description 2
- 229910052763 palladium Inorganic materials 0.000 description 2
- 229910000889 permalloy Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 229910003481 amorphous carbon Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000003993 interaction Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Images
Classifications
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B82—NANOTECHNOLOGY
- B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
- B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1673—Reading or sensing circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
- G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
- G11C11/165—Auxiliary circuits
- G11C11/1675—Writing or programming circuits or methods
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C19/00—Digital stores in which the information is moved stepwise, e.g. shift registers
- G11C19/02—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements
- G11C19/08—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure
- G11C19/0808—Digital stores in which the information is moved stepwise, e.g. shift registers using magnetic elements using thin films in plane structure using magnetic domain propagation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10N50/00—Galvanomagnetic devices
- H10N50/10—Magnetoresistive devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Nanotechnology (AREA)
- Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Crystallography & Structural Chemistry (AREA)
- Mram Or Spin Memory Techniques (AREA)
- Hall/Mr Elements (AREA)
Abstract
일 실시예에서, 본 발명은 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙을 제조하는 방법 및 장치이다. 메모리 디바이스의 일 실시예는 제 1 유전체 물질로 형성되는 제 1 유전체 물질 스택과, 제 1 유전체 물질 스택을 둘러싸며 적어도 하나의 제 2 유전체 물질로 형성되는 제 2 유전체 물질 스택과, 제 1 유전체 물질 스택과 제 2 유전체 물질 스택 사이에 배치되어 정보를 저장하는 적어도 하나의 데이터 트랙을 포함하며, 상기 트랙은 높은 종횡비와 실질적으로 직사각형의 단면을 갖는다.
Description
본 발명은 전반적으로 메모리 저장 시스템에 관한 것으로, 특히 자기 도메인(magnetic domain)의 자기 모멘트를 사용하여 데이터를 저장하는 메모리 저장 시스템에 관한 것이다.
일 실시예에서, 본 발명은 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙 제조 방법 및 장치이다. 메모리 디바이스의 일 예는 제 1 유전체 물질로 형성된 제 1 유전체 물질 스택과, 제 1 유전체 물질 스택을 둘러싸며 적어도 제 2 유전체 물질로 형성되는 제 2 유전체 물질 스택과, 제 1 유전체 물질 스택과 제 2 유전체 물질 스택 사이에 배치되며 정보를 저장하기 위한 적어도 하나의 데이터 트랙을 포함하되, 상기 데이터 트랙은 높은 종횡비(a high aspect ratio)와 실질적으로 직사각형의 단면을 갖는다.
본 발명의 전술한 특징들이 상세히 이해될 수 있는 방식으로 본 발명의 보다 특정의 설명이 실시예를 참조하여 행해질 수 있으며, 실시예의 일부는 첨부 도면에 예시된다. 그러나 주목할 것은 첨부 도면은 본 발명의 전형적인 실시예를 도시하는 것일 뿐이며 따라서 본 발명의 영역을 제한하는 것으로 간주되어서는 아니되는 것으로 이는 본 발명이 다른 동일한 효과를 갖는 실시예에도 적용될 수 있기 때문이다.
도 1a는 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 단면을 도시한 도면이다.
도 1b는 도 1a의 자기 데이터 트랙의 상부 평면도이다.
도 2는 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 2 실시예의 영역의 상부 평면도이다.
도 3은 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 3 실시예의 영역의 단면도이다.
도 4는 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 4 실시예의 영역의 단면도이다.
도 5a 내지 도 5p는 도 1a 내지 도 4에 도시된 자기 데이터 트랙들 중의 임의의 트랙을 제조하는 기본 방법의 일 실시예를 도시한 도면이다.
도 6a 내지 도 6b는 도 3에 도시된 자기 데이터 트랙을 제조하는 방법의 일 실시예를 도시한 도면이다.
도 7a 내지 도 7c는 자기 데이터 트랙을 제조하는 방법의 제 2 실시예를 도시한 도면이다.
도 1b는 도 1a의 자기 데이터 트랙의 상부 평면도이다.
도 2는 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 2 실시예의 영역의 상부 평면도이다.
도 3은 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 3 실시예의 영역의 단면도이다.
도 4는 본 발명에 따른 적어도 하나의 자기 데이터 트랙을 포함하는 상호 접속 구조물의 제 4 실시예의 영역의 단면도이다.
도 5a 내지 도 5p는 도 1a 내지 도 4에 도시된 자기 데이터 트랙들 중의 임의의 트랙을 제조하는 기본 방법의 일 실시예를 도시한 도면이다.
도 6a 내지 도 6b는 도 3에 도시된 자기 데이터 트랙을 제조하는 방법의 일 실시예를 도시한 도면이다.
도 7a 내지 도 7c는 자기 데이터 트랙을 제조하는 방법의 제 2 실시예를 도시한 도면이다.
일 실시예에서, 본 발명은 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙을 제조하는 방법 및 장치이다. 본 발명의 실시예는 복합 변조 자기 데이터 트랙을 형성하기 위한 바텀 업 강자성 물질 증착 또는 전기 화학 도금을 가능하게 한다. 이는 매우 높은 종횡비의 직사각형 트렌치의 형성을 가능하게 하며, 이 트렌치에서 직사각형의 큰 쪽의 치수는 통상적 리소그래피에 의해 정해지며, 작은 쪽 치수는 큰 쪽 치수의 트렌치 내의 희생 물질의 컨포멀 코팅층(conformal coating)의 두께에 의해 정해진다.
반도체 자기 저항 랜덤 액세스 메모리(MRAM)는 강자성 물질의 자기 모멘트의 방향을 이용하여 강자성 물질 내에 데이터 비트를 인코딩한다. 강자성 물질 내의 원자들은 (데이터 트랙에 전류를 인가하여 생성되는) 외부 자기 필드에 응답하여 인가되는 외부 자기 필드의 방향과 강자성 물질의 자기 모멘트를 정렬시킨다. 도메인 월(domain wall)을 갖는 자성 물질에서, 도메인 월을 통과하는 전류는 도메인 월을 전류 흐름 방향으로 이동시킨다. 전류가 도메인을 통과함에 따라, 그 전류는 "스핀 분극화"된다. 이러한 스핀 분극화된 전류가 중간의 도메인 월을 가로질러 다음의 도메인 내로 통과할 때, 스핀 분극화된 전류는 스핀 토크(spin torque)를 생성하게 된다. 이러한 스핀 토크는 도메인 월을 이동시킨다. 도메인 월의 속도는 매우 고속(즉, 초당 백 내지 수백 미터의 정도)일 수 있으므로, 도메인을 판독하거나 또는 기록 요소를 통해 도메인의 자성 상태를 변경할 목적으로 특정 도메인을 필요한 위치로 이동시키는 프로세스는 매우 짧을 수 있다.
인가되는 자기 필드가 제거될 때, 원자의 자기 모멘트는 유도된 방향으로 정렬된 채로 유지된다. 반대의 제 2 방향으로 인가되는 자기 필드는 원자를 제 2 방향으로 재정렬시킨다. 전형적으로, 강자성 물질의 체적 내의 원자들의 자기 모멘트는 자성 변경 상호작용에 의해 서로 나란하게 정렬된다. 다음에 원자들은 함께(가령, 하나의 매크로 자기 모멘트 또는 자기 도메인으로서) 외부 자기 필드에 응답한다.
도 1a는 본 발명에 따른 적어도 하나의 자기 데이터 트랙(1061-106n)(이하에서는 통합적으로 "자기 데이터 트랙(106)"으로 지칭됨)과 같은 적어도 하나의 도전성 요소를 포함하는 상호 접속 구조물(또는 상호 접속 구조물의 영역)(100)의 단면도이다. 도 1b는 도 1a의 상호 접속 구조물(100)의 상부 평면도이다. 도 1a 및 도 1b를 동시에 참조하면, 상호 접속 구조물(100)은 기판(102)과, 기판(102) 상에 형성된 서브-리소그래피 치수를 갖는 적어도 하나의 데이터 트랙(106)과, 기판(102) 상에 형성되며 데이터 트랙(106)을 둘러싸는 외부의 유전체 물질 스택(104)과, 기판(102) 상에 형성되며 데이터 트랙(106)에 의해 둘러싸여 있는 내부의 유전체 물질 스택(108)(즉, 데이터 트랙(106)은 내부의 유전체 물질 스택(108)과 외부의 유전체 물질 스택(104)의 사이에 배치됨)을 포함한다. 일 실시예에서, 상호 접속 구조물(100)은 또한 두 개 이상의 데이터 트랙(106) 사이에서의 기판(102) 상에 형성되는 물질의 적어도 하나의 박막 층(110-110)(이하에서는 통합적으로 "박막 층(110)"으로 지칭됨)을 포함한다.
도 1b에 도시된 바와 같이, 기판(102) 상에 형성되는 데이터 트랙(106)은 높은 종횡비(높이:폭)와 길이 l과 폭 w에 의해 규정되는 실질적으로 직사각형의 단면을 갖는다. 일 실시예에서, 데이터 트랙(106)의 종횡비는 대략 10:1보다 더 크다. 다른 실시예에서, 종횡비는 대략 100:1보다 크거나 같다. 또다른 실시예에서, 종횡비는 대략 200:1보다 크다. 또다른 실시예에서, 종횡비는 대략 500:1보다 더 크다. 가령, 일 실시예에서, 데이터 트랙(106)은 대략 50나노미터의 폭과, 대략 200 나노미터의 길이와, 대략 5마이크론의 높이 h를 갖는다. 일 실시예에서, 각각의 치수의 범위는 대략 1 내지 100나노미터의 폭과, 대략 50 내지 800 나노미터의 길이와, 대략 1 내지 100 마이크론의 높이를 갖는다. 일 실시예에서, 길이와 폭 중의 하나는 대략 10 나노미터와 80 나노미터 사이에 있다.
일 실시예에서, 데이터 트랙(106)은 데이터 트랙(106)의 상부(즉, 기판(102)에 대해 원거리 단부)와 하부(즉, 기판(102)에 대해 근거리 단부)에서의 접속부를 더 포함한다. 이러한 접속부들은 전류가 데이터 트랙(106)을 통과하도록 하여 데이터 트랙(106) 내의 자기 도메인의 시프트를 가능하게 한다.
일 실시예에서, 데이터 트랙(106)은 강자성 및/또는 페리 자성 물질로 구성된다. 데이터 트랙(106)은 작은 영역, 또는 도메인에서 하나의 방향 또는 다른 방향으로 자화될 수 있다. 정보는 데이터 트랙(106)의 영역(가령, 도메인)에 저장된다. 데이터 트랙(106)이 제조되는 자성 물질의 순서 파라미터(즉, 자화 방향 또는 자기 모멘트의 방향)는 하나의 방향에서 다른 방향으로 변경된다. 이러한 자기 모멘트의 방향의 변동은 데이터 트랙(106) 내에 정보를 저장하기 위한 기초를 형성한다.
외부의 유전체 물질의 스택(104)은 다수의 유전체 물질의 층을 포함한다. 일 실시예에서, 다수의 층은 적어도 하나의 제 1 유전체 물질로 형성된다. 내부의 유전체 물질의 스택(108)은 제 2 유전체 물질을 포함한다. 일 실시예에서, 제 1 및 제 2 유전체 물질은 동일한 화학적 조성물 및/또는 물질 특성을 갖는다. 다른 실시예에서, 제 1 및 제 2 유전체 물질은 상이한 화학적 조성물 및/또는 물질 특성을 갖는다. 일 실시예에서, 제 1 유전체 물질과 제 2 유전체 물질 중의 적어도 하나는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 로우 k 유전체 물질 또는 다공성 및/또는 공기 갭을 함유하는 로우 k 유전체 물질 중의 적어도 하나를 포함한다. 일 실시예에서, 외부의 스택(104)과 내부의 스택(108) 중의 적어도 하나는 도전성 라인 및/또는 비아 상호 접속 구조물을 포함한다. 다른 실시예에서, 외부의 스택(104)과 내부의 스택(108) 중의 적어도 하나는 자기 터널 접합 디바이스를 포함한다. 다른 실시예에서, 외부의 스택(104)과 내부의 스택(108) 중의 적어도 하나는 데이터 트랙(106)에 인접하게 배치된 판독 디바이스 및/또는 기록 디바이스를 포함한다. 기록 디바이스는 데이터 트랙(106) 내로 자기 도메인 월을 기록하는데 사용될 수 있는 반면, 판독 디바이스는 데이터 트랙(106) 내의 자기 도메인을 판독하는데 사용될 수 있다.
일 실시예에서, 물질의 박막 층(110)은 제 1 및 제 2 유전체 물질에 대해 선택적으로 제거될 수 있는 물질로 구성된다. 일 실시예에서, 물질의 박막 층(110)은 탄소 함유 물질, 실리콘 함유 물질, 플라즈마 여기 화학 기상 증착(PECVD) 증착 물질, 원자 층 증착(ALD) 증착 물질 또는 제 1 및 제 2 유전체 물질에 대해 선택적으로 제거될 수 있는 임의의 물질 중의 적어도 하나로부터 형성된다. 도 1b에 도시된 바와 같이, 물질의 박막 층(110)은 데이터 트랙(106)의 보다 짧은 측을 따라(즉, 폭을 따라) 배치된다.
특정의 도메인 내에 데이터를 기록하기 위해, 자기 데이터 트랙(106)에 대해 전류를 인가하여 상기 도메인을 기록 디바이스 위로 이동시켜 정렬시킨다. 데이터 영역 내의 모든 도메인들은 전류가 자기 데이터 트랙(106)에 인가될 때 이동한다. 도메인들의 이동은 인가되는 전류의 크기 및 방향에 의해 그리고 전류가 인가되는 시간에 의해 제어된다.
특정의 도메인 내의 데이터를 판독하기 위해, 추가적인 전류를 자기 데이터 트랙(106)에 인가하고 도메인을 판독 디바이스 위로 이동시켜 정렬시킨다. 데이터 영역의 보다 큰 시프트 부분이 저장소 내로 푸시된다(가령, 시프트되거나 이동된다).
판독 디바이스 및 전술한 기록 디바이스는 판독 디바이스 및 기록 디바이스가 어레이되는 기준 평면을 규정하는 제어 회로의 일부를 형성한다. 자기 데이터 트랙(106)을 동작시키기 위해, 제어 회로는 판독 요소 및 기록 요소에 부가하여, 판독 요소 및 기록 디바이스의 동작, 자기 시프트 레지스터 내로 도메인을 이동시키기 위한 전류 펄스의 제공 및 자기 데이터 트랙(106) 내에서의 데이터의 코딩 및 디코딩 수단을 포함하는 다목적용 로직 및 다른 회로를 포함한다. 일 실시예에서, 제어 회로는 실리콘 웨이퍼 상에서의 CMOS 프로세스를 이용하여 제조된다. 일 실시예에서, 자기 데이터 트랙(106)을 포함하는 상호 접속 구조물(100)의 영역은 메모리 디바이스의 저장 용량을 극대화하는 한편 실리콘 영역의 이용으로 인한 코스트를 최소화하기 위해 실리콘 웨이퍼 상의 작은 풋프린트를 갖도록 설계된다.
도 2는 본 발명에 따른 적어도 하나의 자기 데이터 트랙(2061-206n)(이하에서는 통합적으로 "데이터 트랙(206)"으로 지칭됨)을 포함하는 상호 접속 구조물의 제 2 실시예의 영역의 상부 평면도이다. 상호 접속 구조물(200)은 도 1b에 도시된 것과 유사한 방식으로 구성되며, 기판(도시안됨)과, 기판 상에 형성된 적어도 하나의 데이터 트랙(206)과, 기판 상에 형성되며 데이터 트랙(206)을 둘러싸는 외부의 유전체 물질 스택(204)과, 기판 상에 형성되며 데이터 트랙(206)에 의해 둘러 싸이는 내부의 유전체 물질 스택(208)과, 두 개 이상의 데이터 트랙(206) 사이의 기판 상에 형성되는 물질의 적어도 하나의 박막 층(2101-210n)(이하에서는 통합적으로 "박막 층(210)"으로 지칭됨)을 포함한다. 상호 접속 구조물(100)과는 달리, 상호 접속 구조물(200)은 인접한 데이터 트랙(206) 사이에 배치된 절연체 영역(2121-212n)(이하에서는 통합적으로 "절연체 영역(212)"으로 지칭됨)을 더 포함한다. 특히, 공기 갭 영역(212)은 물질의 인접한 박막 층들(210) 또는 인접한 데이터 트랙들(206) 간에 배치된다. 절연체 영역(212)에 의해 제공되는 분리는 물질의 박막 층(210)을 포함하는 물질이 전기 도전성이라면 필요하다. 일 실시예에서, 절연체 영역(212)은 공기 갭을 포함한다. 다른 실시예에서, 절연체 영역(212)은 공기 갭을 포함할 수 있는 유전체 물질로 적어도 부분적으로 채워진다.
도 3은 본 발명에 따른 적어도 하나의 자기 데이터 트랙(306)을 포함하는 상호 접속 구조물(300)의 제 3 실시예의 영역의 단면도이다. 도 3에서 주목할 것은, 참조 부호는 단지 명료성을 위해 실질적으로 대칭적인 도면의 절반 상에서만 사용된다는 것이다. 상호 접속 구조물(300)은 도 1a에 도시된 상호 접속 구조물(100)과 유사한 방식으로 구성되며, 기판(302)과, 기판(302) 상에 형성되는 적어도 하나의 데이터 트랙(306)과, 기판(302) 상에 형성되며 데이터 트랙(306)을 둘러싸는 외부의 유전체 물질 스택(304)과, 기판(302) 상에 형성되며 데이터 트랙(306)에 의해 둘러 싸이는 내부의 유전체 물질 스택(308)과, 기판(302) 상에 형성되어 복수의 데이터 트랙(306)을 접속하는 커넥터(310)를 포함한다.
도 3에 도시된 실시예에서, 외부의 유전체 물질 스택(304)은 제 1 유전체 물질(312)과 제 3 유전체 물질(314)의 일정한 교번층을 포함하며, 제 3 유전체 물질(314)은 데이터 트랙(306) 내의 제 3 유전체 물질(314)을 약간 리세스하도록 등방성으로 에칭되어, 데이터 트랙(306)내에서 물리적 "노치(316)"를 생성한다. 이러한 노치는 자기 도메인 월을 고정하기 위해 사용될 수 있다. 일 실시예에서, 자기 데이터 트랙(306)은 실질적으로 동종 물질을 포함한다. 본 발명의 문맥에서, "동종" 자성 물질은, 복합 형상을 가질 수 있으며 연속하는 체적의 자성 물질 전체에 걸쳐 명목상으로 동일한 자기 특성(가령, 자화, 자기 이방성, 자기 교환, 자기 댐핑)을 갖는 연속하는 체적의 자성 물질이다. 일 실시예에서, 동종 물질은 퍼멀로이와, 니켈-철 합금과, 코발트-철 합금과, 니켈, 코발트 및 철 중의 하나 이상으로부터 형성되는 합금과, 또는 니켈, 코발트 및 철 중의 하나와 다른 원소(붕소, 지르코늄, 하프늄, 크롬, 팔라듐 또는 플라티늄을 포함하지만 이에 국한되지는 않음)로부터 형성되는 합금을 포함하지만 이에 국한되지는 않는 그룹으로부터 선택되는 강자성 또는 페리 자성 물질이다.
일 실시예에서, 제 1, 제 2 및 제 3 유전체 물질은 동일한 화학적 조성물 및/또는 물질 특성을 갖는다. 다른 실시예에서, 제 1, 제 2 및 제 3 유전체 물질은 상이한 화학적 조성물 및/또는 물질 특성을 갖는다. 일 실시예에서, 제 1, 제 2 및 제 3 유전체 물질 중의 적어도 하나는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 로우 k 유전체 물질, 또는 다공성 또는 공기 갭을 함유하는 로우 k 유전체 물질 중의 적어도 하나를 포함한다.
도 4는 본 발명에 따른 적어도 하나의 자기 데이터 트랙(406)을 포함하는 상호 접속 구조물(400)의 제 4 실시예의 영역의 단면도이다. 도 4에서 주목할 것은, 참조 부호는 단지 명료성을 위해 실질적으로 대칭적인 도면의 절반 상에서만 사용된다는 것이다. 상호 접속 구조물(400)은 도 1a에 도시된 상호 접속 구조물(100)과 유사한 방식으로 구성되며, 기판(402)과, 기판(402) 상에 형성되는 적어도 하나의 데이터 트랙(406)과, 기판(402) 상에 형성되며 데이터 트랙(406)을 둘러싸는 외부의 유전체 물질 스택(404)과, 기판(402) 상에 형성되며 데이터 트랙(406)에 의해 둘러싸이는 내부의 유전체 물질 스택(408)과, 두 개 이상의 데이터 트랙들(406) 간의 기판(402) 상에 형성되는 물질의 박막 층(410)을 포함한다.
도 4에 도시된 실시예에서, 데이터 트랙(406)은 상이한 자성 물질 또는 다층 자기 시프트 레지스터를 형성하는 상이하거나 변조된 조성물을 갖는 자성 물질을 포함하는 다수의 이종 층(412, 414)을 포함한다. 본 발명의 문맥에서, "이종" 자성 물질은, 복합 형상을 가질 수 있으며 연속하는 체적의 자성 물질 전체에 걸쳐 (가령, 자성 물질 조성물의 변화 및/또는 자성 물질의 증착 동안 또는 자성 물질이 증착된 후 자성 물질에 작용하는 일부의 물리적 프로세스에 기인하여) 변화할 수 있는 자기 특성을 갖는 연속하는 체적의 자성 물질이다. 이종 층(412, 414) 내의 물질의 상이한 조성물은 "전위 우물"과 유사한 최소 국소 에너지(local energy minima)를 생성하여 대향 극성들의 도메인들 간의 도메인 월은 교번하는 자성 층(412, 414) 간의 경계와 정렬할 것이다. 따라서, 도메인들의 범위 및 크기는 자성 층(412, 414)의 두께에 의해 결정된다.
일 실시예에서, 자성 층(412, 414)의 각각은 하나 이상의 강자성 또는 페리 자성 물질로 구성되며, 강자성 물질 또는 페리 자성 물질은 자화의 크기(단위 체적당 자기 모멘트), 교환 파라미터, 자기 등방성 및 댐핑 계수 중의 적어도 하나에 기반하여 적절히 선택된다. 자성 층(412, 414)을 위한 물질의 선택은 또한 물질의 제조능력과 다층 자기 시프트 레지스터(즉, 데이터 트랙(406))를 제조하는데 사용되는 프로세스와의 호환성에 의해 영향을 받는다. 일 실시예에서, 자성 층(412, 414)의 각각은 퍼멀로이와, 니켈-철 합금과, 코발트-철 합금과, 니켈, 코발트 및 철 중의 하나 이상으로부터 형성되는 합금과, 또는 니켈, 코발트 및 철 중의 하나와 다른 원소(붕소, 지르코늄, 하프늄, 크롬, 팔라듐 또는 플라티늄을 포함하지만 이에 국한되지는 않음)로부터 형성되는 합금 중의 적어도 하나를 포함한다. 일 실시예에서, 자성 층(412, 414)은 그 조성물에서의 그래디언트를 가지거나, 자성 층(412, 414)의 조성물들 간의 조성물을 갖는 전이 영역은 자성 층(412, 414) 사이에 배치된다.
자성 층(412, 414)을 포함하는 물질은 가령 무전해 도금 또는 전해 도금을 포함하는 다양한 방법에 의해 증착될 수 있다. 일 실시예에서, 자성 층(412, 414)을 포함하는 물질은 미국 특허 제3,702,263호에 기술되는 무전해 도금 프로세스에 따라 증착되며, 이 미국특허는 본 명세서에 참조로 인용된다. 다른 실시예에서, 자성 층(412, 414)을 포함하는 물질은 미국 특허 제4,315,985호에 기술되는 전해 도금 프로세스에 따라 증착되며, 이 미국 특허는 본 명세서에 참조로 인용된다.
도 4에 도시된 실시예에서, 데이터 트랙(406)의 높이 h(즉, 기판(402)로부터 멀어지는 방향으로 연장되는 치수)는 대략 1마이크론과 대략 100마이크론 사이에 있다. 일 실시예에서, 데이터 트랙이 증착되는 비아 또는 트렌치의 단면은 대략 10나노미터*100나노미터와 대략 70나노미터*800나노미터 사이의 범위에 있다. 이러한 비아 또는 트렌치는 강자성 물질 및/또는 페리 자성 물질로 채워져 다층 자기 시프트 레지스터의 데이터 트랙(406)의 데이터 영역(도메인) 및 저장소를 형성한다.
전술한 바와 같이, 다층 자기 데이터 트랙(406)에 인가되는 전류 펄스는 도메인들을 인가되는 전류의 방향으로 이동시킨다. 그러나, 전류 펄스가 충분한 크기와 지속시간을 갖지 않는다면, 도메인들은 데이터 트랙(406)의 자성 층(412, 414) 내의 두 개의 상이한 타입의 자성 물질 간의 경계를 넘어서 이동할 수 없다. 그 결과, 하나의 도메인은 한 번에 하나의 비트로 이동될 수 있으며 도메인들은 그 원하는 위치를 넘어서 드리프팅하는 것이 금지될 수 있다.
도메인들의 가용 위치들을 고정하는 것에 부가하여, 데이터 트랙(406)의 자성 층(412, 414) 내의 상이한 층의 자성 물질을 사용하게 되면 전류 크기 및 펄스 지속 기간에 대해 보다 높은 허용 한도를 가능하게 한다. 이러한 실시예에서, 기록 디바이스 및 판독 디바이스를 통과하는 자기 데이터 트랙(406)의 부분은 동종 자성 물질로 형성되거나 상이한 자성 물질의 층으로 형성될 수 있다.
일 실시예에서, 교번하는 자성 층(412, 414)의 길이는 동일하다. 다른 실시예에서, 교번하는 자성 층(412, 414)의 길이는 상이하다. 다른 실시예에서, 교번하는 자성 층(412, 414)의 길이는 다층 자기 데이터 트랙(400) 전체에 걸쳐 변화한다. 어떠한 경우에도, 전위는 전류 펄스에 의해 유도되는 전류 유도 모션에 대해 그 규정된 위치들 내에 도메인들을 고정한다.
도 5a 내지 도 5p는 도 1a 내지 도 4에 도시된 자기 데이터 트랙을 포함하는 상호 접속 구조물(100, 200, 300, 또는 400)의 임의의 구조물을 제조하는 기본 방법의 일 실시예이다. 특히, 도 5a 내지 도 5p는 제조 단계들의 단면 및 상부 평면도이며, 도 5a 내지 도 5p는 또한 본 발명에 따른 방법을 위한 흐름도로서 기능한다.
도 5a에 도시된 바와 같이, 자기 데이터 트랙을 포함하는 상호 접속 구조물(500)을 제조할 때의 제 1 단계는 기판(502)을 제공하는 단계와 기판(502) 상에 유전체 물질의 다층 스택(504)을 형성하는 단계를 포함한다. 전술한 바와 같이, 유전체 물질의 다층 스택(504)은 적어도 하나의 제 1 유전체 물질을 포함한다.
도 5b 및 도 5c에서, 보다 큰 제 1 트렌치(506)가 유전체 물질의 다층 스택(504) 내로 패터닝되어 에칭된다. 도시된 바와 같이, 제 1 트렌치(506)는 실질적으로 직사각형의 단면을 가지며 기판(502)과 접촉하는 기저부(506a)와, 상기 기저부(506a)에 실질적으로 수직으로 제각기 배치된 제 1, 제 2, 제 3 및 제 4 측벽(506b, 506c, 506d 및 506e)을 포함한다.
도 5d 및 도 5e에서, 제 1 트렌치(506)는 상기 기저부(506a)와 상기 제 1 트렌치(506)의 제 1, 제 2, 제 3 및 제 4 측벽(506b, 506c, 506d 및 506e)을 커버하는 희생 물질의 박막 층(508)으로 컨포멀하게 코팅된다. 또한, 물질의 층(508)은 유전체 물질의 다층 스택(504)의 상부(510)를 커버한다. 일 실시예에서, 희생층(508)은 다층 스택(504)을 형성하는 유전체 물질의 에칭 레이트보다 적어도 5배 높은 에칭 레이트를 갖는 물질로 형성된다. 일 실시예에서, 희생층(508)은 실리콘과, 비정질 탄소막과, 탄소막과, 실리콘 탄소막과, 유기 물질과, 실리콘, 산소, 탄소 및 수소를 포함하는 물질과, 금속막과, 원자층 증착에 의해 증착된 막과, 플라즈마 여기 화학 기상 증착에 의해 증착된 막과, 용제 증착에 의해 증착되는 막 중의 적어도 하나로 형성된다.
도 5f 및 도 5g에서, 제 1 트렌치(506)는 제 2 유전체 물질(512)로 채워지고, 그 결과, 유전체 물질의 다층 스택(504)의 나머지는 외부의 유전체 물질 스택이 되고, 제 1 트렌치(506)를 채우는 제 2 유전체 물질(512)은 내부의 유전체 물질 스택이 된다. 내부의 유전체 물질 스택(512)은 상기 보다 큰 제 1 트렌치(506)의 내부 및 상부에 형성된다.
도 5h 및 도 5i에서, 표면을 평탄화하도록 (상기 제 1 트렌치(506)와 희생 물질의 박막 층(508) 위에 배치되는) 내부의 유전체 물질 스택(512)의 상부가 제거되어, (내부의 유전체 물질 스택(512)으로 채워진) 제 1 트렌치(506)의 상부 영역과, 희생 물질의 박막 층(508) 또는 외부의 유전체 물질 스택(504)의 상부가 노출된다. 다음, 레지스트층(514)이 보다 큰 제 1 트렌치(506) 내에서 컨포멀하게 코팅된 물질의 층(508)의 노출 영역 위의 제 1 트렌치(506)의 제 1, 제 2, 제 3 및 제 4 측벽(506b, 506c, 506d 및 506e) 위에서 증착되고 패터닝된다.
도 5j 및 도 5k에서, 큰 제 1 트렌치(506) 내에서 컨포멀하게 코팅된 물질 층(508)은 제 1 유전체 물질 또는 제 2 유전체 물질보다 훨씬 고속으로 물질 층(508)을 제거하는 에칭 화학반응으로 에칭되어, 서브-리소그래피 치수를 갖는 협소한 직사각형의 제 2 트렌치(516)를 생성한다. 일 실시예에서, 제 2 트렌치(516)의 치수들은 제 2 트렌치의 단면의 길이 및 폭 중의 적어도 하나가 대략 80나노미터 미만이 되도록 형성된다. 다른 실시예에서, 제 2 트렌치의 단면의 길이 및 폭 중 적어도 하나가 대략 50 나노미터와 70 나노미터 사이에 있다.
도 5l 및 도 5m에서, 제 2 트렌치(516)는 에칭되고 기판(502) 상에서 중지된다. 기판(502)은 제 2 트렌치(516)의 기저부에 대한 전기적 접속부를 제공하는 컨택트(도시안됨)를 포함한다. 컨택트는 상호 접속 구조물에서 사용되는 표준 도전성 라인 및/또는 비아를 포함한다. 일 실시예에서, 희생 물질의 박막 층(508)의 나머지는 상호 접속 구조물의 일부로서 유지된다. 다른 실시예에서, 희생 물질의 박막 층의 나머지는 하나의 트랙에서 다른 트랙으로 전류가 통과하는 것을 방지하는 절연 특성을 갖는다. 상호 접속 구조물 설계가 하나의 트랙에서 다른 트랙으로 통과하는 전류를 필요로 하는 다른 실시예에서, 희생 물질의 박막 층(508)의 나머지는 도전성 특성을 갖는다.
도 5n 및 도 5o에서, 협소한 제 2 트렌치(516)는 강자성 물질 또는 페리 자성 물질로 채워진다. 일 실시예에서, 제 2 트렌치(516)를 채우는 강자성 물질 또는 페리 자성 물질은 페리 자성 물질(가령, 도 1a에 도시됨)을 포함한다. 다른 실시예에서, 제 2 트렌치(516)를 채우는 강자성 물질 또는 페리 자성 물질은 두 개 이상의 강자성 물질 또는 페리 자성 물질의 조성물(가령, 도 4에 도시됨)을 포함한다. 이는 데이터 트랙을 생성한다. 컨택트는 도전성 라인 및/또는 도전성 비아를 포함하는 표준 상호 접속 배선 레벨을 통해 데이터 트랙 위에 형성될 수 있다. 일 실시예에서, 제 1 트렌치(506)를 코팅한 희생 물질의 층(508)의 나머지는 인접하는 데이터 트랙들 간에 전류가 흐르지 못하게 하는 절연 물질을 포함한다. 제 2 실시예에서, 나머지 유전체 물질은 도 5h의 레지스트의 형성 이전의 내부의 유전체 물질 스택(512)의 분극화 동안 외부의 유전체 물질 스택 위에서 제거된다. 이 실시예에서, 도 5p에 도시된 바와 같이, 높은 종횡비의 제 2 트렌치(516)의 적어도 일부는 선택적으로 채워지며, 외부의 작은 종횡비를 갖는 제 2 트렌치(516)는 전기 절연 분리 트렌치(518)로서 기능하도록 채워지지 않은 채로 남아 있다.
도 6a 및 도6b는 도 3에 도시된 자기 데이터 트랙(600)을 제조하는 방법의 일 실시예를 도시한다. 특히, 도 6a는 도 5a의 대체를 나타내며 이로써 도 3에 도시된 자기 데이터 트랙의 제조를 위한 도 5a 내지 도 5p에 도시된 방법을 적응시킨다.
도 6a에 도시된 바와 같이, 유전체 물질의 다층 스택(304)이 기판(302) 상에 형성된다. 도 3과 관련하여 전술한 바와 같이, 유전체 물질의 다층 스택(304)은 이 실시예에서 일정하게 교번하는 제 1 유전체 물질층(312)과 제 3 유전체 물질(314)층을 포함한다.
도 6b에 도시된 바와 같이, 도 5b 내지 도 5m에 도시된 단계들의 나머지는 다음에 도 5b 내지 도 5p에서 도시된 유전체 물질의 다층 스택(504)을 대체하는 제 1 유전체 물질과 제 3 유전체 물질의 다층 스택으로 수행된다. 도 6b에 도시된 최종 구조물은 내부의 유전체 물질 스택(308)(제 2 유전체 물질을 포함함)과, 제 2 트렌치(318)와, 제 2 트렌치(318) 내에서 제 3 유전체 물질(314)을 약간 리세스하도록 등방성으로 에칭된 노치(316)를 포함한다. 다른 실시예에서, 제 3 유전체 물질(314)보다는 제 1 유전체 물질(312)이 리세스된다. 제 2 트렌치(318)와 노치(316)를 도 5n 내지 도 5o에 도시된 것과 유사한 방식으로 강자성 물질 또는 페리 자성 물질로 채운 후, 도 3에 도시된 바와 같은 자기 데이터 트랙이 생성된다.
도 7a 내지 도 7c는 자기 데이터 트랙을 제조하는 방법의 제 2 실시예를 도시한다. 특히, 도 7a 내지 도 7c는 제조 단계의 단면 및 상부 평면도를 도시하며, 도 7a 내지 도 7c는 본 발명에 따른 방법의 흐름도로서 기능한다.
도 7a에서, 제 1 트렌치가 유전체 물질의 제 1 스택(704)을 단지 어느 정도만 관통하도록 에칭되는 것을 제외하고는, 상호 접속 구조물(700)이 도 5a 내지 도 5h와 관련하여 전술한 방법과 유사한 방식으로 제조되어, 트렌치의 기저부(706a)가 층(720)의 상부와 접촉하게 된다. 일 실시예에서, 층(720)은 유전체 물질이거나 실리콘과 같은 기판 물질이다. 희생 물질의 컨포멀 층(708)은 제 1 트렌치(706)의 표면 위에 증착되며, 제 1 트렌치(706)는 제 2 유전체 물질(712)로 채워진다. 제 2 유전체 물질(712)은 평탄화되고, 레지스트(714)가 형성되고 패터닝된다.
도 7b에서, 제 2 트렌치(716)가 (도면을 참조하여 전술한 실시예에서와 마찬가지로) 형성되고 기판(702) 위에서보다는 유전체 층(720) 위에서 중지된다.
도 7c에서, 제 2 트렌치(716)의 높이는 기판(702)으로 연장된다. 다음에, 데이터 트랙은 제 2 트렌치(716)를 강자성 물질로 채우고 제 2 트렌치(716)의 상부 및 기저부에 대한 컨택트를 제공함으로써 전술한 바와 같은 동일한 방식으로 형성된다.
상호 접속 구조물(700)은, 데이터 트랙이 실리콘 웨이퍼와 같은 기판 물질 내로 연장된다면 효과적으로 구현될 수 있다. 이러한 경우, 에칭층(즉, 에칭층(720)의 제 2 부분의 에칭 화학 반응은 원래의 유전체 물질의 제 1 스택(704)의 에칭 화학 반응과는 실질적으로 상이하다. 이러한 예에서, 층(720)은 실리콘 또는 비정질 실리콘을 포함할 수 있으며, 유전체 물질의 제 1 스택(704)은 산화물, 질화물 또는 다공성을 갖거나 갖지 않는 로우 k 유전체 물질 중의 하나 이상을 포함할 수 있다.
상호 접속 구조물(700)은 또한 매우 깊은 데이터 트랙과 함께 사용하기에 효과적일 수 있다. 제 2 유전체 물질(712)이 채워질 수 있는 제 1 트렌치(706)의 높이에 대해 제한이 있다면, 도 7a 내지 도 7c에 도시된 방법은 데이터 트랙의 높이를 연장하는데 포함될 수 있다. 이러한 방법에 따라, 데이터 트랙의 치수들은 제 2 트렌치(716)의 상부 영역에 의해 결정된다. 동일한 치수들이 층(720) 내로 연장될 수 있다. (층(720) 내의) 데이터 트랙의 기저부 영역의 반응성 이온 에칭 동안, (유전체 물질의 제 1 스택(704)과 제 2 유전체 물질(712) 간의) 데이터 트랙의 상부 영역은 데이터 트랙의 기저부 영역의 치수들을 규정하기 위한 에칭 마스크로서 기능한다.
전술한 설명이 본 발명의 실시예에 관한 것이지만, 본 발명의 다른 실시예들이 본 발명의 기본 영역 내에서 개정될 수 있다. 본 명세서에 제공된 다양한 실시예 또는 부분은 다른 실시예를 생성하도록 조합될 수 있다. 또한, 상부, 측면, 기저부, 전면, 및 후면 등과 같은 용어들은 상대적이거나 위치적인 용어이며 도면에 도시된 실시예들에 관련하여 사용되며 이와 같이 용어들은 상호 변경될 수 있다.
100: 상호 접속 구조물 102: 기판
104: 외부의 유전체 물질 스택 106: 자기 데이터 트랙
104: 외부의 유전체 물질 스택 106: 자기 데이터 트랙
Claims (10)
- 상호 접속 구조물로서,
제 1 유전체 물질을 포함하는 제 1 유전체 물질 스택과,
상기 제 1 유전체 물질 스택을 둘러싸며 적어도 하나의 제 2 유전체 물질을 포함하는 제 2 유전체 물질 스택과,
상기 제 1 유전체 물질 스택과 상기 제 2 유전체 물질 스택의 사이에 배치되는 적어도 하나의 도전성 요소를 포함하며,
상기 적어도 하나의 도전성 요소는 높은 종횡비와 실질적으로 직사각형의 단면을 갖는
상호 접속 구조물.
- 제 1 항에 있어서,
상기 제 2 유전체 물질 스택은,
제 1 복수의 제 2 유전체 물질층과,
제 2 복수의 제 3 유전체 물질층을 포함하며,
상기 제 1 복수의 제 2 유전체 물질층과 상기 제 2 복수의 제 3 유전체 물질층은 교번하는 방식으로 정렬되는
상호 접속 구조물. - 메모리 디바이스로서,
제 1 유전체 물질을 포함하는 제 1 유전체 물질 스택과,
상기 제 1 유전체 물질 스택을 둘러싸며 적어도 하나의 제 2 유전체 물질을 포함하는 제 2 유전체 물질 스택과,
상기 제 1 유전체 물질 스택과 상기 제 2 유전체 물질 스택의 사이에 배치되어 정보를 저장하는 적어도 하나의 데이터 트랙을 포함하며,
상기 적어도 하나의 데이터 트랙은 높은 종횡비와 실질적으로 직사각형의 단면을 갖는
메모리 디바이스.
- 제 3 항에 있어서,
상기 적어도 하나의 데이터 트랙은,
복수의 자기 도메인과,
상기 복수의 자기 도메인을 분리하는 복수의 자기 도메인 월을 포함하는
메모리 디바이스.
- 제 4 항에 있어서,
상기 적어도 하나의 데이터 트랙은 자기 시프트 레지스터 메모리 디바이스를 형성하며, 복수의 자기 도메인의 방위들은 상기 적어도 하나의 데이터 트랙에 전류를 통과시킴으로써 시프트되는
메모리 디바이스.
- 전기적 상호 접속 구조물 제조 방법으로서,
제 1 유전체 물질을 포함하는 제 1 유전체 물질 스택을 제공하는 단계와,
상기 제 1 유전체 물질 스택을 둘러싸며 적어도 하나의 제 2 유전체 물질을 포함하는 제 2 유전체 물질 스택을 제공하는 단계와,
상기 제 1 유전체 물질 스택과 상기 제 2 유전체 물질 스택의 사이에 배치되어 정보를 저장하는 적어도 하나의 도전성 요소를 제공하는 단계를 포함하며,
상기 적어도 하나의 도전성 요소는 높은 종횡비와 실질적으로 직사각형의 단면을 갖는
전기적 상호 접속 구조물 제조 방법.
- 제 6 항에 있어서,
상기 적어도 하나의 도전성 요소를 제공하는 단계는
기판 상에 상기 제 2 유전체 물질 스택을 형성하는 단계와,
상기 제 2 유전체 물질 스택 내로 제 1 트렌치를 에칭하는 단계와,
제 1 박막 물질층으로 상기 제 1 트렌치를 라이닝하는 단계와,
상기 제 1 트렌치의 나머지를 유전체 물질의 상기 제 1 유전체 물질 스택으로 채우는 단계와,
상기 제 1 박막 물질층 내로 적어도 하나의 제 2 트렌치를 에칭하는 단계를 포함하며,
상기 제 2 트렌치는 높은 종횡비와 실질적으로 직사각형의 단면을 갖는
전기적 상호 접속 구조물 제조 방법.
- 제 7 항에 있어서,
상기 적어도 하나의 제 2 트렌치의 적어도 하나를 강자성 물질 및 페리 자성 물질 중의 적어도 하나로 채우는 단계를 더 포함하는
전기적 상호 접속 구조물 제조 방법.
- 제 8 항에 있어서,
상기 적어도 하나의 제 2 트렌치의 적어도 하나를 전기 화학적 증착을 통해 채우는 단계를 더 포함하는
전기적 상호 접속 구조물 제조 방법. - 제 7 항에 있어서,
상기 도전성 요소의 폭 및 상기 제 1 박막 물질층의 폭과 실질적으로 동일한 폭을 갖는 하나 이상의 전기 절연성 트렌치를 제공하는 단계를 더 포함하며,
상기 하나 이상의 전기 절연성 트렌치는 인접하는 도전성 요소들 간에 배치되는
전기적 상호 접속 구조물 제조 방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/838,663 US7755921B2 (en) | 2007-08-14 | 2007-08-14 | Method and apparatus for fabricating sub-lithography data tracks for use in magnetic shift register memory devices |
| US11/838,663 | 2007-08-14 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20100058476A true KR20100058476A (ko) | 2010-06-03 |
Family
ID=40351140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020107003152A KR20100058476A (ko) | 2007-08-14 | 2008-08-13 | 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙 제조 방법 및 장치 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7755921B2 (ko) |
| JP (1) | JP2010537409A (ko) |
| KR (1) | KR20100058476A (ko) |
| WO (1) | WO2009023739A1 (ko) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7947569B2 (en) * | 2008-06-30 | 2011-05-24 | Infineon Technologies Austria Ag | Method for producing a semiconductor including a foreign material layer |
| US7943449B2 (en) * | 2008-09-30 | 2011-05-17 | Infineon Technologies Austria Ag | Semiconductor component structure with vertical dielectric layers |
| US8750012B1 (en) | 2013-01-04 | 2014-06-10 | International Business Machines Corporation | Racetrack memory with low-power write |
| US9123421B2 (en) | 2013-01-21 | 2015-09-01 | International Business Machines Corporation | Racetrack memory cells with a vertical nanowire storage element |
| US9034758B2 (en) * | 2013-03-15 | 2015-05-19 | Microchip Technology Incorporated | Forming fence conductors using spacer etched trenches |
| US9583435B2 (en) | 2013-03-15 | 2017-02-28 | Microchip Technology Incorporated | Forming fence conductors using spacer etched trenches |
| CN105244043B (zh) * | 2014-07-11 | 2018-09-21 | 华为技术有限公司 | 磁性存储轨道和磁性存储器 |
| JP2021048240A (ja) | 2019-09-18 | 2021-03-25 | キオクシア株式会社 | 磁気メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7108797B2 (en) * | 2003-06-10 | 2006-09-19 | International Business Machines Corporation | Method of fabricating a shiftable magnetic shift register |
| US6834005B1 (en) | 2003-06-10 | 2004-12-21 | International Business Machines Corporation | Shiftable magnetic shift register and method of using the same |
| US7416905B2 (en) | 2005-10-17 | 2008-08-26 | International Busniess Machines Corporation | Method of fabricating a magnetic shift register |
-
2007
- 2007-08-14 US US11/838,663 patent/US7755921B2/en active Active
-
2008
- 2008-08-13 KR KR1020107003152A patent/KR20100058476A/ko not_active Application Discontinuation
- 2008-08-13 JP JP2010521157A patent/JP2010537409A/ja active Pending
- 2008-08-13 WO PCT/US2008/073066 patent/WO2009023739A1/en active Application Filing
Also Published As
| Publication number | Publication date |
|---|---|
| JP2010537409A (ja) | 2010-12-02 |
| US7755921B2 (en) | 2010-07-13 |
| WO2009023739A1 (en) | 2009-02-19 |
| US20090046493A1 (en) | 2009-02-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20100058476A (ko) | 자기 시프트 레지스터 메모리 디바이스에 사용하기 위한 서브-리소그래피 데이터 트랙 제조 방법 및 장치 | |
| US7598097B2 (en) | Method of fabricating a magnetic shift register | |
| US6955926B2 (en) | Method of fabricating data tracks for use in a magnetic shift register memory device | |
| US7108797B2 (en) | Method of fabricating a shiftable magnetic shift register | |
| JP4186046B2 (ja) | Ｍｒａｍ電極用保護構造 | |
| JP4555780B2 (ja) | 高密度及び高プログラミング効率のｍｒａｍ設計 | |
| US20110076784A1 (en) | Fabrication of Magnetic Element Arrays | |
| KR100954507B1 (ko) | 자기저항 효과 소자 및 자기 메모리 장치 | |
| JP4138254B2 (ja) | 記憶セル構造、およびこれを製造する方法 | |
| CN102017208A (zh) | 自旋力矩转移磁性隧道结架构和集成 | |
| TW200406938A (en) | Magnetic memory device and its manufacturing method | |
| JP2005294848A (ja) | 磁気メモリセルアレイおよびその製造方法 | |
| US7041603B2 (en) | Method for producing magnetic memory device | |
| JP2007324269A (ja) | 磁気記憶装置とその製造方法 | |
| JP2002538614A5 (ko) | ||
| US7109045B2 (en) | Method for preparing a ring-formed body, and magnetic memory device and method for manufacturing the same | |
| KR101242786B1 (ko) | 메모리 셀, 메모리 회로, 자기 메모리 셀을 자기장으로부터 차폐하는 방법 및 복수의 자기 메모리 셀을 각각의 자기장으로부터 차폐하는 방법 | |
| JP2007324172A (ja) | 磁気メモリ装置及びその製造方法 | |
| JP2007324171A (ja) | 磁気メモリ装置及びその製造方法 | |
| JP2020155459A (ja) | 磁気記憶装置及びその製造方法 | |
| TWI811638B (zh) | 磁性記憶體 | |
| KR20040040364A (ko) | 자기 기억 장치 및 그 제조 방법 | |
| TW498326B (en) | Formation method of magneto-resistance RAM with magnetic tunnel junction | |
| TWI324405B (en) | Method of fabricating data tracks for use in a magnetic shift register memory device | |
| KR20120063320A (ko) | 수평 자기 이방성 물질의 자유 자성층을 포함하는 스토리지 노드, 이를 포함하는 자기 메모리 소자 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |