KR20100018457A - Erasing method of non-volatile semiconductor memory device - Google Patents
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Abstract
Description
본 발명은 비휘발성 반도체 메모리 장치의 소거 방법에 관한 것으로, 좀더 자세하게는, NOR 플래시 메모리의 소거 방법에 관한 것이다.The present invention relates to an erase method of a nonvolatile semiconductor memory device, and more particularly, to an erase method of a NOR flash memory.
NOR 플래시 메모리는 전기적으로 소거/프로그램가능한 비휘발성의 반도체 메모리이다. 그 소거 모드에는, 일본국 특허 공개 2000-348492호 공보 및 특허 공개 평 8-77782호 공보에 개시된 바와 같이, 블록 소거, 멀티 블록 소거, 칩 소거가 존재한다.NOR flash memory is an electrically erasable / programmable nonvolatile semiconductor memory. In the erase mode, there are block erase, multi-block erase, and chip erase, as disclosed in Japanese Patent Laid-Open Nos. 2000-348492 and 8-77782.
그럼에도, 최근에, NOR 플래시 메모리에서는, 소거 단위의 대용량화가 진행하고 있다. 이전은 소거 단위는 0.5 Mbit이었지만, 지금은 2 Mbit의 용량으로 증가하고 있다. 이는, MLC(Muti Level Cell)이 적용되는 장치의 증가와, 칩사이즈의 축소화를 추구하는 것에 따른다.Nevertheless, in recent years, NOR flash memories have increased in capacity. Previously, the erase unit was 0.5 Mbit, but now it is increasing to a capacity of 2 Mbit. This is due to the increase in the number of devices to which MLC (Muti Level Cell) is applied and the reduction in chip size.
이를 구현하기 위해서는, 단순히 소거 단위 내에 포함되는 물리적인 메모리 셀 수를 증가시키지 않으면 안된다. 예를 들면, MLC 기술을 이용해서 2 Mbit의 소거 단위를 구현할 경우는, 그 내부의 물리적인 메모리 셀은 1 메가 개가 되고, 지 금까지의 배의 메모리 셀 수가 필요로 한다.In order to implement this, it is necessary to simply increase the number of physical memory cells included in the erase unit. For example, when implementing an erase unit of 2 Mbit using MLC technology, the internal physical memory cells are 1 megabyte, and the number of memory cells up to now is required.
그러나, 상기와 같은 방법을 취할 경우, 문제점이 발생한다. 이 문제점을, 물리 메모리셀 수가 1메가 개의 경우를 가정해서 설명하면, 우선, 물리 메모리 셀 수가 배가 되므로, 소거 종료시의 메모리 셀의 문턱 값(threshold value) 분포(Vt 분포)가 0.5메가의 경우에 비교해서 넓어질 가능성이 높다. 도 5에는, 예상되는 소거 문턱전압 분포의 특성도를 나타낸다. 이는, 소거 직후로, 소거 후의 트리트먼트전이다. 실선으로 보여주는 1메가의 메모리 셀의 소거 문턱전압 분포가, 점선으로 보여주는 0.5메가의 소거 문턱전압 분포보다 넓다.However, when the above method is taken, problems arise. The problem is explained assuming that the number of physical memory cells is 1 mega. First, since the number of physical memory cells is doubled, the threshold value distribution (Vt distribution) of the memory cells at the end of erasing is 0.5 mega. It is likely to widen in comparison. 5 shows a characteristic diagram of an expected erase threshold voltage distribution. This is immediately after the erase and before the treatment after the erase. The erase threshold voltage distribution of the 1 megabyte memory cell shown by the solid line is wider than the 0.5 megabyte erase threshold voltage shown by the dotted line.
NOR 플래시 메모리의 경우, 과소거가 발생하지 않도록 관리할 필요가 있으므로, 문턱전압 분포가 퍼지면 소거 검증의 수준을 높게 해서 과소거의 발생율을 억제할 필요가 있다. 하지만, 이는 소거 메모리 셀의 문턱전압의 상한이 증가되는 것을 의미하므로, 읽기 마진의 악화 등의 문제가 발생한다.In the case of a NOR flash memory, it is necessary to manage so that over erasure does not occur. Therefore, when the threshold voltage distribution spreads, it is necessary to increase the level of erasure verification to suppress the occurrence rate of over erasure. However, since this means that the upper limit of the threshold voltage of the erase memory cell is increased, problems such as deterioration of read margins occur.
1메가 메모리 셀에서 0.5메가 메모리 셀과 동등한 소거 문턱전압 분포를 실현시키기 위해서는, 제조 공정의 변경도 시야에 넣어서 평가, 조정을 행할 필요가 있는 것으로 생각되어, 제품에의 신속한 적용은 어렵다.In order to realize an erase threshold voltage distribution equivalent to that of a 0.5 mega memory cell in a 1 mega memory cell, it is considered that it is necessary to carry out evaluation and adjustment of a change in the manufacturing process as well, so that it is difficult to quickly apply it to a product.
그러면, 실제로는 0.5 메가 메모리 셀의 소거 유닛을 구성하고, 이 소거 유닛을 2개 사용해서 실제의 소거 단위를 구성하고, 이 소거 유닛을 직렬로 소거하도록 하면, 종래의 0.5메가 메모리 셀의 소거 문턱전압 분포 폭으로 억제하는 것이 가능해 진다. 게다가, 종래의 소거와 같으므로, 제조 공정의 재검토나 평가도 필요없다.Then, when the erase unit of the 0.5 mega memory cell is actually configured, the actual erase unit is configured by using the two erase units, and the erase unit is erased in series, the erase threshold of the conventional 0.5 mega memory cell The voltage distribution width can be suppressed. In addition, since it is the same as the conventional erasing, the review and evaluation of a manufacturing process are also unnecessary.
그러나, 이 방법에서는, 소거 시간이 문제가 된다. 2 개의 소거 유닛을 직렬로 소거하기 위해서, 소거에 필요한 시간은 당연 종래의 0.5메가 메모리 셀의 소거 시의 약 2배가 된다. 이래서는 제품 성능을 만족시킬 수 없을 가능성이 있다.However, in this method, erase time becomes a problem. In order to erase two erase units in series, the time required for erasing is about twice that of erasing a conventional 0.5 mega memory cell. This may not satisfy product performance.
본 발명은 상술 된 문제점을 해결하기 위하여 제품소거 단위가 대용량화되더라도, 소거 문턱전압 분포가 0.5메가 메모리 셀 소거의 때와 동등하고, 또한 소거 시간도 동등한 수준을 구현하는 비휘발성 반도체 메모리 장치의 소거 방법을 제공하는 것을 목적으로 한다.The present invention provides a method of erasing a nonvolatile semiconductor memory device in which the erase threshold voltage distribution is equivalent to that of erasing 0.5 mega memory cells and the erasing time is equivalent even when the product erasing unit is enlarged to solve the above-mentioned problem. The purpose is to provide.
본 발명의 실시 예에 따른 소거 단위를 복수의 내부 소거 유닛들로 분리하는 비휘발성 메모리 장치의 소거 방법은, 상기 복수의 내부 소거 유닛들 중 어느 하나 내부 소거 유닛에 대한 소거 검증 동작을 수행하고, 상기 검증 동작 수행결과로써 페일이 검출될 때 상기 검출된 페일 정보를 기억하고, 상기 어느 하나의 내부 소거 유닛으로부터 다음 내부 소거 유닛에 대한 소거 검증 동작을 수행하는 과정을 반복함으로써, 상기 복수의 내부 소거 유닛들 각각에 대한 소거 검증 동작을 수행하고, 이후에, 상기 기억된 페일 정보를 근거로 하여 페일된 내부 소거 유닛에 소거 전압을 인가하고, 소거 검증 동작이 패스될 때까지 상기 페일된 내부 소거 유닛에 상기 소거 전압을 인가하는 동작을 반복하고, 소거 검증 동작이 패스된 내부 소거 유닛은 소거 검증 동작을 차단하는 것을 특징으로 한다.An erase method of a nonvolatile memory device for dividing an erase unit into a plurality of internal erase units according to an embodiment of the present disclosure may include performing an erase verification operation on any one of the plurality of internal erase units. When the fail is detected as a result of performing the verify operation, the detected fail information is stored, and the process of performing an erase verify operation on the next internal erase unit from one of the internal erase units is repeated, thereby performing the plurality of internal erases. Perform an erase verify operation on each of the units, and then apply an erase voltage to the failed internal erase unit based on the stored fail information, and until the erase verify operation passes, the failed internal erase unit The operation of applying the erase voltage to the controller is repeated, and the internal erase unit to which the erase verify operation has been passed is performed. Characterized in that the block.
실시 예에 있어서, 상기 소거 단위를 내부 소거 유닛마다 분리하기 위해서, 메모리 셀 어레이가 구성되는 웰이 내부 소거 유닛마다 분리되고, 별도로 제어되는 것을 특징으로 한다.In an exemplary embodiment, in order to separate the erase unit for each internal erase unit, a well in which a memory cell array is configured may be separated for each internal erase unit and separately controlled.
실시 예에 있어서, 상기 소거 단위를 내부 소거 유닛마다 분리하기 위해서는, 메모리 셀 어레이가 구성되는 웰이 공유되지만, 워드 라인을 내부 소거 유닛마다 별도로 제어되는 것을 특징으로 한다.In an exemplary embodiment, in order to separate the erase unit for each internal erase unit, a well in which a memory cell array is configured is shared, but a word line is separately controlled for each internal erase unit.
실시 에에 있어서, 상기 소거 단위를 내부 소거 유닛마다 분리하기 위해서는, 메모리 셀 어레이가 구성되는 웰이 내부 소거 유닛마다 분리되고, 별도로 제어되고, 또한 워드 라인도 내부 소거 유닛마다 별도로 제어되는 것을 특징으로 한다.In an embodiment, in order to separate the erase unit for each internal erase unit, a well in which a memory cell array is configured may be separated for each internal erase unit, separately controlled, and a word line may be separately controlled for each internal erase unit. .
본 발명에 따른 비휘발성 메모리 장치의 소거 방법은, 복수의 소거 유닛들에 대하여 동시에 소거 동작을 수행하고, 복수의 소거 유닛들 각각에 대하여 순차적으로 소거 검증 동작을 수행하고, 상기 소거 검증 동작시 페일된 소거 유닛에 대하여 페일 정보를 기억하고,상기 기억된 페일 정보에 기초하여 상기 페일된 소거 유닛에 대한 소거 동작 및 소거 검증 동작을 다시 수행하되, 소거 검증 동작이 패스된 소거 유닛에 대하여는 소거 동작이 차단된다.An erase method of a nonvolatile memory device according to an embodiment of the present invention may perform an erase operation on a plurality of erase units simultaneously, sequentially perform an erase verify operation on each of the plurality of erase units, and fail during the erase verify operation. The erase information is stored in the erase unit, and the erase operation and the erase verify operation are performed on the failed erase unit based on the stored fail information, and the erase operation is performed on the erase unit to which the erase verify operation has passed. Is blocked.
본 발명에 따른 또 다른 비휘발성 메모리 장치의 소거 방법은, 제 1 및 제 2 소거 유닛들을 소거하는 단계; 상기 소거된 제 1 소거 유닛을 소거 검증하고, 상기 소거 검증 결과로써 페일이 검출될 때 페일 정보를 기억하는 단계; 상기 제 1 소거 유닛의 소거 검증 후에 상기 소거된 제 2 소거 유닛을 소거 검증하고, 상기 검증 결과로써 페일이 검출될 때 페일 정보를 기억하는 단계; 및 상기 기억된 페일 정보에 기초하여 상기 제 1 혹은 제 2 소거 유닛을 다시 소거 및 소거 검증하는 단계를 반복한다.Another method of erasing a nonvolatile memory device according to the present invention includes: erasing first and second erase units; Erase verifying the erased first erase unit and storing fail information when a fail is detected as the erase verify result; Erase verifying the erased second erase unit after erase verify of the first erase unit, and storing fail information when a fail is detected as the verification result; And erasing and erasing the first or second erasing unit again based on the stored fail information.
본 발명의 비휘발성 반도체 메모리 장치의 소거 방법에 따르면, 상기와 같은 소거 단위구조 및 소거 알고리즘을 채용하는 것으로써, 제품소거 단위가 대용량화되더라도, 제조 공정의 변경 없이 제품에 적용할 수 있고, 소거 문턱전압 분포를 종래와 동등하게 할 수 있고, 또한, 소거 시간이나 종래와 비슷하게 할 수 있다.According to the erase method of the nonvolatile semiconductor memory device of the present invention, by adopting the erase unit structure and the erase algorithm as described above, even if the product erasure unit becomes large, it can be applied to a product without changing the manufacturing process, and the erase threshold The voltage distribution can be made equivalent to the conventional one, and can be made similar to the erase time or the conventional one.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 본 발명의 실시 예를 첨부된 도면을 참조하여 설명할 것이다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention.
도 2는, 플래시 메모리 셀의 간단한 단면 구조와 소거 동작시에 있어서의 전위상태를 보여주는 도면이다. 이 플래시 메모리 셀은, Ｐ형 기판(11)에 N웰 (12)과 P웰 (13)이 형성되고, P웰 (13) 내에 메모리 셀의 소스·드레인 영역(14)이 형성될 것이다. 더욱이, 이 소스·드레인 영역(14)사이에서 P웰 (13)위로 플로팅 게이트(15)와 컨트롤 게이트(16)이 적층되어 형성될 것이다. 컨트롤 게이트(16)는 워드 라인(WL)에 연결될 것이다.2 is a diagram showing a simple cross-sectional structure of a flash memory cell and a potential state during an erase operation. In the flash memory cell, the N well 12 and the
이러한 플래시 메모리 셀을 갖는 현재의 NOR 플래시 메모리에서는, 데이터 소거 시에 워드 라인(WL)에 챠지 펌프로부터 큰 부전압(Vneg)(∼-9V)을 인가하고, 웰(12,13)측에는 다른 챠지 펌프로부터 큰 정전압(Vpm)(∼9V)을 인가할 것이다. 그러면, 플로팅 게이트(15)에 존재하는 전자가 FN 터널 현상에 의해 웰(13,12)측으로 인출되어, 데이터가 소거될 것이다. 또한, 소거 검증은, 소거 셀의 문턱 전압 보다도 큰 기준전압을 워드 라인(WL)에 인가하여 읽기를 수행하고, 읽기가 수행되면 소 거가 수행되고 있다고 판단하고, 읽기가 되지 않을 경우에는 소거가 불완전하다라고 판단하고, 다시 소거 처리를 수행할 것이다.In the current NOR flash memory having such a flash memory cell, a large negative voltage Vneg (˜-9V) is applied from the charge pump to the word line WL at the time of data erasing, and another charge is applied to the
도 3은, 상술 된 플래시 메모리 셀을 소유하는 NOR 플래시 메모리의 메모리 셀 어레이 구조를 보여주는 평면도이다. 이 메모리 셀 어레이는, 복수의 워드 라인과, 복수의 비트 라인과, 그것들에 연결된 복수의 메모리 셀을 포함할 것이다. 메모리 셀 어레이는 소거 단위로서의 블록(BLK), 예를 들면 256 블록을 구비할 것이다.3 is a plan view showing a memory cell array structure of a NOR flash memory that owns the flash memory cell described above. This memory cell array will include a plurality of word lines, a plurality of bit lines, and a plurality of memory cells connected to them. The memory cell array may include a block BLK as an erase unit, for example, 256 blocks.
본 발명의 제 1 실시 예에서는, NOR 플래시 메모리로 규정된 소거 단위(블록)을, 도 3에 도시된 바와 같이, 그것보다 작은 복수의 내부 소거 유닛으로 구현할 것이다. 현재, 1 메가 메모리 셀의 소거 단위(블록)을 고려하면, 이는 내부적으로는 0.5 메가 메모리 셀의 소거 유닛 2개 (유닛A, 유닛B)로 구현되어 있는 것이다.In the first embodiment of the present invention, an erase unit (block) defined as a NOR flash memory will be implemented with a plurality of internal erase units smaller than that, as shown in FIG. At present, considering an erase unit (block) of a 1 mega memory cell, it is internally implemented as two erase units (unit A and unit B) of a 0.5 mega memory cell.
그리고, 본 발명의 제 1 실시 예에서는, 상기와 같은 소거 단위 구조에 대하여 다음과 같은 소거 알고리즘으로 소거 동작을 수행할 것이다.In the first embodiment of the present invention, an erase operation will be performed on the erase unit structure as described below with an erase algorithm.
(1) 처음에는, 내부 소거 유닛 모두에 동시에 소거 전압이 인가될 것이다.(1) Initially, the erase voltage will be applied to all the internal erase units simultaneously.
(2) 소거 검증은 각 소거 유닛마다 직렬로 수행될 것이다.(2) The erase verification will be performed in series for each erase unit.
(3) 최초의 유닛(A)에서 소거 검증의 페일이 검출되면, 거기에서 그 유닛(A)의 소거 검증을 중지하고, 소거 검증 페일의 플래그가 기억부에 기억되고 유닛(B)가 동작할 것이다.(3) When a fail of erasure verification is detected in the first unit A, the erasure verification of the unit A is stopped there, and the flag of the erasure verification fail is stored in the storage unit and the unit B operates. will be.
(4) 그 다음에 유닛(B)의 소거 검증이 수행되고, 여기에서 소거 검증의 페일 이 검출되면 거기에서 유닛(B)의 소거 검증이 중지되고, 소거 검증 페일의 플래그가 기억부에 기억될 것이다.(4) Then, erase verification of the unit B is performed, and if a fail of erase verification is detected here, erase verification of the unit B is stopped there, and a flag of the erase verify fail is stored in the storage unit. will be.
(5) 양쪽 소거 유닛의 소거 검증이 페일되었으므로, 기억한 플래그에 근거하여 양쪽 소거 유닛에 대하여 소거 전압이 인가될 것이다.(5) Since the erase verification of both erase units has failed, an erase voltage will be applied to both erase units based on the stored flag.
(6) 이 동작이 반복될 것이다.(6) This operation will be repeated.
(7) 그 반복 중에서, 어떤 시점으로 유닛(A)의 소거 검증이 페일되고, 그 후의 유닛(B)의 소거 검증이 패스될 경우에는, 다음 소거 전압이 유닛(A)에 인가될 것이다.(7) In the repetition, when the erase verification of the unit A is failed at some point in time, and the erase verification of the subsequent unit B is passed, the next erase voltage will be applied to the unit A.
(8) 혹은, 그 반복 중에서, 어떤 시점으로 유닛(A)의 소거 검증이 패스되고, 그 후의 유닛(B)의 소거 검증이 페일될 경우에는, 다음 소거 전압은 유닛(B)에 인가될 것이다.(8) Or, if the erase verification of the unit A is passed at some point during the repetition and the erase verification of the unit B subsequently fails, the next erase voltage will be applied to the unit B. .
(9) 이렇게 하여, 양쪽 소거 유닛의 소거 검증이 패스될 때까지 상기 동작을 반복할 것이다. 이때, 소거 검증이 패스된 소거 유닛에 대하여는 소거 검증을 수행하지 않는다.(9) In this way, the above operation will be repeated until the erase verification of both erase units is passed. In this case, the erase verification is not performed on the erase unit that has passed the erase verification.
도 1은 상술 된 소거 알고리즘을 구체적으로 보여주는 플로우 챠트이다. 이 플로우 챠트에 따라 상기의 소거 알고리즘을 보다 구체적으로 설명하면, 소거 동작이 시작되고, 스텝(S1)에서는 소거전 트리트먼트가 수행되면, 다음에 스텝(S2)에서는 A=1,B=1의 플래그가 기억부(도시되지 않음)에 기억될 것이다. 여기에서, 플래그(A)는 도 3의 유닛(A)를 위한 플래그이고, 플래그(B)은 유닛(B)을 위한 플래그이다.1 is a flowchart specifically showing the above-described erasing algorithm. According to this flowchart, the erase algorithm is described in more detail. When the erase operation is started, and the pre-erasure treatment is performed in step S1, next, in step S2, A = 1, B = 1 The flag will be stored in the storage (not shown). Here, the flag A is a flag for the unit A of FIG. 3, and the flag B is a flag for the unit B. FIG.
그 다음에, 스텝(S3)에서는 A=1 및 B=1이기 때문에, 유닛(A 및 B)의 양쪽에 대하여 소거 전압이 인가되고, 소거 동작이 수행될 것이다. 그 다음에, 스텝(S4)에서는 A=1인 것을 검출한 뒤에, 스텝(S5)에서는 A=0이 기억부에 리세트됨과 동시에, 유닛(A)의 소거 검증이 수행될 것이다.Then, in step S3, since A = 1 and B = 1, the erase voltage is applied to both of the units A and B, and the erase operation will be performed. Then, after detecting that A = 1 at step S4, at step S5, A = 0 will be reset to the storage unit and erase verification of the unit A will be performed.
유닛(A)의 소거 검증이 패스한 것이 스텝(S6)에서 검출되면, 스텝(S7)에서는 B=1가 검출된 후에, 스텝(S8)에서는, B=0이 기억부에 리세트됨과 동시에, 유닛(B)의 소거 검증이 수행될 것이다. 그리고, 스텝(S9)에서는 유닛(B)의 소거 검증이 패스한 것이 검출되고, 더욱이, A=0 및 B=0 즉, 유닛(A, B)이 함께 소거 검증이 패스한 것이 스텝(S10)에서 검출되면, 스텝(S11)의 소거 후 트리트먼트를 수행한 후에, “종료”될 것이다.If it is detected at step S6 that the erase verification of the unit A has passed, at step S7 after B = 1 is detected, at step S8, B = 0 is reset to the storage unit and at the same time, The erase verification of the unit B will be performed. Then, at step S9, it is detected that the erase verification of the unit B has passed, and furthermore, A = 0 and B = 0, that is, the erase verification has passed with the units A and B at step S10. If detected at, it will be "ended" after performing the post-erasure treatment of step S11.
이러한 소거 알고리즘에 있어서, 현재, 스텝(S6)에서는 유닛(A)의 소거 검증의 페일을 검출하면, 거기에서 이 유닛(A)의 소거 검증이 중지되고, 소거 검증 페일의 플래그, 즉, A=1이 스텝(S12)에서 기억부에 기억되고, 스텝(S8)의 유닛(B)의 소거 검증이 수행될 것이다.In such an erase algorithm, at step S6, if a fail of erase verification of the unit A is detected, erase verification of the unit A is stopped there, and a flag of the erase verify fail, that is, A = 1 is stored in the storage unit at step S12, and the erase verification of the unit B of step S8 will be performed.
또한, 유닛(B)의 소거 검증에 있어서, 소거 검증 페일을 스텝(S9)에서 검출하면, 거기에서 이 유닛(B)의 소거 검증이 중지되고, 동시에 스텝(S13)에서 유닛(B)의 소거 검증 페일의 플래그, 즉, B=1이 기억부에 기억될 것이다.In the erase verification of the unit B, when the erase verify fail is detected in step S9, the erase verification of the unit B is stopped there, and at the same time, the erase of the unit B is removed in step S13. The flag of the verify fail, that is, B = 1, will be stored in the storage.
그리고, 이 경우는, A, B의 플래그가 “0”이 아닌 것을 스텝(S10)에서 검출하므로 스텝(S3)으로 돌아가고, 플래그 “1”의 유닛 즉, 유닛(A, B)에 대하여 다시 소거 전압이 인가될 것이다.In this case, since it is detected in step S10 that the flags of A and B are not "0", the flow returns to step S3, and the unit of flag "1", that is, the units A and B, is erased again. Voltage will be applied.
이때, 이전 단계의 소거 전압 인가 및 소거 검증으로 유닛(A)의 소거 검증이 패스되면, 플래그(A)가 스텝(S12)에서는 “1”이 세트되지 않고 A=0이므로, 유닛(A)에 대한 소거 전압의 인가는 수행되지 않고, B=1의 유닛(B)에 소거 전압이 인가될 것이다. At this time, if the erase verification of the unit A is passed by the erase voltage application and the erase verification of the previous step, the flag A is not set in step S12, and since "1" is not set, A = 0 in the unit A. The application of the erasing voltage with respect to is not performed, but the erasing voltage will be applied to the unit B of B = 1.
또한, 이전 단계의 소거 전압 인가 및 소거 검증으로 유닛(B)의 소거 검증이 패스되면, 플래그(B)이 스텝(S13)에서는 “1”로 세트되지 않고 B=0이므로, 유닛(B)에 대한 소거 전압의 인가는 수행되지 않고, A=1의 유닛(A)에 소거 전압이 인가될 것이다.In addition, if the erase verification of the unit B is passed by the erase voltage application and the erase verification of the previous step, the flag B is not set to "1" in step S13 and B = 0, so that the unit B The application of the erase voltage with respect to is not performed, and the erase voltage will be applied to the unit A of A = 1.
그리고, 소거 전압이 인가된 후에는, 유닛에 대한 소거 검증이 최초와 같이 수행될 것이다. 이때, 예를 들면 유닛(A)의 소거 검증이 이미 패스되면, A가 스텝(S5)로 “0”으로 리세트되고, 또한, 스텝(S12)에서는 “1”로 세트되지 않고 A=0이기 때문에 스텝(S4)로부터 스텝(S7)로 점프되고, 유닛(A)의 소거 검증은 생략될 것이다.And, after the erase voltage is applied, erase verification for the unit will be performed as initially. At this time, for example, if erase verification of the unit A has already passed, A is reset to "0" in step S5, and A = 0 is not set to "1" in step S12. Therefore, it jumps from step S4 to step S7, and the erase verification of the unit A will be omitted.
또한, 유닛(B)의 소거 검증이 이미 패스되면, B이 스텝(S8)에서 “0”으로 리세트되고, 또한, 스텝(S13)에서는 “1”로 세트되지 않고 B=0이기 때문에 스텝(S7)로부터 스텝(S10)으로 점프되고, 유닛(B)의 소거 검증은 생략될 것이다.In addition, if the erase verification of the unit B has already passed, B is reset to "0" at step S8, and at step S13, since step B13 is not set to "1" and B = 0, the step ( It jumps from S7 to step S10, and the erase verification of the unit B will be omitted.
그리고, 이렇게 동작해서 유닛(A, B)의 소거 검증이 양쪽 모두 패스되면, 즉, 플래그(A, B)이 양쪽 모두 “0”이 되면, 스텝(S10, S11)을 통해서 “종료”될 것이다.In this way, if the erase verification of the units A and B is both passed, that is, if the flags A and B both become "0", they will be "ended" through steps S10 and S11. .
이러한 본 발명의 제 1 실시 예에 따르면, 아래의 효과를 기대할 수 있다.According to the first embodiment of the present invention, the following effects can be expected.
첫째로, 각각의 소거 유닛마다 소거 검증을 수행하고, 그 결과에 따라서 각 소거 유닛으로의 다음 소거 전압 인가의 여부를 판단하고 있다. 그러므로, 실제로는 0.5 메가 메모리 셀의 소거 동작과 동등하게 되고, 종래의 0.5 메가 메모리 셀의 소거 문턱전압 분포로 동등한 분포를 기대할 수 있다.First, erase verification is performed for each erase unit, and according to the result, it is determined whether the next erase voltage is applied to each erase unit. Therefore, it is actually equivalent to the erase operation of the 0.5 mega memory cell, and the equivalent distribution can be expected with the erase threshold voltage distribution of the conventional 0.5 mega memory cell.
둘째로, 소거 전압은 각 소거 유닛에 동시에 인가되므로, 종래의 0.5 메가 메모리 셀의 소거 시간과 동등한 소거 시간을 기대할 수 있다.Secondly, since the erase voltage is simultaneously applied to each erase unit, an erase time equivalent to that of a conventional 0.5 mega memory cell can be expected.
세째로, 종래의 0.5 메가 메모리 셀 소거와 동등하므로, 현행의 제조 공정을 변경할 필요가 없이 적용 가능하다.Thirdly, since it is equivalent to conventional 0.5 mega memory cell erase, it is possible to apply without changing the current manufacturing process.
한편, 소거 단위를 내부 소거 유닛마다 분리해서 내부 소거 유닛마다 소거 전압 인가의 여부를 제어 가능하게 하는 방법은, 이하의 방법이 생각될 수 있다.On the other hand, the following method can be considered as a method of separating the erasing unit for each of the internal erasing units and making it possible to control whether or not the erase voltage is applied to each of the internal erasing units.
1. 소거 유닛마다 메모리 셀 어레이가 구성되어 있는 웰을 분리, 별도로 제어한다.1. The wells in which the memory cell array is configured for each erase unit are separated and separately controlled.
2. 메모리 셀 어레이가 구성되어 있는 웰은 공유하지만, 워드 라인을 소거 유닛마다 별도로 제어한다.2. The wells in which the memory cell array is configured are shared, but the word lines are separately controlled for each erase unit.
3. 소거 유닛마다 메모리 셀 어레이가 구성되어 있는 웰을 분리하여 별도로 제어하고 또한, 워드 라인도 소거 유닛마다 별도로 제어한다.3. The wells in which the memory cell arrays are configured for each erase unit are separated and separately controlled, and the word lines are also separately controlled for each erase unit.
도 4는, 상기 2의 경우의 소거 단위 및 소거 유닛의 구성 예를 보여주는 평면도로서, 이것은 1메가 메모리 셀의 소거 단위의 경우이다. 이 구성 예에 대해서 설명하면, 참조번호(21)는 소거 유닛에서 공유하는 소거 단위로서의 Ｐ웰 영역이고, 이 Ｐ웰 영역(21)의 ｘ방향 중앙부에는 4개의 더미 워드 라인(D1∼D4)이 배치 될 것이다. 이 더미 워드 라인(D1∼D4)을 경계로서 P 웰 영역(21)의 한 방향측의 영역에는 유닛(Ａ)용의 256개의 워드 라인(WL1)이 배치될 것이다.Fig. 4 is a plan view showing an example of the configuration of the erase unit and the erase unit in the case of 2, which is the case of the erase unit of the 1 mega memory cell. Referring to this configuration example, reference numeral 21 denotes a P well region as an erasing unit shared by the erasing unit, and four dummy word lines D1 to D4 are formed at the central portion of the P well region 21 in the X direction. Will be placed. 256 word lines WL1 for the unit A will be arranged in the region on one side of the P well region 21 bordering on the dummy word lines D1 to D4.
다른 쪽, P 웰 영역(21)의 다른 방면측의 영역에는 유닛(B)용의 256개의 워드 라인(WL2)이 배치될 것이다. 또한, 더미 워드 라인(D1∼D4) 부분으로 구분되고, P 웰 영역(21)의 한 방향 측의 영역에는 유닛(A)를 위한 2048개의 비트 라인(ＢＬ1)이 배치되어, P 웰 영역(21)의 다른 방면측의 영역에는 유닛(B)을 위한 2048개의 비트 라인(ＢＬ2)이 배치될 것이다.On the other hand, 256 word lines WL2 for the unit B will be arranged in the region on the other side of the P well region 21. In addition, 2048 bit lines (BL1) for the unit A are arranged in the region on one side of the P well region 21 by the dummy word lines D1 to D4, and the P well region 21 is disposed. 2048 bit lines (BL2) for the unit B will be arranged in the region on the other side of the side.
이상, 본 발명의 실시의 형태에 대해서 설명했다. 본 발명의 실시의 형태는, 본 발명을 NOR 플래시 메모리에 적용했을 경우이지만, 본 발명은 NAND 형의 플래시 메모리에도 적용할 수 있다.In the above, embodiment of this invention was described. The embodiment of the present invention is a case where the present invention is applied to a NOR flash memory, but the present invention can also be applied to a NAND flash memory.
본 발명에 따른 비휘발성 메모리 장치의 소거 방법은, 복수의 소거 유닛들에 대하여 동시에 소거 동작을 수행하고, 복수의 소거 유닛들 각각에 대하여 순차적으로 소거 검증 동작을 수행하고, 상기 소거 검증 동작시 페일된 소거 유닛에 대하여 페일 정보를 기억하고, 상기 기억된 페일 정보에 기초하여 상기 페일된 소거 유닛에 대한 소거 동작 및 소거 검증 동작을 다시 수행하되, 소거 검증 동작이 패스된 소거 유닛에 대하여는 소거 동작이 차단된다.An erase method of a nonvolatile memory device according to an embodiment of the present invention may perform an erase operation on a plurality of erase units simultaneously, sequentially perform an erase verify operation on each of the plurality of erase units, and fail during the erase verify operation. The erase information is stored in the erase unit, and the erase operation and the erase verify operation are performed again on the failed erase unit based on the stored fail information. Is blocked.
본 발명에 따른 또 다른 비휘발성 메모리 장치의 소거 방법은, 제 1 및 제 2 소거 유닛들을 소거하는 단계, 상기 소거된 제 1 소거 유닛을 소거 검증하고, 상기 소거 검증 결과로써 페일이 검출될 때 페일 정보를 기억하는 단계, 상기 제 1 소거 유닛의 소거 검증 후에 상기 소거된 제 2 소거 유닛을 소거 검증하고, 상기 검증 결과로써 페일이 검출될 때 페일 정보를 기억하는 단계, 및 상기 기억된 페일 정보에 기초하여 상기 제 1 혹은 제 2 소거 유닛을 다시 소거 및 소거 검증하는 단계를 반복한다.Another method of erasing a nonvolatile memory device according to the present invention may include erasing first and second erase units, erase verification of the erased first erase unit, and fail when a fail is detected as the erase verification result. Storing information, erasing verification of the erased second erasing unit after erasing verification of the first erasing unit, and storing fail information when a fail is detected as the verification result, and in the stored fail information. Repeating the erasing and erasing verification of the first or second erasing unit again.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허 청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.While the invention has been shown and described with reference to certain preferred embodiments thereof, it will be understood by those skilled in the art that various changes and modifications may be made therein without departing from the spirit and scope of the invention. Therefore, the scope of the present invention should not be limited to the above-described embodiments, but should be defined by the equivalents of the claims of the present invention as well as the following claims.
도 1은 본 발명의 비휘발성 반도체 메모리 장치의 소거 방법의 제 1 실시 예를 보여주는 플로우 챠트이고, 1 is a flow chart showing a first embodiment of an erase method of a nonvolatile semiconductor memory device of the present invention;
도 2는 플래시 메모리 셀의 간단한 단면구조와 소거 동작시에 있어서의 전위상태를 보여주는 도면이고,2 is a diagram showing a simple cross-sectional structure of a flash memory cell and a potential state during an erase operation;
도 3은 도 2의 플래시 메모리 셀을 소유하는 NOR 플래시 메모리의 메모리 셀 어레이 구조를 내보이는 평면도이고, 3 is a plan view illustrating a memory cell array structure of a NOR flash memory owning the flash memory cell of FIG. 2;
도 4는 소거 단위를 내부 소거 유닛마다 분리하는 방법의 제 1 실시 예를 게시하는 평면도이고,4 is a plan view illustrating a first embodiment of a method of separating an erase unit for each internal erase unit;
도 5는 소거 단위가 대용량화했을 경우의 예상되는 문턱전압 분포를 보여주는 특성도이다. 5 is a characteristic diagram showing an expected threshold voltage distribution when the erase unit is increased in capacity.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
11: P형 기판11: P-type board
12: N웰12: N well
13,21: P웰13,21: P well
14: 소스.드레인 영역14: Source.Drain Area
15: 플로팅 게이트15: floating gate
16: 컨트롤 게이트16: control gate
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