KR20100016100A - 전압 서지 및 과전압 보호 - Google Patents

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Abstract

전기 부하(electrical load)(103)에 적용되는 입력 파워 (V)의 전압을 클램핑하기 위해 구성된 제 1 전압 클램핑 디바이스(voltage clamping device)(109)와 전기 부하(electrical load)(103)에 적용되는 전압을 클램핑하기 위해 구성된 제 2 전압 클램핑 디바이스(voltage clamping device)(113)를 포함하는 전압 보호기(Voltage Protector)의 다양한 실시예가 개시된다. 직렬 인덕턴스(L)은 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109,(113))를 분리한다. 또한, 스위칭 소자(switching element) R1은 전기 부하(electrical load)(103)에 입력 파워(V)의 직접적인 커플링을 선택적으로 수행하기 위해 적용되고, 여기에서 회로는 스위칭 소자(switching element) R1의 동작을 제어하기 위해 적용된다.
전압, 서지, 보호기, 과전압

Description

전압 서지 및 과전압 보호{VOLTAGE SURGE AND OVERVOLTAGE PROTECTION}
본 명세서는 2007년 4월 5일에 출원된 "과전압에 따른 일시 전압 서지 억제기의 데미지 예방(PREVENTING DAMAGE TO TRANSIENT VOLTAGE SURGE SUPRESSORS DUE TO OVER VOLTAGES)"으로 명명된 미국 가특허출원 60/910,355에 우선권을 주장하고, 그 전부에 연관하여 여기에서 구현되었다.
벼락에 의해 생성된 전압 서지와 파워 분배 그리드 상에서 발생된 긴 지속 과전압은 전지 기기에 상당한 데미지를 야기한다. 유지된 전압이 심각한 곳에서, 막대한 재산 피해를 야기하는 화재가 발생한다. 일시 전압 서지 억제기(TVSS)와 같은 현존하는 서지 보호 디바이스들은, 번개와 연관하여 8-20 마이크로 초의 짧은 지속 순간을 핸들 하기 위해 일반적으로 디자인되었다. 그 결과, TVSS 디바이스들은 오래 지속되는 과전압 교란에 대응하는 어떠한 보호도 일반적으로 제공하지 않고, 보고된 장비의 화재 및 데미지의 원인이 종종 될 수 있다.
도 1과 관련하여, 본 명세서의 다양한 실시예들에 따라 전압 보호기(Voltage Protector)(100)의 하나의 예가 보여진다. 전압 보호기(Voltage Protector)(100)는 입력 파워 전압(Power Voltage)(V)이 수신되는 입력 터미널을 포함한다. 파워 전압(Power Voltage)(V)은 파워 그리드 상에 파워 분배와 같은 다양한 목적을 위해 구체화되는 표준 값, 즉, 120/240 단일 위상, 480/277 와이(Wye), 120/280 와이 또는 다른 스펙과 같은 표준 값인 노미널(nominal) 값을 포함한다. 노미널(nominal) 전압은 60Hz, 50Hz, 400Hz 또는 어떠한 다른 주파수와 같은 다양한 주파수에서 생성될 수 있다. 따라서, 노미널(nominal) 전압은 예를 들어서, 피크 투 피크 전압, RMS 전압 및/또는 주파수의 형식으로 구체화된 교류 전압일 수 있다.
또한, 노미널(nominal) 전압은 전압 크기에 의하여 구체화되는 직류 전압일 수 있다.
때때로, 파워 전압(Power Voltage)(V)은 수 밀리 초 또는 심지어 그보다 더 길게 지속될 수 있는 과전압을 발생할 수 있다. 그러한 과전압은 다양한 사건들에 의해서 야기될 수 있고, 파워 분배 시스템에서의 결함들이나 전압 조정의 목적을 위한 파워 분배 그리드에서와 그리드로의 캐피시터의 스위칭을 포함한다. 또한, 스플리트 240볼트 단상 시스템에서, 예를 들어서, 결합, 컷 컨덕터, 또는 다른 문제에 의한 뉴트랄 컨덕터(neutral conductor)의 손실은 과전압을 야기할 수 있다. 더욱더, 파워 전압(Power Voltage)(V)은 때때로 전압 변동(sags)을 발생할 수 있는데, 전압 변동 이벤트의 끝에서 민감한 전기 기구로의 잠재적으로 위험한 난입 전류를 야기한다.
전압 보호기(Voltage Protector)(100)는 순간 전압 서지 억제기(100)에 커플된 전기 부하(electrical load)(103)에 파워 전압(Power Voltage)(V)을 라우트 하기 위해 사용되는 페이즈, 뉴트랄 및 그라운드 컨덕터를 포함한다. 이 점에서, 전압 보호기(Voltage Protector)(100)는 파워 스트립, 부하 센터, 또는 다른 위치에서 구현될 수 있다.
전압 보호기(Voltage Protector)(100)는 아는 바와 같이, 당연하게도 안전 회로 인터럽트로써 동작하는 열 퓨즈(106)를 포함한다. 전압 보호기(Voltage Protector)(100)는 제 1 전압 클램핑 디바이스(voltage clamping device)(109)와 제 2 전압 클램핑 디바이스(voltage clamping device)(113)를 또한 포함한다. 하기에서 더 논의될 것처럼, 제 1 전압 클램핑 디바이스(voltage clamping device)(109)의 전압 클램핑 레벨은 제 2 전압 클램핑 디바이스(voltage clamping device)(113)의 전압 클램핑 레벨보다 본질적으로 더 높다. 제 1 전압 클램핑 디바이스(voltage clamping device)(109)는 전압 보호기(Voltage Protector)(100)의 파워 입력에서 페이즈 φ에서 뉴트랄 N까지 커플된다. 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 거기에서 커플 될 때, 전기 부하(electrical load)(103)와 평행하게 전압 보호기(Voltage Protector)(100)의 파워 출력에서 페이즈 φ 에서 뉴트랄 N까지 커플된다.
전압 보호기(Voltage Protector)(100)는 직렬 인덕턴스 L, 제 1 스위칭 소자(switching element) R1 및 제 2 스위칭 소자(switching element) R2를 더 포함한다. 직렬 인덕턴스 L은 제 1 및 제 2 클램핑 디바이스(109)(113) 사이에 페이즈 컨덕터에 위치한다. 제 1 및 제 2 스위칭 소자(switching element) R1 및 R2는 보여지는 것처럼, 각각에 병렬적으로 커플된다. 제 1 스위칭 소자(switching element) R1은 제 1 상태 및 제 2 상태(state)를 포함한다. 제 1 상태에서, 제 1 스위칭 소자(switching element) R1은 직렬 인덕턴스 L을 전기 부하(electrical load)(103)에 직접적으로 커플한다. 제 2 상태에서, 제 1 스위칭 소자(switching element) R1은 션트 저항 Rs를 부하(103)에 평행하게 페이즈 φ와 뉴트랄 N 컨덕터를 횡단하여 커플한다. 전기 부하(electrical load)(103)가 유도성인 곳에서, 션트 저항 RS는 아는 바와 같이, 유도 부하가 방전하고 유출 전류를 위한 경로를 제공하는 것을 가능하게 한다.
제 2 스위치 소자 R2는 제 1 상태와 제 2 상태를 포함한다. 제 1 상태에서, 제 2 스위치 소자 R2는 직렬 인덕턴스 L 과 전기 부하(electrical load)(103) 사이에서 임피던스를 커플한다. 이 점에서, 제 2 스위치 소자 R2는 임피던스를 전기 부하(electrical load)(103)에 부가한다. 제 2 상태에서, 제 2 스위치 소자 R2는 개방된다. 제 1 및 제 2 스위칭 소자(switching element) R1과 R2는 예를 들어서, 릴레이, 사이리스터와 같은 고체 상태 스위치들 또는 다른 형태의 스위칭 회로 소자들을 포함할 수 있다.
예를 들어서, 부 온도 계수 저항기(서미스터)나 다른 임피던스를 포함하는 임피던스(126)는 제 2 스위칭 소자(switching element) R2에 커플된다. 게다가, 전압 보호기(Voltage Protector)(100)는 페이즈 φ와 그라운드 G사이에 커플된 전압 클램핑 디바이스(voltage clamping device)(133)와, 뉴트랄 N 과 그라운드 G 사이에 커플된 전압 클램핑 디바이스(voltage clamping device)(136)를 포함한다. 전압 클램핑 디바이스(voltage clamping device)(109)(113)(133)(136)는 예를 들어서, 금속 산화 바리스터(varistor), 제너 다이오드, 가스 튜브 또는 다른 전압 클램핑 회로 소자를 포함할 수 있다.
더 나아가, 전압 보호기(Voltage Protector)(100)는 제 1 및 제 2 스위칭 소자(switching element) R1 과 R2의 동작을 제어하는 프로세서 회로(processor circuit)(143)를 포함한다. 전압보호기(100)는 전류 서지 검출 인터페이스 회로(current surge detection interface circuit)(146), 전압 검출 인터페이스 회로(voltage detection interface circuit)(149), 및 파워 회로(153)를 또한 포함한다. 전류 서지 검출 인터페이스 회로(current surge detection interface circuit)(146), 전압 검출 인터페이스 회로(voltage detection interface circuit)(149), 및 파워 회로(153)는 페이즈 φ과, 인턱턴스 L 과 제 1 및 제 2 스위치 R2 사이에 뉴트랄 N에 걸리는 입력 전압을 각각 취한다.
전류 서지 검출 인터페이스 회로(current surge detection interface circuit)(146)는 잠재적인 데미지 전류 서지가 야기될 수 있는 전압 변동(sags)이 존재하는 지를 검출한다.
전압 검출 인터페이스(149)는 파워 전압(Power Voltage)(V)을 검출하고, 적당한 신호를 프로세서 회로(processor circuit)(143)에 제공한다. 어떠한 주어진 순간에 전압을 인지함으로서, 프로세서 회로(processor circuit)(143)는 차후 설명될 전압 변동과 전압 변동 활동에서 전압 보호기(Voltage Protector)(100) 및 전기 부하(electrical load)(103)의 컴포넌트들을 보호하기 위해 필요하다고 간주되는 그러한 액션을 취할 수 있다. 전류 서지 검출 인터페이스 회로(current surge detection interface circuit)(146)와 전압 검출 인터페이스 회로(voltage detection interface circuit)(149)는 과전압과 전압 변동 상태(voltage sag state)에 빠른 대응을 제공하기 위해 디자인될 수 있다. 마이크로프로세서는 스위칭 소자(switching element) R1 및 R2의 빠른 스위칭을 제공하기 위해 선택된다.
파워 회로(153)는 아는 것처럼, 그 동작을 촉진하기 위해 프로세서 회로(processor circuit)(143)에 적용되는 직류 파워를 생성한다.
다음 도 2와 관련하여, 제 1 및 제 2 스위칭 소자(switching element) R1 과 R2(도 1)의 동작을 제어하기 위한 프로세서 회로(processor circuit)(143)에 의해 사용되는 미리 정의된 전압-시간 스레쉬홀드로서 역할을 하는 다수의 전압-시간 커브(voltage-time curves)가 묘사된 전압-시간 차트(163)가 보여진다. 전압-시간 커브(voltage-time curves)(166)와 연관된 데이터는 프로세서 회로(processor circuit)(143)와 연관된 메모리에 저장된다.
각 커브(166)는 프로세서 회로(processor circuit)(143)가 과전류 때문에 회로소자에의 잠재적인 전기 데미지를 예방하기 위해 액션을 취할 때를 결정하기 위해 사용된 파워 전압(Power Voltage)(V)(도 1)에서 과전류를 위한 크기-지속 스레 쉬홀드를 나타낸다. 즉, 만약에 과전류의 크기가 충분히 길게 지속되면, 과전류에 내재된 에너지의 양이 차후 묘사되는 것처럼 회로소자에 데미지를 입힐 수 있다. 전압-시간 커브(voltage-time curves)(166)는 제 1 및 제2 전압 클램핑 디바이스(voltage clamping device)(109)(113)에 의해 핸들되는 과전압에서 상당히 많은 에너지가 존재하는지 결정되는 크기-지속 스레쉬홀드로서 역할을 한다.
이러한 점에서, 예를 들어서, 전압 보호기(Voltage Protector)(100)(도 1)에 적용된 파워 전압(Power Voltage)(V)이 60Hz에서 120볼트 RMS의 노미널(nominal) 값을 가진다고 가정하자. 하나의 실시예에 따라, 노미널(nominal) 120볼트 RMS 값 이상에서 15%보다 작은 파워 전압(Power Voltage)(V)에 의해 발생되는 어떠한 과전압은 전압 보호기(Voltage Protector)(100)는 직렬 인덕턴스 L을 통하여 파워 전압(Power Voltage)(V)을 부하(103)에 계속적으로 제공하는 "안전" 값이다. 그러나 파워 전압(Power Voltage)(V)이 미리 정의된 시간 동안 노미널(nominal) 전압의 115%와 같거나 더 크다면, 예를 들어서, 전압 보호기(Voltage Protector)(100)는 전압 클램핑 디바이스(voltage clamping device)(109)(113), 및 과전압에서 전기 부하(electrical load)(103)를 보호하기 위한 액션을 취할 것이다. 이러한 점에서, 전압 클램핑 디바이스(voltage clamping device)(109)(113)는 과전압 때문에 전류를 전도할 수 있고, 그러나 과열되거나 과전압이 특정 전압-시간 커브(voltage-time curves)(166)를 넘어서 이동하면 화재 위험을 야기하는 다른 데미지를 발생할 수 있을 것이다.
전압 보호기(Voltage Protector)(100)의 동작 동안, 제 1 및 제 2 전압 클램 핑 디바이스(voltage clamping device)(109)(113)는 전기 부하(electrical load)(103)를 보호하기 위해 순간 전압 및 과전압을 소진하도록 하기 위해 동작한다. 특히, 벼락에 의해서 야기된 것과 같은 높은 순간 전압이 파워 전압(Power Voltage)(V)에 발생될 때, 그것은 전도되기 시작하는 제 1 전압 클램핑 디바이스(voltage clamping device)(109)를 처음으로 직면한다. 직렬 인덕턴스는 제 1 전압 클램핑 디바이스(voltage clamping device)(109)가 그것의 클램핑 레벨에서 전압을 클램프 하도록 일시전압이나 과전압의 전파를 늦춘다. 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 직렬 인덕턴스 L을 통하여 지나가는 그라운드 G에 어떠한 초과 전압을 이후 전도한다. 하나의 실시예에 따라, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)의 클램핑 레벨(즉, 300볼트)은 제 1 전압 클램핑 디바이스(voltage clamping device)(109)의 클램핑 레벨(즉, 600볼트)의 약 반이기 때문에, 따라서 일시전압 또는 과전압에서 발생된 초과 전압의 소진은 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113) 사이에서 분배된다.
상기에서 언급한 것처럼, 제 1 클램핑 디바이스(109)의 전압 클램핑 레벨은 예를 들어서, 600볼트를 포함할 수 있고, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 알 수 있는 것처럼, 300볼트의 클램핑 레벨을 가질 수 있다. 대안으로, 클램핑 전압의 몇몇 다른 비율이 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113) 사이에 존재할 수 있다. 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)의 구체적인 전압 클램핑 레벨은 파워 전압(Power Voltage)(V)의 노미널(nominal) 값에 또한 의존한다. 제 1 클램핑 디바이스(109)의 클램핑 전압이 600볼트일지라도, 전기 부하(electrical load)(103)는 제 2 클램핑 디바이스(113)(즉, 300볼트)의 클램핑 전압보다 더 높은 전압에 결코 노출되지 않는 것을 주목해야 한다. 또한, 제 1 전압 클램핑 디바이스(voltage clamping device)(109)는 순간 전압에 대해 보호할 수 있고, 심지어 이는 스위칭 소자(switching element) R1, R2가 오프상태에 있는 것과 같다.
프로세서 회로(processor circuit)(143)는 전기 부하(electrical load)(103)에 파워 전압(Power Voltage)(V)의 직접 커플링을 선택적으로 이루기 위해 제 1 및 제 2 스위칭 소자(switching element) R1, R2를 제어하기 위해 구성된다. 이러한 점에서, 파워 전압(Power Voltage)(V)이 전압-시간 커브(voltage-time curves)(166)의 적어도 하나 이상을 벗어나서 확장되는 과전압을 발생할 때, 프로세서 회로(processor circuit)는 과전압이 감소할 때까지, 파워 전압(Power Voltage)(V)에서 전기 부하(electrical load)(103)와 제 2 전압 클램핑 디바이스(voltage clamping device)(113)를 적어도 부분적으로 고립하기 위해 스위칭 소자(switching element) R1, R2를 조작하기 위해 구성된다. 하나의 실시예에서, 전기 부하(electrical load)(103)는 스위칭 소자(switching element) R1, R2가 차후 묘사되는 것처럼 오프 상태에 있는 파워 전압(Power Voltage)(V)에서 완전히 디커플된다.
이러한 점에서, 낮은 전도 전압을 가지는 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 인커밍 라인에서 뉴트랄 N까지 유지되는 전압 의 경우에 많은 에너지를 소진한다. 과전류 때문에 소진이 너무 커서, 제 1 또는 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)가 과열되거나 타버리는 경우, 열 퓨즈(106)가 끊어질 것이고, 따라서 전압 보호기(Voltage Protector)(100)에 모든 회로소자들을 보호한다. 열 퓨즈를 가지는 전압 클램핑 디바이스(voltage clamping device)를 보호하기 위한 다른 구현은 잘 알려져 있고, 여기에서는 보다 더 묘사되지 않을 것이다.
따라서, 전압 보호기(Voltage Protector)(100)는 전기 부하(electrical load)(103)가 화재 위험을 제공함이 없이 일시 전압 및 과전압에서 보호될 것이라는 것을 유리하게 보장한다. 전압 클램핑 디바이스(voltage clamping device)(109) (113)가 금속 산화 바리스터(varistor)를 포함하는 경우, 그들은 과열 또는 데미지 결과 이전에 상당한 에너지를 소진하는 동안 전형적으로 직면한 과전압 상태하에서 단지 8~10 밀리 초를 지속할 수 있다. 끝으로, 여기에서 묘사된 전압 보호기(Voltage Protector)의 디자인은 그러한 전압 클램핑 디바이스(voltage clamping device)의 한정된 출력을 고려한다.
전형적인 순간 전압 서지 억제기는 그러한 제한을 고려하지 않는다. 예를 들어서, 과전압 보호가 요구되는 아주 드문 경우에, 사용된 메탈 산화 바리스터(varistor)가 100-200 밀리 초만큼 동안 과전압 될 수 있고, 이는 메탈 산화 바리스터(varistor)를 영구적으로 손상하기에 충분하다.
전압-시간 커브(voltage-time curves)(166)는 프로세서 회로(processor circuit)가, 데미지를 야기하기 위해 꽤 충분하지 않은 과전압 동안 전기 부 하(electrical load)(103)를 고립하기 위해 스위칭 소자(switching element)(109)(113)의 귀찮은 스위칭을 구현하지 않도록 하기 위해 구체화되는 것을 주목하라. 이러한 점에서, 어느 정도의 과전압은 전기 부하(electrical load)(103)의 동작의 보장되지 않은 분열을 예방하기 위해 용인된다. 그러한 과전압은 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)의 과열을 야기하지 않거나, 전기 부하(electrical load)(103)에 데미지를 입히지 않는 것들이다.
앞서 말한 것을 고려하여, 전압 보호기(Voltage Protector)(100)의 동작은 다음 형태와 관련한 더 자세한 묘사도 논의된다.
도 3과 관련하여, 실시예에 따라 프로세서 회로(processor circuit)(143) 내에서 실행되는 로직의 동작을 묘사하는 상태 다이어그램(173)이 나타난다. 대안으로, 도 3의 상태 다이어그램(173)은 프로세서 회로(processor circuit)(143)에서 구현되는 방법의 단계를 묘사로써 보여질 수 있다.
상태 다이어그램(173)은 "파워 오프" 상태(176), "노미널(nominal)" 상태(179), "전압 변동" 상태(183), 및 "고립" 상태(186)를 포함한다. "파워 오프" 상태(176)는 프로세서 회로(processor circuit)(143)의 입력에 적용되는 파워가 존재하지 않을 때 프로세서 회로(processor circuit)(143)의 상태이다. 파워가 전압 보호기(Voltage Protector)(100)에 적용되면, 파워업 루틴(189)은 프로세서 회로(processor circuit)(143)의 상태를 파워 오프 상태(power off state)(176)에서 노미널(nominal) 상태(179)로 전이하기 위해 구현된다. 노미널(nominal) 상태(179) 는 파워 전압(Power Voltage)(V)은 노미널(nominal)이고, 일시적이고 과전압과 같은 예외적인 전압이 상기에서 묘사된 것처럼, 발생되지 않는 프로세서 회로(processor circuit)(143)의 노말 동작 상태를 제공한다. 만약 파워가 프로세서 회로(processor circuit)(143)가 노말 상태(179), 전압 변동 상태(voltage sag state)(183), 또는 고립 상태(isolation state)(186)에서 있는 동안 소멸되면, 프로세서 회로(processor circuit)(143)는 파워 오프 상태(power off state)(176)로 되돌아 간다.
만약, 노미널(nominal) 상태(179)에서 동안, 전압 변동이 파워 전압(Power Voltage)(V)에 일어나면, "전압 변동" 루틴(193)은 프로세서 회로(processor circuit)(143)의 동작을 전압 변동 상태(voltage sag state)(183)로 전이하기 위해 구현된다. 전압 변동 상태(voltage sag state)에서, 프로세서 회로(processor circuit)(143)는 전압 변동이 노미널(nominal) 상태(179)로 다시 전이하기 위해 종료시 때까지 대기한다. 노미널(nominal) 상태로 재 전이할 때, 프로세서 회로(processor circuit)(143)는 "과전압 변동" 루틴(196)을 구현할 것이다.
게다가, 만약, 노미널(nominal) 상태(179)에서 동안, 전압 보호기(Voltage Protector)(100)이 과전압을 발생한다면, 프로세서 회로(processor circuit)(143)는, 과전압이 상기에서 묘사된 것처럼 주어진 하나의 전압-시간 커버(166)를 초과하는지에 의존하는 고립 상태(isolation state)(186)에 진입하는 것이 필요한지를 결정할 것이다. 어떠한 경우에서, 과전압은 전기 부하(electrical load)(103)에 즉각적인 손해를 제공하지 않는 적당한 과전압을 포함할 수 있다. 그러나 그러한 적 당한 과전압의 지속이 주어진 하나의 전압-시간 커브(voltage-time curves)(166)에 의해 구체화된 시간을 넘어서 지속된다면, 그러한 적당한 과전압은 수반된 과도한 에너지 때문에 손상될 것이다. 그러한 경우에, 프로세서 회로(processor circuit)(143)는 "적당한 과전압" 루틴(199)을 구현하는 것에 의해 고립 상태(isolation state)(186)로 전이한다. 그러나 만약 전기 부하(electrical load)(103)와 전압 클램핑 디바이스(voltage clamping device)(109)(113)에 곧 닥쳐올 것 같은 손해가 발생하는 것과 같은, 심각한 과전압이 발생하면, 프로세서 회로(processor circuit)(143)는 "심각 과전압" 루틴(203)을 구현하는 것에 의해 노미널(nominal) 상태(179)에서 고립 상태(isolation state)(186)로 전이될 것이다.
고립 상태(isolation state)(186)에 있을 때, 입력 파워 전압(Power Voltage)(V)과 부하(103) 사이의 직접적인 커플링은 전기 부하(electrical load)(103)는 잠재적인 손상 가능한 과전압의 지속동안 파워 전압(Power Voltage)(V)에서 적어도 되는 것처럼 분리된다. 적당하거나 심각한 과전압이 초과되고, 파워 전압(Power Voltage)(V)이 고립 상태(isolation state)(186)에 있는 동안 노미널(nominal)로 회복될 때, 프로세서 회로(processor circuit)(143)는 "리스토어 파워(restore power)" 루틴(206)을 구현하는 것에 의해 노미널(nominal) 상태로 되돌아 온다. 각각의 동작 상태 사이에서 전이할 때 상기 묘사된 다양한 루틴들의 예는 다음에 논의에서 제공될 것이다. 묘사된 각 플로어 차트는 전압 보호기(Voltage Protector)(100)에서 구현된 방법의 단계를 묘사하는 것으로서 조망 되거나, 프로세서 회로(processor circuit)(143)의 동작을 묘사하는 것으로써 조망될 수 있다. 하나의 실시예에서, 플로어 차트는 채용되는 프로세서 회로(processor circuit)와 연관된 프로그래밍 언어 중 어느 하나의 수를 가지고 구현될 수 있는 기능을 묘사한다.
다음 도 4와 관련하여, 전압 보호기(Voltage Protector)(100)가 아는 바와 같이 전기 부하(electrical load)(103)와 관련한 동작 상태로 처음으로 대치될 때, 프로세서 회로(processor circuit)(143)의 초기 파워 업을 일으키는 파워 업 루틴의 하나의 예가 보여진다. 파워 전압(Power Voltage)(V)이 전압 보호기(Voltage Protector)(100)의 입력 터미널에 처음으로 적용되면, 박스 223에서, 프로세서 회로(processor circuit)(143)는 아는 바와 같이 초기화된다. 이러한 초기 상태에서, 릴레이 R1 및 R2는 저항 Rs를 통하여 부하를 뉴트랄 N에 커플하고, R2는 개방 회로를 제공하는 것과 같은 오프 포지션(제 1 상태)에 있어서, 오프 포지션(제 1 상태)에 있는다.
파워가 처음으로 적용될 때, 스위칭 소자 R1 및 R2가 오프되는 사실에 의하여, 전기 부하(electrical load)(103)은 파워 전압(Power Voltage)(V)에서 고립된다. 이것은 파워 전압(Power Voltage)(V)이 프로세서 회로(processor circuit)(143)가 처음으로 초기화되는 동안 과전압을 발생하는 사실 때문에 유리하다. 구체적으로, 프로세서 회로(processor circuit)(143)는 처음으로 파워 업 되기 때문에, 초기화되기 때문에, 그것은 전기 부하(electrical load)(103)를 적당히 보호하기 위해 스위칭 소자(switching element) R1 및 R2를 동작하기 위한 상태에 있 지 않는다. 따라서, 스위칭 소자(switching element) R1 및 R2는 초기 위상 동안 전기 부하(electrical load)(103)를 보호하기 위해 전압 보호기(Voltage Protector)(100)의 스타트업 할 때, 오프 상태에서 있도록 구체화된다.
다음, 박스 226에서, 초기화 프로세스는 그것이 끝날 때까지, 진행된다. 프로세서 회로(processor circuit)(143)이 초기화되면, 박스 227, 프로세서(143)는 적당하거나 심각한 과전압과 같은 과전압을 현재 발생하는지를 결정한다. 만약 어떠한 과전압도 발생되지 않는다면, 프로세서 회로(processor circuit)(143)는 박스 229로 진행된다. 즉, 만약 과전압이 존재하면, 전압이 노미널(nominal)로 돌아올 때까지, 프로세서 회로(processor circuit)(143)는 프로세서 회로(processor circuit)(143)이 대기하는 박스 228로 진행한다. 이후, 프로세서 회로(processor circuit)(143)는 보여지는 바와 같이 박스 229로 진행한다.
박스 229에서, 프로세서 회로(processor circuit)(143)는 부하(103)의 초기 파워 업 동안 전기 부하(electrical load)(103) 내로 유입 전류를 제한하기 위한 회로 내로 서미스터를 대체하기 위해, 스위칭 소자(switching element) R2가 턴 온 되도록 한다. 박스 223에서, 프로세서 회로(processor circuit)(143)는 타이머를 초기화한다. 이 타이머는 회로에서 서미스터(126)를 가지고 전기부하(103)가 충분히 파워업 하기 위한 시간을 결정하고, 따라서 전기 부하(electrical load)(103)로 데미지 유입 전류가 존재하지 않을 것을 보장한다.
박스 236에서, 프로세서 회로(processor circuit)(143)는 타이머가 전기 부하(electrical load)(103)로의 어떠한 잠재적인 유입 전류가 누그러지는 미리 결정 된 시간에 도달하는 지를 결정한다. 타이머가 박스 236에서 미리 결정된 시간에 도달하면, 프로세서 회로(processor circuit)(143)는 스위칭 소자(switching element) R1을 턴 온 하고, 그 때문에 파워 전압(Power Voltage)(V)을 전기 부하(electrical load)(103)에 커플링하고, 서미스터(126)를 바이패스한다. 이러한 점에서, 서미스터(126)의 스위칭 소자(switching element) R1을 통하여 제공된 직접 커플링이 전기 부하(electrical load)(103)에 최소 레지스턴스의 경로를 제공하는 것으로서 바이패스된다.
이후, 박스 243에서, 스위칭 소자(switching element) R2는 턴 오프되고, 그 때문에, 회로를 개방한다. 스위칭 소자(switching element) R1이 턴 온 될 때 스위칭 소자(switching element) R2가 단락되기 때문에, 사실을 주목하고, 그 시간에 스위칭 소자(switching element) R1에 걸리는 전압은 서미스터(126)에 걸리는 전압임을 주목하라. 이 전압은 만약 서미스터(126)가 부하(103)에 직렬로 부가된다면 상대적으로 적다. 스위칭 소자(switching element) R1이 릴레이인 경우, 이러한 사실은 상당한 전압이 릴레이 R1의 접촉 전반에 전개되는 것을 유리하게 예방하고, 이에 의해서, 릴레이 R1의 스위칭 동안 중요한 스파크를 예방한다. 그러한 스파크는 그것의 향상성과 수명을 현저하게 퇴보하는 초과된 릴레이 시간에 데미지를 다른 방법으로 야기한다. 그 후에, 프로세서 회로(processor circuit)(143)는 노미널(nominal) 상태(179)에 진입한다.
도 5A와 관련하여, 노미널(nominal) 상태(179)에서 전압 변동 상태(voltage sag state)(183)로 전이하기 위해 구현된 전압 변동 루틴(193)의 하나의 예가 보여 진다. 전압 변동 루틴(193)은 프로세서 회로(processor circuit)(143)가 상기에서 묘사된 것처럼 파워 전압(Power Voltage)(V)에서 전압 변동을 검출할 때 구현된다. 전압 변동 루틴(193)의 구현을 야기하는 실제 전압 변동의 크기와 지속은 미리 결정될 수 있다. 하나의 실시예에서, 그러한 전압 변동의 크기와 지속은, 미리 결정된 스레쉬홀드보다 더 심한 전압 변동이 파워 전압(Power Voltage)(V)이 노미널(nominal)로 진입할 때 전기 부하(electrical load)(103)로의 상당한 유입 전류를 야기하는 것처럼 구체화된다. 한다. 그러나 스레쉬홀드 전압 변동은 번거로운 스위칭 등을 예방하기 위해서 미리 결정되어야 한다. 하나의 실시예에서, 2~3 보다 많은 사이클 동안 75%보다 적은 노미널(nominal) 전압보다 작은 전압 변동은 상당한 전류 유입을 야기할 것이다. 다른 예에서, 몇 사이클 동안 80% 노미널(nominal) 전압 또는 그 이상의 전압 변동은 잠재적인 불필요한 스위칭 이벤트로서 무시될 것이다.
전압 변동 루틴(193)은 스위칭 소자(switching element) R2가 턴 온 되는 박스 253과 시작되고, 그 때문에 서미스터(126)를 회로에 삽입한다. R2가 턴 온된 이후 어떤 점에서, 박스 256에서, 스위칭 소자(switching element) R1은 턴 오프 된다. 이것은 파워 전압(Power Voltage)이 서미스터(126)를 통하여 전기 부하(electrical load)(123)에 공급되도록 한다. 만약 스위칭 소자(switching element) R1이 릴레이라면, 스위칭 소자(switching element) R1이 턴 오프되기 이전에 스위칭 소자(switching element) R2를 턴 온하는 것에 의해서, 릴레이 R1의 접촉에 걸리는 전압은 서미스터(126)에 걸리는 전압과 동일하고, 이 때문에, 상기 에서 묘사된 것처럼 성능과 수명을 퇴보할 수 있는 릴레이의 접촉에 걸리는 스파크를 최소화한다.
그 이후, 전압 변동 루틴(193)은 종료하고, 프로세서 회로(processor circuit)(143)는 전압 변동이 종료되고 파워 전압(Power Voltage)(V)이 노미널(nominal)로 되돌아갈 때까지 프로세서 회로(processor circuit)가 대기하는 전압 변동 상태(voltage sag state)(183)에서 배치된다. 전압 변동 루틴(193)의 구현을 야기하는 전압 변동으로서 자격을 얻은 파워 전압(Power Voltage)의 전압 레벨은 인지할 수 있는 것처럼 미리 결정될 수 있다.
도 5B와 관련하여, 전압 변동 상태(voltage sag state)(183)에서 노미널(nominal) 상태(179)로 전이할 때, 적용된 과전압 변동" 루틴(196)의 하나의 예가 보여진다. 과전압 변동 루틴(196)은 파워 전압(Power Voltage)(V)이 전압 검출 인터페이스 회로(voltage detection interface circuit)(149)(도 1)에서 입력을 기초한 노미널(nominal) 상태로 되돌아 간 것을 프로세서 회로(processor circuit)(143)이 검출할 때 구현된다.
전압 변동 상태(voltage sag state)(183)일 때, 스위칭 소자(switching element) R2는 오프 상태이고, 거기에서 파워는 서미스터(126)를 통하여 전기 부하(electrical load)(103)에 공급된다. 또한, 스위칭 소자(switching element) R1은 전기 부하(electrical load)(103)가 션트 레지스턴스 Rs와 평행한 위치와 같이 오프 위치에 있다.
시작에서, 박스 263에서, 과전압 변동 루틴(196)은 파워 전압(Power Voltage) 사이클 최적점에서 R1을 턴 온한다. 파워 사이클에서 최적점은 전기 부하(electrical load)(103)에 유입전류의 생성을 최소화하는 것이다. 특히, 레퍼런스가 전기 부하(electrical load)(103)에 유입 전류를 최소화하는 동안, 사이리스터 또는 릴레이가 전기부하에 파워 전압(Power Voltage)의 적용을 수행하기 위해 제어되는 타이밍을 언급하는 도 14-20의 논의에서 만들어진다. 스위칭 소자(switching element) R1이 박스 263 내 최적점에서 턴 온 하기만 하면, 스위칭 소자(switching element) R2는 부하(103)의 안정 상태 동작을 허용하기 위해 턴 오프 된다.
다음 도 6과 관련하여, 예를 들어서, 다양한 실시예에 따라 프로세서 회로(processor circuit)(143)의 동작을 노미널(nominal) 상태(179)에서 고립 상태(isolation state)(186)으로 전이하기 위해 적정 과전압 루틴(199)의 하나의 실시예가 제공되는 플로어차트가 보여진다. 시작에서, 적당한 과전압(199)은 파워 전압(Power Voltage)(V)에서 발생된 과전압이 최소 전압-시간 커브(voltage-time curves)(166)보다 크나, 전기 부하(electrical load)(103)(즉, 심한 과전압)에 즉각적인 데미지가 되는 것으로 간주되는 전압-시간 커브(voltage-time curves)(166)보다 작은 것과 같을 때, 검출된다. 그러한 것으로써, 적정 과전압은 그들이 데미징으로 고려되기 전에 미리 정의된 시간의 기간 동안에 따라 존재할 것이다. 적정 과전압이 잠재적인 데미징이 될 수 있는 점에 도착할 때, 액션은 묘사될 것과 같이, 스위칭 소자(switching element) R1에 잠재적인 데미지를 최소화하는 방법으로 전압 보호기(Voltage Protector)(100)와 전기 부하(electrical load)(103)의 다양한 컴포넌트들을 보호하기 위해 취해질 수 있다.
박스 273과 시작하면서, 적정 과전압 루틴(199)은 타이머(273)를 초기화한다. 이 타이머는 프로세서 회로(processor circuit)(143)와 연관된 메모리에 저장된 주어진 전압-시간 커브(voltage-time curves)(166)와 비교될 수 있도록 과전압의 기간을 측정하기 위해 초기화된다. 박스 273에서, 적정 과전압이 프로세서 회로(processor circuit)(143)의 메모리에 저장된 하나의 주어진 전압-시간 커브(voltage-time curves)(166)보다 큰지에 기초한 파워 전압(Power Voltage)(V)에서 전기 부하(electrical load)(103)를 디커플할지가 결정된다.
만약 전기 부하(electrical load)(103)가 파워 전압(Power Voltage)(V)에서 디커플된다면, 박스 279에서, 릴레이 R2가 턴 온 되고, 이에 의해서 전기 부하(electrical load)(103)에 직렬인 서미스터(126)를 주입한다. 그 후, 박스 283에서, 딜레이는 적정 과전압 루틴(199)의 동작시 부과된다. 그 후, 박스 286에서, 스위칭 소자(switching element) R1은 스위치 오프되고, 이에 따라, 전기 부하(electrical load)(103)과 가지고 병렬인 뉴트랄에 횡단하여 션트 레지스턴스 Rs를 커플링한다.
이러한 경우에, 파워 전압(Power Voltage)(V)은 서미스터(126)를 통하여 전기 부하(electrical load)(103)에 적용된다. 이것은 서미스터(126)에 걸리는 전압이 상대적으로 낮은 전압일 때 유리하고, 이는 스위칭 소자(switching element) R1 에 걸리는 전압이 스위칭 소자(switching element) R1이 스위칭 소자(switching element) R2 와 서미스터(126)와 병렬이기 때문에 그러한 전압과 동일함을 의미한다. 만약, 스위칭 소자(switching element) R1이 릴레이를 포함하면, 이러한 낮은 전압은 턴 오프 될 때, 릴레이의 접촉에서 발생되는 어떠한 스파크를 감소할 것이고, 이에 따라 상기에서 묘사한 바와 같이 릴레이에 주요 데미지를 예방한다.
박스 289에서, 다른 딜레이가 적정 과전압 루틴(199)의 구현시에 부과된다. 이후, 박스 291에서, 스위칭 소자(switching element) R2는 턴 오프되고, 이에 따라서 파워 전압(Power Voltage)(V)에서 전기 부하(electrical load)(103)를 완전히 디커플링한다. 그 후, 전압 보호기(Voltage Protector)(100)는 전기 부하(electrical load)(103)가 과전압이 종료되고 파워 전압(Power Voltage)(V)이 노미널(nominal)로 되돌아올 때까지 파워 전압(Power Voltage)(V)에서 고립되는 고립 상태(isolation state)(186)로 진입한다. 이러한 액션은 전기 부하(electrical load)(103)가 잠재적인 데미징 과전압을 발생하지 않도록 한다. 또한, 제 1 및 제 2 클램핑 디바이스(109)(113)는 과열 및/또는 화재의 발생을 예방한다. 동시에, 스위칭 소자(switching element) R1이 릴레이인 경우, 릴레이의 수명은 연장된다.
도 7과 관련하여, 다양한 실시예에 따라, 심한 과전압 루틴(203) 동작의 하나의 예를 제공하는 플로어차트이다. 심한 과전압 루틴(203)은 파워 전압(Power Voltage)(V)에서 발생되는 심한 과전압에 대응하여 프로세서 회로(processor circuit)(143)를 노미널(nominal) 상태(179)에서 고립상태(186)로 전이한다. 심한 과전압은 너무 높아서 순간 데미지가 전기 부하(electrical load)(103) 및/또는 제 1 과 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)에 위협이 되는 과전압으로 고려된다. 이러한 점에서, 심한 과전압은 그것이 작동하지 않고 잠재적으로 화재의 원인이 되거나 다른 기능 불량이 되도록 할 수 있는 제 2 전압 클램핑 디바이스(voltage clamping device)에 물리적인 데미지를 야기한다.
심한 과전압은 프로세서 회로(processor circuit)(143)와 관련하여 메모리에 저장된 미리 정의된 전압-시간 커브(voltage-time curves)(166)에 의해 정의된다. 박스 293과 시작하여, 심한 과전압 루틴(203)은 타이머를 시작한다. 이후 박스 296에서, 심한 과전압 루틴(203)은 심한 과전압이 요구되는 미리 정의된 시간 동안 일어났는지를 결정하고, 이에 따라서 제 2 전압 클램핑 디바이스(voltage clamping device)(113)의 파괴를 예방하고, 전기 부하(electrical load)(103)를 보호하기 위한 시도로, 파워 전압(Power Voltage)(V)에서 전기 부하(electrical load)(103)의 고립을 필요로 한다. 만약, 심한 과전압의 지속이 심한 과전압과 연관된 각 전압-시간 커브(voltage-time curves)(166)에서 명시된 규정된 시간에 도달하면, 박스 299에서, 스위칭 소자(switching element) R1은 턴 오프 된다.
스위칭 소자(switching element) R2가 같이 시간에 턴 오프 되었기 때문에, 이러한 맥락에서 그것이 턴 오프 될 때, 상당한 스파크가 릴레이 R1의 접촉에 걸리는 딜레이를 포함하는 경우도 있을 수 있다. 그러나 심한 과전압의 잠재적인 데미징 특징 때문에, 그러한 데미지가 릴레이 R1의 과도한 퇴보와 그것의 수명을 단축시키는 결과를 야기할지라도, 이러한 맥락에서 릴레이에 잠재적으로 발생할지 모르는 데미지가 인용된다. 그러나 그러한 심각한 과전압의 발생이 상대적으로 드물다 면, 이러한 관계에 있어서, 잠재적인 데미지는 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)가 과열되거나 화재가 발생하는 것뿐만 아니라, 전기 부하(electrical load)(103)에 데미지를 예방하도록 하기 것보다는 인용된다.
리스토어 파워(restore power) 루틴(206)은 파워 전압(Power Voltage)(V)이 노미널(nominal)로 되돌아간 이후 고립상태(196)에서 노미널(nominal) 상태(179)로 프로세서 회로(processor circuit)(143)를 다시 전이하기 위해 구현되고, 심한 또는 적정 과전압을 발생한다. 고립상태(186)에서, 스위칭 소자(switching element) R1 과 R2 모두는 오프된다. 프로세서 회로(processor circuit)(143)를 노미널(nominal) 상태(179)로 재 전이하기 위해서, 스위칭 소자(switching element) R1은 전기 부하(electrical load)(103)에 의해 발생되는 유입 전류를 최소화하기 위해 박스 263(도 5B)에 관하여 상기 묘사된 방법처럼 파워 전압(Power Voltage) 내 최적화 점에서 턴 온 된다. 따라서, 리스토어 파워(restore power) 루틴(206)의 설명이 여기에서 자세히 기술되지 않는다.
다음 도 8과 관련하여, 본 명세서의 다른 실시예에 따른 전압 보호기(Voltage Protector)(300)의 개략도가 도시된다. 전압 보호기(Voltage Protector)(300)는 전압 보호기(Voltage Protector)(300)가 전류 검출 인터페이스 회로(146)(도 1), 스위칭 소자(switching element) R2(도 1), 및 서미스터(126)(도 1)를 포함하지 않는다는 점을 제외하면 전압 보호기(Voltage Protector)(100)와 유사하다. 또한, 전압 보호기(Voltage Protector)(300)는 프로세서 회로(processor circuit)(143)(도 1)에 시행되는 것과는 다른 로직을 수행하는 프로세서 회로(processor circuit)(303)를 포함한다. 오히려, 전압 보호기(Voltage Protector)(300)는 보여지는 바와 같이 스위칭 요소 R1과 평행하게 레지스턴스 R 및 캐패시턴스 C을 포함한 R-C 스너버를 포함한다. R-C 스너버는 스위칭 소자(switching element) R1이 오프될 때, 파워 전압(Power Voltage)(V)과 전기 부하(electrical load)(103) 사이에 상당한 정도의 고립이 제공되는 매우 큰 임피던스를 포함하고, 이에 따라, 페이즈 φ에서 뉴트랄 N 까지 션트 레지스턴스 Rs를 커플링한다.
전압 보호기(Voltage Protector)(300)의 동작은 스위칭 소자(switching element) R2가 제거되는 것을 제외하고는 상기 묘사된 전압 보호기(Voltage Protector)(100)의 동작과 유사하다. 이러한 점에서, 파워 회로(143)는 파워 전압(Power Voltage)(V)에서 발생되는 과전압과 전압 변동에 대응하여 스위칭 소자(switching element) R1의 동작을 제어한다. 특히, 스위칭 소자(switching element) R1이 온 될 때, 파워 전압(Power Voltage)(V)은 전기 부하(electrical load)(103)에 직접적으로 적용되고, 여기에서 스위칭 소자(switching element) R1을 통한 직접접속은 R-C 스너버를 바이패싱하는 최소한의 레지스턴스의 경로를 제공한다. 이와 같이, 스위칭 소자(switching element) R1은 전기 부하(electrical load)(103)에 파워 전압(Power Voltage)(V)의 직접적인 커플링을 선택적으로 수행하기 위해 채택된다. 과전압은 전압 분배기(100)에 관련하여 상기에서 묘사된 것과 같이 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)를 사용하여 효과적으로 소진된다.
그러나 매우 큰 크기의 과전압이나 매우 긴 시간 동안의 과전압 중 어느 하나에 기인한 과전압과 연관된 에너지가 제1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)가 데미지를 입을 수 있거나, 전기 부하(electrical load)(103)가 상기에서 묘사된 것과 같이 데미지를 발생할 수 있는 포인트에 도달할 때, 프로세서 회로(processor circuit)(143)은 스위칭 소자(switching element) R1을 턴 오프할 것이고, 따라서, 파워 전압(Power Voltage)(V)과 전기 부하(electrical load)(103) 사이에 직렬로 R-C 스너버를 주입한다. 또한, 션트 레지스턴스 Rs는 고 스트레이 전압이 전기 부하(electrical load)(103)에 인가되는 것을 예방하기 위해 전기 부하(electrical load)(103)에 병렬로 삽입된다.
프로세서 회로(processor circuit)(143)는 상기에서 묘사된 것과 같이 과전압의 발생 또는 전압 변동의 발생할 때, 스위칭 소자(switching element) R1을 턴 오프 하기 위해 구성된다. 파워 전압(Power Voltage)(V)이 과전압의 끝에서 노미널(nominal)로 돌아올 때, 스위칭 소자(switching element) R1은 노미널(nominal) 동작을 재개하기 위해 턴 온 된다. 파워 전압(Power Voltage)이 전압 변동 이후 노미널(nominal)로 되돌아 올 때, 스위칭 소자(switching element) R1은 상기 도 5b와 관련하여 묘사된 유사한 방법으로 전기 부하(electrical load)에 유입 전류를 최소화하기 위해 파워 전압(Power Voltage)의 사이클 동안 최적시간에서 턴 온 된 다.
앞서 말한 것을 고려하여, 전압 보호기(Voltage Protector)(300)의 동작은 다음 형태와 관련하여 더욱 특별함을 가지고 논의된다.
도 9와 관련하여, 본 명세서의 실시예에 따라 프로세서 회로(processor circuit)(303)(도 8)에서 구현되는 제어 로직(control logic)(313)을 도시하는 상태 다이어그램이 보여진다. 대안으로, 도 9의 상태 다이어그램은 프로세서 회로(processor circuit)(303)에서 구현된 방법의 단계를 묘사하는 것처럼 관찰될 수 있다. 제어 로직(control logic)(313)은 파워 오프 상태(power off state)(323), 노미널(nominal) 상태(326) 및 고립 상태(isolation state)(329)를 포함한다. 파워 오프 상태(power off state)(323)는 파워 전압(Power Voltage)(V)이 전압 보호기(Voltage Protector)(300)에 적용되지 않고, 전압 보호기(Voltage Protector)(300)가 오프 상태에 있을 때, 프로세서(303)의 상태를 나타낸다. 파워 전압(Power Voltage)(V)이 전압 보호기(Voltage Protector)(300)의 입력에 적용될 때, 전압 보호기(Voltage Protector)(300)는 파워 업 루틴(333)을 구현하는 것에 의해서 노미널(nominal) 상태(326)로 전이한다. 또한, 전압 보호기(Voltage Protector)(300)는 파워 (336)의 손실을 발생할 때 파워 오프 상태(power off state)(323)로 되돌아간다.
노미널(nominal) 상태(326)에 있는 동안, 전압 보호기(Voltage Protector)(300)는 보여지는 것과 같이 인덕턴스 L을 통하여 파워 전압(Power Voltage)(V)를 전기 부하(electrical load)(103)에 직접적으로 적용한다. 순간 전 압 또는 과전압이 파워 전압(Power Voltage)(V)에 발생될 때, 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)은 페이즈 φ 에서 뉴트랄 N까지 초과 전압을 전도하고, 전기 부하(electrical load)(103)에 도달에서 그러한 순간 전압이나 과전압의 능력을 제한한다. 순간 전압과 과전압의 소진은 전압 보호기(Voltage Protector)(100)과 관련한 상기 묘사되었던 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)와(113) 내에서 분배된다. 인덕턴스 L의 값은 얼마나 많은 전류가 제 1 전압 클램핑 디바이스(voltage clamping device)(109)를 통하여 흐르는가와, 에너지 소진이 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113) 사이에서 분배되는 방법을 제어하기 위해 선택된다.
이러한 점에서, 인덕턴스 L은 제 2 전압 클램핑 디바이스(voltage clamping device)(113)가 어떠한 잔여 초과 전압을 뉴트랄 N에 소진하기 시작하기 이전에, 인덕턴스 L은 제 1 전압 클램핑 디바이스(voltage clamping device)(109)가 최소한의 초과 전압 부분을 뉴트랄 N에 소진하기 위한 시간을 제공하기 위해 순간 전압 및 과전압의 속도를 늦춘다. 고립상태(329)일 때, 스위칭 소자(switching element) R1은 오프 위치이고, 제 1 전압 클램핑 디바이스(voltage clamping device)(109)는 과전압 또는 서지 지속 동안 초과 전압을 소진한다. 그 결과, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 제 1 전압 클램핑 디바이스(voltage clamping device)(109)에 걸리는 고 전압 레벨에 지속된 노출을 보지 않는다.
제 1 전압 클램핑 디바이스(voltage clamping device)(109)의 전압 클램핑 레벨은 예를 들어서, 600볼트를 포함하고, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 알 수 있듯이 300볼트의 클램핑 레벨을 가질 것이다. 대안으로, 어떠한 다른 클램핑 전압 비율은 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113) 사이에 존재할 것이다. 제 1 및 제 2 전압 클램핑 디바이스(voltage clamping device)(109)(113)의 구체적인 전압 클램핑 레벨은 파워 전압(Power Voltage)(V)의 노미널(nominal) 값에 의존할 것이다.
제 2 전압 클램핑 디바이스(voltage clamping device)(103)는 스위칭 소자(switching element) R1이 오프위치 일 때, 파워 전압(Power Voltage)에서 고립되는 사실에 의해, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)는 제 1 전압 클램핑 디바이스(voltage clamping device)(109)에 의해 다뤄지는 고 전압 서지에 노출되지 않는다. 이것은 과전압 상태에서 과열 및 잠재적인 화재 위험을 예방한다.
노미널(nominal) 상태(326)에서 과전압 또는 전압 변동을 검출할 때, 제어 로직(control logic)(313)은 프로세서 회로(processor circuit)(303)의 동작을 고립 상태(isolation state)(329)로 전이하기 위해 턴 오프 되는 과전압/전압 변동 루틴 339를 구현한다. 과전압 또는 전압 변동 상태(voltage sag state)가 줄어들 때, 제어 로직(control logic)(313)은 프로세서 회로(processor circuit)(303)의 동작이 노미널(nominal) 상태(326)로 되돌아 가도록 리스토어 파워(restore power) 루틴(343)을 구현한다.
도 10과 관련하여, 하나의 실시예에 따라 파워 업 루틴(333)의 하나의 예를 제공하는 플로어 차트가 보여진다. 파워 전압(Power Voltage)(V)이 전압 보호기(Voltage Protector)(300)에 초기 적용될 때, 스위칭 소자(switching element) R1은 오프상태이고, 따라서 전기 부하(electrical load)(103)에 평행하여 션트 레지스턴스 Rs를 커플링하고, 프로세서 회로(processor circuit)(143)의 동작을 파워 전압(Power Voltage) 및 전기 부하(electrical load)(103) 사이에 인덕턴스 L과 직렬로 삽입한다. 이것은 전압 보호기(Voltage Protector)(300)의 프로세서 회로(processor circuit)(303)의 동작이 초기화될 때까지 순간 전압과 과전압에서 전기 부하(electrical load)(103)를 보호한다.
박스 363에서 시작하여, 프로세서 회로(processor circuit)(303)는 스위칭 소자(switching element) R1이 오프상태로 남아 있는 동안 초기화된다. 프로세서 회로(processor circuit)(303)는 박스 366에서 결정되는 것처럼, 초기화될 때, 파워 업 루틴(333)인 박스 309로 진행한다. 박스 369에서 스위칭 소자(switching element) R1은 박스 363(도 5B)과 관련하여 묘사된 것과 같은 유사한 방법으로 전기 부하(electrical load)(103)에 유입전류를 최소화하는 파워 전압(Power Voltage)(V)의 사이클 내에 적정 점에서 턴 온 된다. 그 후, 파워 업 루틴은 종료되고, 제어 로직(control logic)(313)은 노미널(nominal) 상태로 진입한다.
다음 도 11과 관련하여, 다양한 실시예에 따라 제어 로직(control logic)(313)을 노미널(nominal) 상태(323)에서 고립 상태(isolation state)(329)로 전이하는 "과전압/파워 변동" 루틴(329)의 하나의 도시를 제공하는 플로어 차트가 보여진다. 과전압/전압 변동 루틴(339)이 구현될 때, 스위칭 소자(switching element) R1은 온 상태이고, 파워 전압(Power Voltage)(V)은 전기 부하(electrical load)(103)에 직접적으로 적용되며, 따라서 상기에서 묘사된 것처럼 R-C 스너버를 바이패싱한다.
시작에서, 과전압 또는 파워 변동이 일단 감지되면, 박스 373에서, 타이머는 스위칭 소자(switching element) R1 을 오프할지 여부를 결정하기 위한 과전압 또는 파워 변동 지속을 측정하기 위해 초기화된다. 과전압의 지속 및 크기는 스위칭 소자(switching element) R1이 전기 부하(electrical load)(103) 및 제 2 전압 클램핑 디바이스(voltage clamping device)(113)를 보호하기 위해 턴 오프 되어야 하는지를 결정하기 위해 프로세서 회로(processor circuit)(303)의 메모리에 유지된 전압-시간 커브(voltage-time curves)(166)와 비교될 수 있다. 대안으로, 만약 파워 변동이 감지되면, 변동 전압의 지속 및 크기가 파워 전압(Power Voltage)(V)가 노미널(nominal)로 되돌아 올 때, 해로운 유입 전류를 최소화하거나 감소시키기 위해 간섭이 필요한지를 결정하기 위해 메모리 내에 저장된 스레쉬홀드와 비교될 수 있다.
만약 과전압이 각각의 전압-시간 커브(voltage-time curves)(166) 스레쉬홀드보다 크거나, 전압 변동이 전기 부하(electrical load)(103)에 잠재적으로 해로운 유입 전류를 야기하기 위해 충분히 심각한 것으로 간주되면, 박스 379에서, 스위칭 소자(switching element) R1은 턴 오프되고, 따라서 전기 부하(electrical load)(103)과 직렬로 RC 스너버의 임피던스를 배치한다. 또한, 션트 레지스턴스 Rs는 직렬 부하(103)에 평행하게 배치된다. 이러한 상황에서, 전압 보호기(Voltage Protector)(300)은 전기 부하(electrical load)(103)가 보호되고, 제 2 전압 클램핑 디바이스(voltage clamping device)(113)가 과열되지 않는 고립 상태(isolation state)(329)에 있다.
다음 도 12와 관련하여, 다양한 실시예에 따라, 제어 로직(control logic)(313)을 고립 상태(isolation state)(329)에서 노미널(nominal) 상태(326)로 전이하는 "리스토어 파워(restore power)" 루틴(346)의 하나의 도시를 제공하는 플로어 차트의 하나의 예가 보여진다. 박스 383에서, 파워 전압(Power Voltage)(V)(도 8)가 노미널(nominal)로 되돌아 오는지를 결정한다. 만약 그렇다면, 박스 386에서, 스위칭 소자(switching element) 1은 박스 363(도 5B)와 관련하여 상기에서 묘사된 것과 같은 유사한 방법으로 전기 부하(electrical load)(103)에 잠재적인 유입전류를 최소화하는 파워 전압(Power Voltage)(V)의 사이클 내 최적점에서 턴 온 된다. 과전압의 경우에 그것을 주목하고, RC 스너버에 걸리는 전압 손실 때문에, 전기 부하(electrical load)(103)에 전압이 현저하게 떨어지지 않으면, 단계 386은 필요 없을 수 있다. 그 이후, 리스토어 파워(restore power) 루틴 (343)은 종료되고, 제어 로직(control logic)(313)은 노미널(nominal) 상태(326)에 배치된다.
다음 도 13과 관련하여, 본 명세서의 실시예에 따른 프로세서 회 로(processor circuit)(143)/(303)의 하나의 예가 보여진다. 프로세서 회로(processor circuit)(143)/(303)은 예를 들어서, 프로세서(403)와 메모리(406), 로컬 인터페이스(409)와 커플된 양쪽 모두를 포함한다. 이것의 끝에, 로컬 인터페이스(409)가 예를 들어서, 인지할 수 있는 것처럼 동반 주소/제어 버스를 가지는 데이터 버스를 포함할 수 있다.
운영시스템(413)과 제어 로직(control logic)(173)/(313)이 메모리(406)상에 저장되고, 프로세서(403)에 의해 실행된다. 또한, 하나 또는 다수의 전압-시간 커브(voltage-time curves)를 나타내는 데이터는 메모리(406)에 저장될 수 있고, 다른 방법으로는 프로세서 회로(processor circuit)(143)/(303)에 접근할 수 있다.
메모리(406)는 여기에서 휘발성 및 비휘발성 메모리와 데이터 스토리지 컴포넌트로서 정의된다. 휘발성 컴포넌트는 파워가 없을 때 데이터를 보유하지 않는 것이다. 비휘발성은 파워 손실시 데이터를 보유하는 것이다. 따라서, 메모리(406)는 예를 들어서, 랜덤 억세스 메모리(RAM), 리드-온리 메모리(ROM), 하드디스크 드라이브, 결합된 플로피 디스크 드라이브를 경유하여 접근된 플로피 디스크, 컴팩트 디스크 드라이브를 경유하여 접근된 컴팩트 디스크, 적당한 테이프 드라이브를 경유하여 접근된 마그네틱 테이프, 및/또는 다른 메모리 컴포넌트들, 또는 어느 두 개 또는 다수의 이러한 메모리 컴포넌트들을 포함한다. 게다가, RAM 은 예를 들어서, 스태틱 랜덤 액세스 메모리(SRAM), 다이내믹 랜덤 액세스 메모리(DRAM), 또는 마그네틱 랜덤 액세스 메모리(MRAM) 및 다른 메모리 디바이스와 같은 것을 포함할 것이다.
게다가, 프로세서(403)는 멀티플 프로세서를 나타낼 수 있고, 메모리(406)는 병렬로 운영되는 멀티플 메모리를 나타낼 것이다. 그러한 경우에, 로컬 인터페이스(409)는 어떠한 두 개의 멀티플 프로세서 사이, 어느 프로세서와 어느 하나의 메모리 사이 또는 어느 두 개의 메모리 사이 등 통신을 도모하는 적당한 네트워크가 될 수 있다. 프로세서(403)는 당업자에게 있어 충분히 인식될 수 있는 것과 같은 어떤 다른 구조나 전기제품일 수 있다.
운영시스템(413)은 메모리, 프로세싱 시간 및 프로세서 회로(processor circuit)(143)/(303) 내 주변 디바이스와 같은 하드웨어의 사용과 배치를 제어하기 위해 실행된다. 이러한 방법에서, 운영 시스템(operating system)(143)은 당업자에 의해 일반적으로 알려진 것과 같은 어플리케이션이 의존하는 파운데이션으로서 역할을 한다.
제어로직(173)/(313)은 상기에서 묘사된 것과 같이, 일반 목적의 하드웨어에 의해 수행되는 소프트웨어 또는 코드에서 구현되나, 대안으로서, 같은 것이 전용 하드웨어 또는 스프트웨어/일반 목적 하드웨어 및 전용 하드웨어의 결합에서 또한 구현될 수 있다. 만약 전용 하드웨어에서 구현되면, 제어 로직(control logic)(173)(313)은 많은 기술 중 어떠한 하나 또는 결합을 채용하는 회로 또는 상태 머신으로서 구현될 수 있다. 이러한 기술들은, 한정하는 것은 아니나, 하나 이상의 데이터 시그널의 어플리케이션상에 다양한 로직 기능을 구현하기 위한 로직 게이트를 가지는 디스크리트 로직 회로, 적당한 로직 게이트를 가지는 직접 회로가 구현된 애플리케이션, 프로그래밍 가능한 게이트 어레이(PGA), 필드 프로그래밍 가 능한 게이트 어레이(FRGA), 또는 다른 컴포넌트들 등을 포함할 수 있다. 그러한 기술은 일반적으로 당업자에게 잘 알려져 있기 때문에, 여기에서 상세히 설명하지는 않는다.
도 3-7 및 9-12의 상태 다이어 그램 및/또는 플로어 차트는 제어 로직(control logic)(173)과 제어 로직(control logic)(313) 구현의 기능 및 동작을 나타낸다. 만약에 소프트웨어 내에서 구현되면, 각 블록은 구체화된 로직 기능(들)을 구현하기 위한 프로그램 명령을 포함하는 모듈, 세그먼트 또는 코드의 부분을 나타낼 것이다. 프로그램 명령은 컴퓨터 시스템 또는 다른 시스템에서 프로세서와 같은 적당한 실행 시스템에 의해 인식할 숫자형의 명령을 포함하는 프로그래밍 언어 또는 기계 코드로 쓰여진 인간이-읽을 수 있는 명령문을 포함하는 소스 코드의 형태로 구현될 것이다. 머신 코드는 소스 코드 등에서 변환될 수 있다. 하드웨어에서 구현된다면, 각 블록은 구체적인 로직 기능(들)을 구현하기 위해 회로 또는 다수의 상호 연결된 회로를 나타낼 수 있다.
도 3-7 및 9-12의 상태 다이어그램 및/또는 플로어 차트는 구체적인 실행의 순서를 나타내나, 실행의 순서는 묘사된 것과는 달라질 수 있음이 이해된다. 예를 들어서, 두 개 또는 많은 블록의 실행 순서는 보여지는 순서와 연관하여 뒤섞일 수 있다. 또한, 도 3-7 및 9-12에 연속하여 보여지는, 두 개 또는 그 이상의 블록은 동시에 실행되거나, 부분적인 동시발생을 가지고 실행될 수 있다. 게다가, 어떠한 수의 카운터, 상태 변수, 경고 신호장치 또는 메시지는 향상된 유틸리티, 어카운팅, 성능 측정 또는 트레블 슈팅 보조를 제공하는 등의 목적을 위해, 여기에서 묘 사된 로직 플로우에 부가될 수 있다. 그러한 변화는 본 발명의 범위에 있음은 이해될 것이다.
또한, 제어 로직(control logic)(173) 및/또는 제어 로직(control logic)(313)은 소프트웨어 및 코드를 포함하는 경우, 각각은 예를 들어서, 컴퓨터 시스템 또는 다른 시스템에 프로세서와 같은 명령 실행 시스템에 연결 또는 연결에 의한 사용을 위해 어떠한 컴퓨터-인식가능한 매체에 구현될 수 있다. 이러한 의미에서, 로직은 예를 들어서, 명령 실행 시스템에 의해 수행되고, 컴퓨터-인식가능한 매체에서 패치(fetch)될 수 있는 명령과 선언을 포함하는 명령문을 포함할 수 있다. 본 발명에 있어서, "컴퓨터-인식가능한 매체"는 명령 실행 시스템의 접속으로 또는 접속에 의한 사용을 위해 제어 로직(control logic)(173) 및/또는 제어 로직(control logic)(313)을 포함, 저장 또는 유지할 수 있는 어떠한 매체가 될 수 있다. 컴퓨터 인식가능한 매체는 예를 들어 전기, 마그네틱, 광학, 전자기, 적외선 또는 반도체 매체와 같은 어느 하나의 다양한 물리적 매체를 포함할 수 있다. 적당한 컴퓨터 인식 가능한 매체의 많은 구체적인 예들은, 한정하는 것은 아니나, 마그네틱 테이프, 마그네틱 플로피 디스켓, 마그네틱 하드드라이브 또는 컴팩트 디스크를 포함할 것이다. 또한, 컴퓨터 인식가능한 매체는 예를 들어서, 스태틱 랜덤 액세스 메모리(SRAM)와 다이내믹 랜덤 액세스 메모리 (DRAM), 또는 마그네틱 랜덤 액세스 메모리(MRAM)를 포함하는 랜덤 액세스 메모리(RAM)가 될 수 있다. 게다가, 컴퓨터 인식가능한 매체는 리드-전용 메모리(ROM), 프로그램 가능한 리드-전용 메모리(PROM), 삭제가능하고 프로그래밍 가능한 리드-전용 메모리(EPROM), 전기적으로 삭제 가능하고 프로그래밍 가능한 리드-전용 메모리(EEPROM) 또는 다른 형태의 메모리 디바이스가 될 수 있다.
도 14-20의 다음 논의는 전기 부하(electrical load)(103)에 유입 전류를 최소화하기 위해 파워 전압(Power Voltage)(V)을 전기 부하(electrical load)(103)에 직접적으로 커플링을 수행하기 위한, 파워 사이클 내 최적점의 결정과 연관된다. 특히, 도 14-20의 논의는 전기 부하(electrical load)(103)로의 유입 전류를 최소화하는 동안, 전기 부하(electrical load)(103)에 파워 전압(Power Voltage)의 적용을 수행하기 위한 사이리스터 또는 릴레이의 제어를 설명한다. 일반적으로, 직접적인 커플링을 수행하기 위해 사이리스터와 릴레이가 조작되는 시간은 도 1 및 8과 관련한 상기 묘사된 것처럼 스위칭 소자(switching element) R1의 제어에 응용된다.
도 14와 관련하여, 본 명세서의 다양한 실시예를 도시하기 위한 시간과 관련한 파워 전압(Power Voltage)(500)을 구획한 차트가 보여진다. 파워 전압(Power Voltage)(500)은 예를 들어서, 유도 부하, 용량 부하, 또는 인지할 수 있는 다른 형태의 전기 부하(electrical load)를 포함할 수 있다. 파워 전압(Power Voltage)(500)이 정류기 부하에 적용될 경우, 전압은 아는 바와 같이, 정류기와 연관된 커패시터에 걸려 생성된다. 이러한 점에서, 커패시터는 정류기의 다이오드의 기능과 관련하여 직류 파워 소스의 생성을 용이하게 한다.
도 14와 관련하여, 커패시터 전압(503)은 정류기와 연관된 커패시터에 걸리는 직류 전압으로서 묘사된다. 때때로, 파워 전압(Power Voltage)(500)이 적용되는 부하의 정상 상태 동작 동안, 전압 변동(506)은 파워 전압(Power Voltage)(500)에 발생할 수 있다. 전압 변동(506) 동안, 커패시터 전압(503)은 그것이 정류기에 커플 된 전기 부하(electrical load)에 전류를 공급할 때, 커패시터 그 자체가 드레인되는 것처럼, 서서히 감소할 수 있다. 전압변동(506)의 끝에서, 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 갑자기 돌아오는 것은 종종 일어나는 경우이다. 노미널(nominal) 전압(509)은 파워 전압(Power Voltage)(500)의 노미널(nominal) 동작 전압이다.
파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 돌아오는 파워 전압(Power Voltage) 사이클에 있는 경우에 의존하여, 파워 전압(Power Voltage)(500) 및 커패시터 전압(503) 사이에 상당한 전압 차 VD가 존재할 수 있다. 이러한 전압 차 VD는 부하가 정상 상태 동작으로 재개할 때, 중요한 유입 전류를 결국 야기할 수 있다. 부하가 정류기 부하인 경우에, 유입 전류는 전류 커패시터가 충전될 필요가 있는 사실 때문에 발생하고, 부하를 보충하는 컴포넌트들은 전압 변동(506)의 끝에서 더 많은 전류를 끌어당길 것이다.
유입 전류의 크기는 예를 들어서, 부하의 형태, 부하의 상태, 파워 전압(Power Voltage)(500)과 관련한 부하의 근접성, 파워 서플라이 요소, 전압 변동(506)의 지속, 라인 임피던스 및 파워 전압(Power Voltage)(500)을 올리거나 내리는 것과 관련한 어느 트랜스포머의 위치 및 다른 요소와 같은 다양한 부하 요소에 의해 영향을 받는다. 게다가, 전압 변동(506)의 발생 이후에 어떠한 유입 전류 의 크기는 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 되돌아가는 순간에 존재하는 전압 차 VD의 크기에 의존할 것이다. 노미널(nominal) 전압(509)은 그것의 전압 클래스 또는 타입을 편리하게 디자인하기 위한 목적을 위한 회로 또는 시스템에 할당된 노미널(nominal) 값으로써 여기에서 정의된다. 이러한 의미로, 노미널(nominal) 전압은 파워 그리드 상의 파워 분배, 즉, 120/240 델타, 480/277 와이, 120/208 와이 또는 다른 스펙과 같은 다양한 목적을 위해 구체화된 표준 전압을 포함한다. 대안으로, 노미널(nominal) 전압은 예를 들어서, 비행기 등과 같은 탈것 상의 파워 시스템과 같은 폐쇄 시스템에 표준화된 전압을 포함할 수 있다. 노미널(nominal) 전압은 예를 들어서, 피크 투 피크 전압에 의해 구체화된 AC 전압, RMS 전압, 및/또는 주파수와 같은 것일 수 있다. 또한, 노미널(nominal) 전압은 전압 크기에 의해 구체화된 DC 전압일 수 있다.
전압 변동(506)의 끝에 유입 전류를 제한하기 위해서, 본 명세서의 다양한 실시예에 따라, 임피던스는 부하의 정상상태 동안 파워 전압(Power Voltage)(500)에서 전압 변동(506)의 검출시 부가된다. 이러한 점에서, 파워 전압(Power Voltage)(500)은 부하의 정상 상태 동작 동안 전압 변동(506)을 검출하기 위해 모니터 된다. 전압 변동(506)의 발생이 검출되기만 하면, 임피던스는 부하에 부가된다. 그 이후에, 임피던스는 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)에 돌아온 이후, 파워 전압(Power Voltage) 사이클에 미리 정의된 점 513에 도달할 때 제거된다.
파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 돌아온 이후, 부하에서 임피던스의 제거 시간은 본 명세서의 다양한 실시예에 따른 부하로 흐르는 유입 전류 서지의 발생을 최소화하기 위해 구체화된다. 이러한 점에서, 부하에서 임피던스의 제거는 파워 전압(Power Voltage)(500)의 파워 전압(Power Voltage) 사이클 상에 미리 정의된 점에서 타이밍 된다.
하나의 실시예에서, 파워 전압(Power Voltage)(500)이 정류기와 연관된 커패시터에 걸리는 커패시터 전압(503)의 크기보다 작을 때, 임피던스는 부하에서 제거되고, 여기에서 부하는 정류 부하이다. 이러한 시나리오에서, 선 전압(500)이 정류되었다고 가정하면, 파워 전압(Power Voltage)(500)의 크기의 절대값이 부하의 정류기와 관련된 커패시터를 전압(503)의 크기보다 작을 때, 임피던스는 제거된다.
그러한 시간에, 파워 전압(Power Voltage)(500)의 크기의 절대값이 부하의 정류기와 관련된 커패시터에 걸리는 전압(503)의 크기보다 작을 때, 정류기에서 각각의 다이오드는 역으로 바이어스된다. 따라서, 파워 전압(Power Voltage)(500)의 크기의 절대값이 부하의 정류기와 연관된 커패시터에 걸리는 전압(503)의 크기보다 작을 때, 유입전류가 존재하지 않는다. 극단적으로, 이러한 시나리오에서, 정류기와 연관된 커패시터는 도 14에서 묘사된 전압 차 VD에 의해 도시된 것처럼 전압에서 일시적인 변화를 발생하는 것보다, 적용된 정류된 파워 전압(Power Voltage)(500)의 노미널(nominal) 피크가 커패시터에 적용될 때 충전될 것이다.
부가적인 대안에서, 임피던스는 파워 전압(Power Voltage)이 전압 변동(506) 의 종료 이후에 노미널(nominal) 전압(509)으로 되돌아 간 이후, 파워 전압(Power Voltage)(500)의 제로 크로싱(0)에 부하에서 제거된다. 이러한 점에서, 제로 크로싱에 "약"이란, 예를 들어서, 파워 전압(Power Voltage)(500)의 크기가 부하의 정류기와 연관된 커패시터에 걸리는 전압(503)보다 더 크지 않는 것과 같은 제로 크로싱과 연관된 인용가능한 허용치 내이다.
다른 실시예에서, 임피던스는 노미널(nominal) 전압(509)으로 돌아오는 것으로서 파워 전압(Power Voltage)(500) 이후 나타나는 많은 제로 크로싱의 약 첫 번째 하나에서 부하에서 제거될 수 있다. 이것은 파워가 가능한 한 빨리 부하로 돌아오나, 상당한 유입 전류가 발생할 가능성이 최소화되는 방법으로써 유리하다.
또 다른 실시예에에서, 임피던스는 파워 전압(Power Voltage)(500)의 크기의 절대값과 부하의 정류기와 연관된 커패시터에 걸리는 전압(503)의 크기 사이에 차 VD를 본질적으로 최소화하는 파워 전압(Power Voltage) 사이클 상의 점에서 부하에서 제거될 수 있다. 이러한 점에서, 만약, 최소한의 유입 전류가 야기하기 위해서, 파워 전압(Power Voltage)(500)의 크기가 커패시터에 걸리는 전압(503)에 근접하는 것과 같이 파워 전압(Power Voltage) 사이클에서 위치에서 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 되돌아 온다면, 임피던스는 전압 차 VD가 부하로의 유입 전류의 허용량을 야기하기 위해 충분히 작은, 파워 전압(Power Voltage)(500)이 상승하고, 커패시터에 걸리는 전압(503)보다 큰 경우에 결국 잠재적으로 제거될 수 있다.
그러한 경우에, 최대 전압 차 VD는 부하에 적용될 수 있는 최대 허용가능한 유입 전류를 야기하기 위해 구체화될 수 있고, 여기에서 임피던스는 만약 실제 전압 차 VD가 구체화된 최대 전압 차 VD보다 더 크다면 제거되지 않을 것이다. 도 14에의 그래프에서 묘사된 것과 같이, 본 명세서의 하나의 실시예에 따라, 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 되돌아 온 이후 제 1 제로 크로싱에서 발생하는 파워 전압(Power Voltage) 사이클에서 포인트 513에서 임피던스가 제거되고, 전압 변동(506) 동안 부하에 부가되는 실시예가 보여진다.
다음 도 15와 관련하여, 본 명세서의 실시예에 따른 전류 제한 회로의 개략도가 보여진다. 파워 전압(Power Voltage)(500)(도 14)은 보여지는 것처럼 입력 노드(603)를 가로질러 적용된다. 파워 전압(Power Voltage)(500)은 알 수 있듯이 전형적인 출구 또는 다른 파워 소스에서 수신될 것이다. 전류 제한 회로(600)는 입력 노드(603)를 가로질러 커플된 순간 전압 서지 억제기(606)를 포함한다. 게다가, 전류 제한 회로는 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(613), 및 게이트 드라이브(616)를 포함한다. 파워 전압(Power Voltage)(500)은 제로 크로싱 검출기(zero crossing detector)(609)와 변동 검출기(sag detector)(613) 사이로의 입력으로서 수신된다. 제로 크로싱 검출기(zero crossing detector)(609)의 출력은 게이트 드라이브(616)에 적용되는 제로 크로싱 신호 619를 포함한다.
변동 검출기(sag detector)(613)의 출력은 게이트 드라이브(616)에 또한 적 용된다. 게이트 드라이브(616)는 사이리스터(626)와 릴레이(629)를 제어한다. 이러한 점에서, 게이트 드라이브(616)는 사이리스터(626)와 릴레이(629)가 턴 온 또는 턴 오프여부를 제어한다. 사이리스터(626)는 입력 노드(606)를 레지스터 RT를 통해 부하(633)에 커플한다. 도 15에서 묘사되는 실시예에서, 입력 노드(603)는 보여지는 것처럼 릴레이(629)와 사이리스터(626)/레지스터 RT에 평행한 레지스터 RS를 통하여 부하(633)에 커플된다.
도 15에서 묘사되는 것처럼, 부하(633)는 정류기(646)를 가지는 정류기 부하를 포함한다. 정류기(636)는 다이오드 639와 정류기 커패시터(643)를 포함한다. 게다가, 부하(633)는 알 수 있는 바와 같이 직류 파워를 수신하는 다른 컴포넌트(646)를 포함할 수 있다. 대안으로, 부하(633)는 유도성 부하 또는 다른 형태의 부하를 포함수도 있다. 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(613) 및/또는 게이트 드라이브(616)는 하나 이상의 프로세서 회로(processor circuit), 디지털 논리 회로, 또는 아는 바와 같이 아날로그 회로를 가지고 구현될 수 있다.
다음, 전류 제한 회로(600)의 동작의 일반적인 논의가 본 명세서의 하나의 실시예에 따라 제공된다. 시작에서, 노미널(nominal) 전압(509)을 포함하는 파워 전압(Power Voltage)(500)이 부하에 적용되고, 전압 변동(도 14)을 갑자기 발생한다고 가정하다. 만약, 전압 변동(506)이 커패시터(643)에 걸리는 커패시터 전압(503)(도 14)이 상당히 유출되는 미리 결정된 시간의 스레쉬홀드를 지속한다면, 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)을 재개할 때 상당한 유입 전류의 생성은 위험하다.
부하의 정상상태 동작 동안, 릴레이(629)는 단락상태에 있고, 파워전압(500)은 릴레이(629)를 통하여 부하(633)에 직접적으로 적용된다. 만약, 릴레이(629)가 직접적인 전기 접속이라면, 부하(633)로의 흐르는 전류를 위한 최소한의 레지스턴스 경로를 제공한다. 따라서, 전류는 레지스터 Rs를 바이패스한다. 부하의 정상상태 동작 동안, 사이리스터(626)는 또한 오프상태에 있고, 따라서, 전류가 레지스턴스 RT를 통하여 흐르는 것을 예방한다. 변동 검출기(sag detector)(613)가 전압 변동(506)을 검출하기만 하면, 변동 검출기(sag detector) 출력(623)은 게이트 드라이브(616)가 릴레이(629)를 열도록 유도한다. 그 결과, 입력 노드(623)에 전압은 레지스터 Rs를 통하여 부하(633)에 적용된다.
레지스턴스 Rs는 단락된 릴레이(629)에 의해 제공되는 제로 레지스턴스 근처보다도 명확하게 높다. 릴레이(629)를 개방하는 것에 의해서, 레지스터 R2는 부하(633)에 부가된다. 레지스턴스 Rs는 부하(633)에 흐를 수 있는 전류를 제한하기 위해서 구체화된다. 이러한 레지스턴스는 따라서, 노미널(nominal)로 되돌아온 전압과 전압 변동(506)이 종료할 때 발생되는 어떠한 전류 서지를 제한하고, 따라서, 정류기(636)에서의 다이오드(639) 또는 다른 컴포넌트와 같은 부하(633)의 전기 컴포넌트들로 데미지의 가능성을 최소화하거나 제거한다.
레지스턴스 Rs가 사이리스터(626)가 단락(턴 온)되거나 릴레이(629)가 단락될 때까지 전압 변동(506) 동안 부하(633)에서 보여지는 전압을 또한 감소할 수 있다. 이러한 점에서, 레지스턴스 Rs는 전압 변동(506) 동안 부하(633)에 의해 발생되는 감소된 전압을 악화시킬 수 있다. 그러나 레지스턴스 Rs 때문에 감소된 전압은 레지스턴스 Rs없이 부하(633)에 의해서 일반적으로 발생될 수 있는 것보다 더 많이 나쁘지는 않을 것이다. 만약, 전압 변동(506)이 부하의 동작이 분열된 것과 같은 상대적으로 긴 시간 동안 지속되면, 레지스턴스 Rs 때문에 전압에서 어떠한 감속이 연속되지 않는 것은 기회이다.
최대 보호를 위해서, 레지스터 Rs를 통하여 흐르는 전류는 적으나, 상기에서 언급한 바와 같이, 이것은 부하 동작의 순간 간섭의 가능성을 증가할 수 있다. 따라서, 레지스턴스 Rs의 값은 멀티-부하 환경에서 보호와 부하(633)의 동작을 성가시게 방해하는 가능성 사이에서 트레이드-오프에 의존하여 결정한다. 실험은 레지스턴스 Rs가 5 사이클 또는 그보다 적게 지속되는 동안의 짧은 전압 변동을 위한 부하 동작을 일시적으로 방해하는 것이 아님을 보여준다.
릴레이(629)가 전압 변동(506)의 검출 때문에 개방되기만 하면, 전류 제한 회로(600)는 변동 검출기(sag detector)(613)가 전압 변동(506)이 종료되었음을 검출할 때까지 그러한 상태에서 유지된다. 전압 변동(506)이 종료되면, 변동 검출기(sag detector) 출력(623)은 대략 변경된다. 응답으로, 게이트 드라이브(616)는 릴레이(629)를 즉각적으로 단락하지 않는다. 오히려, 릴레이(629)는 개방 상태로 유지된다. 게이트 드라이브(616)는 제로 크로싱이 파워 전압(Power Voltage) 사이클에 도달하는 것을 지시하는 제로 크로싱 검출기(zero crossing detector)(609)에서 시그널이 수신될 때까지 대기한다. 게이트 드라이브(616)에 적용된 제로 크로싱 출력(619)은 제로 크로싱의 발생을 지시한다.
전압 변동(506)이 종료함을 지시하는 것을 수신한 후, 제로 크로싱의 지시를 수신하자마자, 게이트 드라이브(616)는 사이리스터(626)와 레지스턴스 RT를 통하여 전류가 부하(623)로 흐르도록 하기 위한 사이리스터를 턴 온 한다. 레지스턴스 RT는 사이리스터(626)를 보호하기 위해 구체화된다. 특히, 레지스턴스 RT는 사이리스터(626)의 최대 전류 비 내에서 사이리스터(626)를 통해 부하(633)로 흐르는 최악의 경우 전류를 제한한다. 따라서, 레지스턴스 RT는 레지스턴스 RS보다는 작고, 노미널(nominal) 파워 전압(Power Voltage)(500)이 효과적으로 부하(633)에 적용되도록 한다. 사이리스터(626)는 사이리스터(626)로서 전압 변동(506)의 종료가 릴레이(629)보다 동작에서 더 빠른 이후에 부하(633)에 재적용되도록 유리하게 채용될 수 있다. 이러한 점에서, 사이리스터(626)는 예를 들어서, 약 5에서 10 밀리 초를 취하는 릴레이(629)에 반대하는 것처럼, 대략 10 마이크로 초 내에서 턴 온 될 수 있다. 사이리스터가 동작할 수 있는 속도 때문에, 사이리스터(626)는 전류 제한 회로(600)가 파워 전압(Power Voltage) 사이클 상에서 파워 전압(Power Voltage)(500)이 부하(633)에 재 적용될 수 있는 곳을 정확히 제어할 수 있도록 한 다.
대안으로, 만약 게이트 드라이브(616)에서 출력 시그널의 상태에서 변환에 응답하여 릴레이(629)의 반응 시간이 충분히 빠르거나 충분한 정확함을 가지고 평가될 수 있다면, 릴레이(629)는 사이리스터(629) 없이 사용될 수 있는 경우가 있을 수 있다. 특히, 릴레이(629)는 릴레이(629)가 실제로 제로 크로싱으로 다가오기나 그 자체 근처일 것이 예상과 함께 제로 크로싱이 발생하기 전에, 미리 정의된 시간에서 단락(또는 정상적으로 단락된 릴레이의 경우에 턴 오프)하기 위해 제동된다. 이러한 실시예는 따라서, 사이리스터(626)와 레지스턴스 RT의 필요성을 제거할 것이다.
사이리스터(626)는 필요한 양의 시간이 정류기(636)와 관련된 커패시터(643)가 상당한 유입 전류를 피하기에 충분히 차지되거나, 부하(633)가 바람직하지 않은 유입전류를 발생하지 않을 정도까지 동작하는 것을 보장하게 되어 있다면, 게이트 드라이브(616)는 입력 노드(603)와 부하(633) 사이에 유도성 경로를 재생성하기 위해 릴레이(629)를 단락한다. 이후, 게이트 드라이브(616)는 사이리스터(626)를 턴 오프한다.
따라서, 재생하기 위하여, 사이리스터(616)는 전압 변동(506)의 종료 이후, 부하(633)에 파워 전압(Power Voltage)(500)을 공급하기 위한 기능을 제공한다. 레지스턴스 Rs가 전압 변동(506) 동안의 부하(633)에 부가되는 임피던스라고 가정하면, 사이리스터(626)는 부하(633)에 파워 전압(Power Voltage)(500)을 재공급하기 위해 임피던스 Rs를 제거하는 행동하고, 여기에서 레지스턴스 RT는 레지스턴스 Rs보다 많지 않다. 이 후, 릴레이(629)는 직접 유도 경로가 레지스턴스 Rs 또는 RT중 어느 하나에 어떠한 손실 없이 부하(633)에 생성되기 위해 단락된다.
전류 제한 회로(600)는 부하(633)에 흐르는 유입 전류가 전압 변동(506)의 종료 이후에 최소화되는 실시예의 동작을 도시하였고, 여기에서 부하(633)에 부가되는 레지스턴스 Rs에 의해 나타나는 임피던스는 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)에 되돌아간 이후 파워 전압(Power Voltage)(500)의 거의 제로 크로싱에서 부하(633)에서 제거된다.
사이리스터(626)가 턴 온 되는 곳에서 제로 크로싱 검출기(zero crossing detector)(609)에 의해 검출된 정확한 제로 크로싱은 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압으로 되돌아 간 이후 발생하는 제 1 제로 크로싱일 수 있다. 대안으로, 사이리스터(626)가 턴 온 되는 곳에서 제로 크로싱은 부하가 역으로 영향받지 않도록 부하(633)에 파워 전압(Power Voltage)(500)을 재구성하기 위해 가능한 한 빨리 사이리스터(626)를 턴 온 하는 것이 바람직할 수 있는 것을 명심하고, 파워 전압(Power Voltage)(500)이 노미널(nominal) 전압(509)으로 돌아온 이후 발생하는 어떠한 제로 크로싱 일 수 있다.
게다가, 레지스턴스 RT는 그것의 동작을 역으로 영향을 줄 수 있는 너무 높은 전류를 사이리스터(626)가 발생하지 않도록 구체화고, 그래서 전압 변동(506)이 종료된 이후 사이리스터(626)가 턴 온 되는 제로 크로싱 또는 다른 점상에 사이리 스터(626)가 얼마나 오랫동안 유지해야 하는지를 고려한다.
다음 도 15와 관련하여, 본 명세서의 다른 실시예에 따라 전류 제한 회로(700)가 보여진다. 전류 제한 회로(700)는 레지스턴스 Rs가 적용되지 않은 점을 제외하고는 전류 제한 기능(600)과 관련한 기능에 유사하다. 이러한 점에서, 부하(633)에 부가된 임피던스는 무한 레지스턴스 또는 개방 회로와 등가이다. 모든 다른 방법에서, 전류 제한 회로(700)의 동작은 도 15와 관련하여 상기에서 설명된 것과 같이 동일하다.
부가적으로, 전류 제한 회로(700)는 부하(633)에 위험할 수 있는 유지된 부족전압 또는 과전압이 발생하는 경우, 바람직한 것과 같은 파워 전압(Power Voltage)(500)에서 부하(633)을 고립할 수 있다는 점에서 부가적인 능력을 제공한다. 전류 제한 회로(600)(도 15)는 파워 전압(Power Voltage)(500)에서 부하(633)를 고립하기 위해 개방하는 레지스턴스 Rs와 직렬인 제 2 릴레이를 포함하는 것에 의해서 부하(633)를 위한 위험을 제공할 수 있는 부족전압 또는 과전압의 경우에 부하(633)를 고립하기 위해 또한 구성될 수 있다. 부족전압 또는 과전압이 검출되는 경우, 릴레이는 릴레이(629)가 개방되는 때와 동시에 개방될 수 있다.
도 17에 있어서, 본 명세서의 또 다른 실시예에 따라 전류 제한 회로(800)가 보여진다. 전류 제한 회로(800)는 전류 제한 회로(700)에서 제로 크로싱 검출기(zero crossing detector)(609)가 게이트 드라이브(616)에 적용되는 임피던스 제거 시그널(806)을 생성하는 임피던스 제거 타이밍 회로(803)에 의해 대치되는 것을 제외하고는 전류 제한 회로(700)(도 15)와 유사하다. 전류제한 회로(800)는 임피던스 제거 타이밍 회로(803)가 입력으로서 정류기(636)의 커패시터(643)에 걸리는 전압을 수신하는 것을 제외하고는 전류 제한 회로(700)와 상당히 같은 방법으로 동작한다. 이 전압은 다른 입력으로서 수신되는 파워 전압(Power Voltage)(500)에 비교될 수 있다.
이러한 점에서, 임피던스 제거 타이밍 회로(803)는 제로 크로싱을 제외한 상태가 발생할 때, 부하(633)가 바람직하지 않은 유입 전류 서지를 야기함이 없이 선 전압에 공급되도록 할 부하(633)에 전류를 공급하기 위한 사이리스터(626)를 강화하기 위한 신호를 게이트 드라이브(616)에 보낼 수 있다. 특히, 상태는 예를 들어서, 파워 전압(Power Voltage)(500)의 크기의 절대값이 부하의 정류기와 관련된 커패시터(643)에 걸리는 정류된 전압의 크기보다 작을 때, 포함할 수 있다. 이러한 점에서, 전압 차 VD(도 14)는 상당한 유입 전류 서지가 발생되지 않은 듯한 것과 같이 존재하지 않는다.
대안으로, 임피던스 제거 타이밍 회로(803)는 게이트 드라이브(616)가 부하와 연관된 커패시터(643)에 걸리는 정류된 전압의 크기와 파워 전압(Power Voltage)(500)의 크기의 절대값 사이에 차를 본질적으로 감소하는 파워 전압(Power Voltage)(500)의 파워 전압(Power Voltage) 사이클 상의 어떠한 점에서 부하(633)에서 임피던스를 제거하기 위한 사이리스터(626)를 강화하도록 하는 임피던스 제거 출력 시그널(806)을 생성할 수 있다.
다음 도 18과 관련하여, 선 전압 사이클에 의한 전압 변동(506)(도 14)의 기간의 기능으로서 부하로 흐르는 유입 전류 서지의 피크 값의 크기의 예를 구획화한 차트가 보여진다. 도 18에 보여지는 것처럼, 측정된 유입 전류 서지(809)의 피크 값은 전형적인 유동 크리스털 모니터 부하를 위한 전압 변동 지속의 다양한 값을 위해 묘사되었다. 유입 전류 서지(809)는 상단 곡선(813)을 가지고, 이는 가능한 나쁜 경우 스트레스를 나타내고, 정상 부하 동작이 선 제로 전압 크로싱과 일치하여 재개될 때, 실행될 수 있는 상당히 낮은 유입 전류를 나타낸다. 상단 곡선은 유입 전류 서지(809)의 상단 피크를 따르고, 낮은 곡선(816)은 유입 전류 서지(809)의 낮은 피크를 따른다.
보여질 수 있는 것처럼, 측정된 유입 전류 서지(809)는 예를 들어서, 전압 변동(506) 동안 커패시터(803)(도 15-17)를 가로질러 발생되는 전압의 쇠퇴와 비례한 시간 안에 잠재적으로 증가한다. 전압 변동(506)의 지속이 증가할 때 유입 전류 서지의 피크의 크기의 증가와 함께, 전압 변동 지속을 통하여 상당한 밸리와 낮은 전류가 여전히 존재한다. 그것처럼, 유입 전류 서지(809)가 알 수 있듯이, 파워 전압(Power Voltage)(500)의 제로 크로싱와 일반적으로 일치하는 보여지는 다양한 피크의 밸리의 바닥으로 떨어지는 것을 확실히 하는 것은 바람직하다.
다음 도 19로 돌아가서, 본 명세서의 실시예에 따른 게이트 드라이브(616)의 구현의 하나의 예를 제공하는 본 명세서의 구현에 따른 프로세서 회로(processor circuit)를 보여준다. 묘사된 것처럼, 프로세서 회로(processor circuit)(820)는 프로세서(823)와 메모리(826)를 가지는 것으로 보여지고, 그들 모두는 로컬 인터페 이스(829)에 커플된다. 로컬 인터페이스(829)는 예를 들어서, 일반적인 당업자에 의해서 알 수 있는 것처럼, 동반 제어/어드레스 버스를 가지는 데이터 버스를 포함할 수 있다. 이러한 점에서, 프로세서 회로(processor circuit)(820)는 많은 다른 상업적으로 이용 가능한 프로세서 회로(processor circuit)의 어느 하나를 포함할 수 있다. 대안으로, 프로세서 회로(processor circuit)(820)는 주문형 반도체(ASIC)의 부분으로서 구현될 수 있거나, 알 수 있는 것과 같은 어떤 다른 수단으로 구현될 수 있다. 로직 제어 기능이 마이크로 프로세서 없이 구현되는 것도 가능하다.
게이트 드라이브 로직(831)은 메모리(831)상에 저장되고, 프로세서(823)에 의해 실행된다. 게이트 드라이브 로직(831)은 릴레이(629)의 개방 및 단락을 제어할 때, 게이트 드라이브(616)의 기능을 제어하기 위해 실행된다. 게다가, 운영 시스템(operating system)은 아는 바와 같이, 메모리(826)에 저장되고, 프로세서(823)에 의해 실행된다. 더 나아가, 게이트 드라이브 로직(831)에 부가되는 다른 로직은 메모리에 저장되고, 프로세서(823)에 의해 실행된다. 예를 들어서, 제로 크로싱 검출기(zero crossing detector)(609)(도 15, 16), 변동 검출기(sag detector)(603)(도 15, 16 및 17) 또는 임피던스 제거 타이밍 회로(803)(도 17)의 기능을 구현하는 로직은 아는 바와 같이, 프로세서 회로(processor circuit)(820) 상에서 구현될 수 있다. 대안으로, 분리 프로세서 회로(processor circuit)는 게이트 드라이브(616), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603), 또는 임피던스 제거 타이밍 회로(803) 각각을 구현하기 위 해 채택될 수 있다.
게이트 드라이브 로직(831), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603), 및/또는 임피던스 제거 타이밍 회로(803)(도 17)는 메모리(826)에서 저장되고, 프로세서(823)에 의해 실행되는 것으로서 묘사된다. 여기에서 채용되는 것처럼 "실행가능한"은 프로세서(823)에 위해 궁극적으로 실행될 수 있는 형태에 프로그램 파일을 의미한다. 실행 프로그램의 예들은 예를 들어서, 메모리(826)의 랜덤 액세스 부분으로 로드될 수 있는 형태의 머신 코드 또는 메모리(826)의 랜덤 액세스 부분으로 로드될 수 있고, 프로세서(823) 등에 의해 실행되는 목적 코드와 같은 적당한 형태로 표현될 수 있는 소스 코드로 변환될 수 있는 컴파일된 프로그램일 수 있다. 실행 가능한 프로그램은 예를 들어서, 랜덤 액세스 메모리, 리드-온리 메모리, 하드 드라이브, 컴팩트 디스크(CD), 플로피 디스크, 또는 다른 메모리 컴포넌트들을 포함하는 메모리(826)의 어느 부분 또는 컴포넌트에 저장될 수 있다.
메모리(826)는 휘발성 또는 비휘발성 메모리와 데이터 스토리지 컴포넌트로서 여기에서 정의된다. 휘발성 컴포넌트들은 파워 손실시 데이터를 보유하지 않는 것이다, 비휘발성 컴포넌트들은 파워 손실시 데이터를 보유하는 것이다. 따라서, 메모리(826)는 예를 들어서, 랜덤 액세스 메모리(RAM), 리드-온리 메모리(ROM), 하드 디스크 드라이브, 결합된 플로피 디스크 드라이브를 경유하여 접근하는 플로피 디스크, 컴팩트 디스크 드라이브를 경유하여 접근하는 컴팩트 디스크, 적당한 테이프 드라이브를 경유하여 접근하는 마그네틱 테이프 및/또는 다른 메모리 컴포넌트, 또는 어느 두 개 이상의 이러한 메모리 컴포넌트들의 조합을 포함할 수 있다. 게다가, RAM은 예를 들어서 스태틱 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 마그네틱 랜덤 액세스 메모리(MRAM) 및 다른 디바이스를 포함할 수 있다. ROM은 예를 들어서, 프로그램 가능한 리드-전용 메모리(PROM), 삭제가능하고 프로그램 가능한 리드-전용 메모리(EPROM), 전기적으로 프로그램 가능한 리드-전용 메모리(EEPROM), 또는 다른 메모리 디바이스와 같은 것을 포함할 수 있다.
게다가, 프로세서(823)는 멀티플 프로세서를 나타낼 수 있고, 메모리(826)는 병렬로 동작하는 멀티플 메모리들을 나타낼 수 있다. 그러한 경우에, 로컬 인터페이스(829)는 어느 두 개의 멀티플 프로세서, 어떠한 프로세서와 어떠한 하나의 메모리 사이, 또는 어느 두 개의 메모리 사이에서 통신을 용이하게 하는 적당한 네트워크 일 수 있다. 프로세서(823)는 전기, 옵틱, 또는 분자구조, 또는 당업자에 의해 알 수 있는 어떠한 다른 구조일 수 있다.
다음 도 20과 관련하여, 본 명세서의 실시예에 따른 게이트 드라이브 로직(831)의 동작의 하나의 예를 제공하는 플로어차트가 도시된다. 선택적으로, 도 20의 플로어 차트는 전압 변동(506)(도 14) 이후 부하(633)에 유입 전류 서지를 예방하기 위해 프로세서 회로(processor circuit)(820)에 의해 구현되는 방법의 예의 단계를 도시한 것으로 보여질 수 있다. 도 20의 플로어 차트 예에 의해 묘사되는 것처럼 게이트 드라이브 로직(831)의 기능은 예를 들어서, 객체 지향 디자인 또는 어떤 다른 프로그래밍 아키텍처 상에서 구현될 수 있다. 기능이 객체 지향 디자인에 구현되면, 각 블록은 하나 또는 그 이상의 개체를 인캡슐한 하나 이상의 방법으 로 구현될 수 있는 기능을 나타낸다. 게이트 드라이브 로직(831)은 알 수 있는 바와 같이 어느 하나의 프로그래밍 언어의 사용으로 구현될 수 있다.
박스 833과 시작하여, 게이트 드라이브 로직(831)은 전압 변동(506)이 검출되었는지를 결정한다. 이것은 상기에서 묘사한 것처럼 변동 검출기(sag detector)(613)(도 15-17)의 출력의 검사에 의해 결정될 수 있다. 전압 변동(506)이 검출된다면, 박스 836에서 릴레이(629)(도 15-17)는 개방되고, 따라서 릴레이(629)를 통하여 부하(623)에 전류의 흐름을 단절한다. 그것과 같이, 부하로 흐르는 어떠한 감소된 전류(전압 변동(506) 때문에)는 레지스터 Rs를 통하여 부하(633)에 흐르거나, 예를 들어서, 전류 제한 회로(700)(도 15)의 경우처럼 전혀 흐르지 않는다. 다음, 박스 839에서, 게이트 드라이브 로직(831)은 파워 전압(Power Voltage)(500)(도 14)가 노미널(nominal) 값으로 되돌아 오는 지를 결정한다. 이것은 전압 변동(506)이 종료된 것을 지시하는 변동 검출기(sag detector)(613)에서 수신받은 시그널(623)(도 15-17)에 의존하여 결정될 수 있다.
그러한 경우를 가정하면, 게이트 드라이브(831)는 파워 전압(Power Voltage)(500)(도 14)을 부하(633)에 적용할지를 결정하는 박스 843으로 이동한다. 이러한 점에서, 게이트 드라이브 로직(831)은 부하(633)로의 잠재적인 유입 전류를 감소하기 위해 부하에 파워 전압(Power Voltage)(500)을 되돌리기 위한 최적 시간을 대기한다. 이러한 결정은 상기에서 묘사된 것과 같이 제로 크로싱 검출기(zero crossing detector)(609)나 임피던스 제거 타이밍 회로(803)(도 17) 중 어느 하나 에서의 출력을 검사하는 것에 의해 만들어질 수 있다. 제로 크로싱 검출기(zero crossing detector)(609)나 임피던스 제거 타이밍 회로(803)은 사이리스터(626)가 상기에서 묘사된 것처럼 부하(633)에 전류를 제공하기 위해 턴 온 되어야 할 때를 나타내는 시그널 (619)(806)을 제공한다.
대안으로, 릴레이(629)는 릴레이(629)의 실제 단락이 예를 들어서, 파워 전압(Power Voltage) 사이클 상에서 미래 제로 크로싱 또는 다른 위치가 릴레이(629) 그 자체의 주어진 알려진 응답시간을 예측할 수 있는, 파워 전압(Power Voltage) 사이클 상에서 제로 크로싱 또는 다른 위치와 일치하기 위해 타이밍 된다. 그것처럼, 게이트 드라이브 로직(831)은 릴레이(629)가 박스 846에서 턴 온 되면 종료할 것이다. 그러나 릴레이는 그것의 응답시간에 일치하지 않을 수도 있다는 것을 주목해야 하므로, 따라서, 그것이 실제 단락되고 부하(633)에 파워 전압(Power Voltage)(500)을 커플 할 때, 변이를 야기한다. 따라서, 어떠한 유입 전류의 감소는 어느 정도 역효과가 존재할 수 있다.
그러나 사이리스터(626)가 박스 846에서 턴 온 되면, 게이트 드라이브 로직(831)은 서지 전류가 피해질 수 있는지를 결정하기 위해 박스 849로 진행한다. 이것은 어떠한 시간의 기간이 어떠한 잠재 전류 서지가 소진될 수 있는 것이 알려진 이내에서 지나가도록 하는 것에 의해 결정될 수 있다.
이 후 박스 853에서, 릴레이(629)는 단락되고, 따라서 파워를 릴레이(629)를 통해 부하(633)에 제공한다. 만약 릴레이가 단락되기만 하면, 박스 856에서 사이리스터(626)는 턴 오프 되는데, 그 이유는 부하(633)가 릴레이(629)를 통하여 공급되 기 때문이다. 이후 게이트 드라이브 로직(831)은 보여지는 바와 같이 종료된다.
게이트 드라이브 로직(831), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603) 및/또는 임피던스 제거 타이밍 회로(803)(도 17)가 상기에서 논의된 것과 같이 일반적 목적 하드웨어에 의해 수행되는 소프트웨어 또는 코드에 구현될 수 있는 반면에, 대안으로써, 같은 것이 전용하드웨어 또는 소프트웨어/일반 목적 하드웨어 및 전용하드웨어에 또한 구현될 수 있다. 만약 전용 하드웨어에 구현되면, 게이트 드라이브 로직(831), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603) 및/또는 임피던스 제거 타이밍 회로(803)(도 17)가 많은 기술의 하나 또는 복합체를 채택하는 회로 또는 상태 머신으로서 구현될 수 있다. 이러한 기술은, 한정하는 것은 아니나, 하나 이상의 데이터 시그널들의 어플리케이션 상에 다양한 로직 기능을 구현하기 위한 로직 게이트를 가지는 이산 로직 회로, 주문형 반도체 ASIC, 프로그램 가능한 게이트 어레이(PGA), 필드 프로그래밍 가능한 게이트 어레이(FPGA) 또는 다른 컴포넌트를 포함할 수 있다. 그러한 기술은 당업자에게 잘 알려져 있기 때문에, 여기에서는 자세히 설명하지 않는다.
도 20의 플로어 차트는 아키텍쳐, 기능성 및 게이트 드라이브 로직(831)의 구현 예의 동작을 보여준다. 만약 소프트웨어 상에서 구현되면, 각 블록은 모듈, 세그먼트 또는 구체적인 로직 기능을 구현하기 위한 프로그램 명령을 포함하는 코드의 부분을 나타낼 수 있다. 프로그램 명령은 프로그래밍 언어로 기재된 인간이 읽을 수 있는 명령어 또는 컴퓨터 시스템 또는 다른 시스템에서 프로세서와 같은 적당한 실행 시스템에 의해 인식 가능한 숫자 명령을 포함하는 기계 코드를 포함하는 소스 코드의 형태로 구현될 수 있다. 기계 코드는 소스 코드 등에서 변환될 수 있다. 만약 하드웨어에서 구현되면, 각 블록은 회로 또는 구체적인 로직 기능(들)을 구현하기 위한 상호 결합된 회로들을 나타낼 수 있다.
도 20의 플로어 차트가 구체적인 실행의 순서를 나타낼지라도, 실행의 순서는 묘사된 것과 다를 수 있다는 것이 이해된다. 예를 들어서, 두 개 이상의 블록의 실행 순서는 나타난 순서와 관련하여 섞일 수 있다. 또한, 도 20에 연속하여 보여지는 두 개 이상의 블록들도 동시에 또는 부분적으로 동시에 실행될 수 있다. 게다가, 어떠한 수의 카운터, 상태 변수들, 경고 신호, 또는 메시지가 향상된 유틸리티, 어카운팅, 성능 측정 또는 트러블 슈팅 보조를 제공하는 등의 목적을 위해 여기에서 묘사된 로직 흐름에 부가될 수 있다. 그러한 다양함은 본 명세서의 범위 내에 있음은 이해될 수 있다.
또한, 게이트 드라이브 로직(831), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603) 및/또는 임피던스 제거 타이밍 회로(803)(도 178)가 소프트웨어 또는 코드를 포함하는 경우, 각각은 예를 들어서, 컴퓨터 시스템 또는 다른 시스템에서 프로세서와 같은 명령 실행 시스템과 관련 또는 관련에 의해서 사용을 위해 어떠한 컴퓨터-인식가능한 매체에서 구현될 수 있다. 이러한 의미에서, 로직은 예를 들어서, 컴퓨터-인식가능한 매체에서 패치 되고, 명령 실행 시스템에 의해서 실행될 수 있는 명령과 선언을 포함하는 명령어를 포함할 수 있다. 본 명세서에 의해서, "컴퓨터-인식가능한 매체"는 명령 수행 시스 템과 관련하여 또는 관련에 의해서 사용을 위한 게이트 드라이브(831), 제로 크로싱 검출기(zero crossing detector)(609), 변동 검출기(sag detector)(603), 및/또는 임피던스 제거 타이밍 회로(803)(도 17)를 포함, 저장 또는 유지하는 어떠한 매체일 수 있다. 검퓨터 인식가능한 매체는 예를 들어서, 전기, 자기, 옵틱, 전자기, 적외선, 또는 반도체 미디어와 같은 어느 하나의 물리적 미디어를 포함할 수 있다. 적당한 컴퓨터 인식가능한 매체의 보다 구체적인 예들은, 한정하는 것은 아니나, 마그네틱 테이프, 마그네틱 플로피 디스크, 마그네틱 하드 드라이브, 또는 컴팩트 디스크를 포함할 것이다. 또한, 컴퓨터-인식가능한 매체는 예를 들어서, 스태틱 랜덤 액세스 메모리(SRAM), 동적 랜덤 액세스 메모리(DRAM), 또는 마그네틱 랜덤 액세스 메모리(MRAM) 및 다른 디바이스를 포함할 수 있다. ROM은 예를 들어서, 프로그램 가능한 리드-전용 메모리(PROM), 삭제가능하고 프로그램 가능한 리드-전용 메모리(EPROM), 전기적으로 프로그램 가능한 리드-전용 메모리(EEPROM), 또는 다름 메모리 디바이스와 같은 것을 포함하는 랜덤 액세스 메모리(RAM)일 수 있다.
상기에서 묘사된 본 명세서의 예들은 명세서의 원리를 명확하기 이해하기 위해 표현한 단지 구현의 예임이 강조돼야 한다. 다양한 변수 및 변경이 명세서의 정신 및 주 원리에서 본질적으로 벗어남이 없이 상기 묘사된 실시예(들)에 적용될 수 있다. 모든 이러한 변경 및 다양성은 이 명세서의 범위 내에서 여기에 포함되고 다음 청구항에 의해서 보호된다.
본 명세서의 많은 부분이 다음 도면과 관련하여 더욱 이해될 수 있을 것이다. 도면의 컴포넌트들은 명세서의 원리를 명확하게 도시할 때 배열되는 대신에 스케일하고, 강조되기 위해 필요하지 않다. 게다가, 도면에서, 참조번호는 여러 뷰를 통해서 대응 부분을 지시할 것이다.
도 1은 본 명세서의 다양한 실시예에 따른 전압 서지 억제기의 개략적인 하나의 예이다.
도 2는 본 명세서의 다양한 실시예에 따른 도 1의 전압 서지 억제기의 동작동안 적용되는 전압-시간 커브(voltage-time curves)들의 예를 묘사한 그래프이다.
도 3은 본 명세서의 다양한 실시예에 따른 도 1의 전압 서지 억제기의 동작의 하나의 예를 제공하는 상태 다이어그램이다.
도 4는 본 명세서의 다양한 실시예에 따른 도 1의 전압 서지 억제기의 파워 업 루틴의 하나의 예를 도시한 플로어차트이다.
도 5A 및 도 5B는 본 명세서의 다양한 실시예에 따른 전압 변동에서 도 1의 전압 서지 억제기의 응답의 하나의 예를 도시한 플로어차트이다.
도 6은 본 명세서의 다양한 실시예에 따른 적당한 과전압에서 도 1의 전압 서지 억제기의 응답의 하나의 예를 도시한 플로어 차트이다.
도 7은 본 명세서의 다양한 실시예에 따른 상당한 과전압에서 도 1의 전압 서지 억제기의 응답의 예를 도시한 플로어차트이다.
도 8은 본 명세서의 다양한 실시예에 따른 제 2 순간 전압 서지 억제기의 개 략적인 다른 예이다.
도 9는 본 명세서의 다양한 실시예에 따른 도 8의 순간 전압 서지 억제기의 동작의 하나의 예를 제공하는 상태 다이어그램이다.
도 10은 본 명세서의 다양한 실시예에 따른 도 8의 순간 전압 서지 억제기의 파워 업 루틴의 한가지 예를 도시한 플로어차트이다.
도 11은 본 명세서의 다양한 실시예에 따른 과전압 또는 전압 변동에서 순간 전압 서지 억제기의 응답의 하나의 예를 도시한 플로어 차트이다.
도 12는 본 명세서의 다양한 실시예에 따른 파워 전압(Power Voltage)에서 과전압 또는 전압 변동이 종료된 이후 노미널(nominal) 상태에서 도 8의 순간 전압 서지 억제기를 복구하는 루틴의 한가지 예를 도시화한 플로어 차트이다.
도 13은 본 명세서의 다양한 실시예에 따른 도 1 또는 8의 전압 서지 억제기에 적용된 프로세서 회로(processor circuit)의 개략적인 블록 다이어그램이다.
도 14는 본 명세서의 다양한 실시예에 따른 전압 변동과 연관하여 전류제한 임피던스의 삽입 및 제거와 연관된 타이밍을 도시한 시간과 관련한 한 구획의 라인 전압의 하나의 예를 도시하였다.
도 15는 본 명세서의 실시예에 따른 예를 들어 도 14에서, 도시된 것처럼 전류 제한 임피던스의 제거를 타이밍 하기 위해 작동되는 전류 제한 회로의 개략적인 하나의 예이다.
도 15는 본 명세서의 실시예에 따른 예를 들어 도 14에서, 도시된 것처럼 전류 제한 임피던스의 제거를 타이밍 하기 위해 작동되는 전류 제한 회로의 개략적인 다른 예이다.
도 17은 본 명세서의 실시예에 따른 예를 들어 도 14에서, 도시된 것처럼 전류 제한 임피던스의 제거를 타이밍 하기 위해 작동되는 전류 제한 회로의 개략적인 또 다른 예이다.
도 18은 도 14에서 묘사된 예에서 도시된 전압변동과 같은 파워 전압(Power Voltage)에서 변동기간에 관련한 유입 서지 전류의 하나의 예를 구획화한 그래프이고, 여기에서 묘사된 유입 전류는 도 15, 16 또는 17과 관련하여 묘사된 전류 제한 임피던스가 본 명세서의 실시예에 따라 제거되어야 하는 곳을 결정하기 위한 하나의 예시적인 기초를 제공한다.
도 19는 본 명세서의 실시예에 따른 도 15, 16 및 17의 전류 제한 회로에서 적용되는 것으로서 게이트 드라이브 로직을 수행하는 프로세서 회로(processor circuit)의 하나의 예의 개략적인 다이어그램이다.
도 20은 본 발명의 실시예에 따른 도 18의 프로세서 내에서 실행되는 게이트 드라이브 로직의 하나의 예의 플로어 차트이다.
본 발명에 따르면, 전압 보호기(Voltage Protector)는 전기 부하(electrical load)에 화재 위험을 제공함이 없이 일시 전압 및 과전압에서 보호될 것이다.

Claims (20)

  1. 전기 부하에 적용되는 입력 파워의 전압을 클램프 하기 위해 구성된 적어도 하나의 제 1 전압 클램핑 디바이스;
    전기 부하에 적용되는 전압을 클램프 하기 위해 구성된 적어도 하나의 제 2 전압 클램핑 디바이스;
    상기 제 1 및 제 2 전압 클램핑 디바이스를 분리하는 직렬 인덕턴스;
    상기 전기 부하에 입력 파워의 직접 커플링을 선택적으로 수행하기 위해 채택된 스위칭 소자; 및
    상기 스위칭 소자의 동작을 제어하는 회로를 포함하는 시스템.
  2. 제 1항에 있어서,
    상기 적어도 하나의 제 1 전압 클램핑 디바이스는 메탈-산화 바리스터를 더 포함하는 시스템.
  3. 제 1항에 있어서,
    상기 적어도 하나의 제 2 전압 클램핑 디바이스는 메탈-산화 바리스터를 더 포함하는 시스템
  4. 제 1항에 있어서,
    상기 스위칭 소자는 릴레이를 더 포함하는 시스템.
  5. 제 1항에 있어서,
    상기 적어도 하나의 제 1 전압 클램핑 디바이스의 클램핑 전압은 상기 적어도 하나의 제 2 전압 클램핑 디바이스보다 적어도 2배만큼 높은 시스템.
  6. 제 1항에 있어서,
    상기 스위칭 소자는
    상기 스위칭 소자가 상기 전기 부하에 입력 파워의 직접 커플링을 수행하는 제 1 상태; 및
    상기 직접 커플링이 개방되는 제 2 상태를 포함하는 시스템.
  7. 제 6항에 있어서,
    상기 스위칭 소자와 병렬로 커플된 직렬 임피던스를 더 포함하고,
    상기 스위칭 소자는 상기 스위칭 소자가 제 1 상태에 존재할 때, 상기 직렬 임피던스를 바이패스하는 최소 레지스턴스의 경로를 제공하는 시스템.
  8. 제 6항에 있어서,
    상기 스위칭 소자는 상기 제 2 상태에서 상기 전기 부하에 걸리는 션트 레지스턴스를 더 커플 하는 시스템.
  9. 제 6항에 있어서,
    임피던스를 상기 전기 부하에 부가하기 위해 구성된 임피던스 스위칭 소자를 더 포함하고,
    제어 회로는 상기 임피던스 스위칭 소자의 동작을 더 제어하는 시스템.
  10. 제 9항에 있어서,
    상기 스위칭 소자는 상기 임피던스 스위칭 소자와 병렬로 존재하고, 임피던스는 상기 전기 부하에 부가될 때, 상기 스위칭 소자에 걸리는 전압을 최소화하기 위해 구성되며;
    상기 제어 회로는 스파크 때문에 스위칭 소자에 물리적인 데미지를 위한 전 위를 최소화하기 위해 직접 커플링을 개방하기 위한 스위칭 소자 및 임피던스 스위칭 소자의 조작을 차례로 나열하기 위해 구성된 시스템.
  11. 파워 전압을 전기 부하에 적용하는 단계;
    직렬 인덕턴스를 가지는 제 1 및 제 2 병렬 클램핑 디바이스를 분리하는 것에 의해 제 1 병렬 클램핑 디바이스와 제 2 병렬 클램핑 디바이스의 사이에서 파워 전압에 발생된 과전압의 소진을 분배하는 단계; 및
    과전압의 크기 및 지속이 적어도 하나의 미리 정의된 전압-시간 스레쉬홀드보다 크지 않다면, 전기 부하에 파워 전압의 직접 커플링을 수행하는 단계를 포함하는 방법.
  12. 제 11항에 있어서,
    상기 적어도 하나의 미리 정의된 전압-시간 스레쉬홀드는 복수의 미리 정의된 전압-시간 스레쉬홀드를 더 포함하고,
    메모리에 미리 정의된 전압-시간 스레쉬홀드를 저장하는 단계;
    과전압을 확인하기 위해 파워 전압을 모니터링 하는 단계; 및
    과전압 지속을 타이밍 하는 단계를 더 포함하는 방법.
  13. 제 11항에 있어서,
    과전압의 크기 및 지속이 적어도 하나의 미리 정의된 시간-전압 스레쉬홀드보다 크지 않다면 전기 부하에 파워 전압의 직접 커플링을 수행하는 단계는 고립 릴레이를 제 1 상태에서 제 2 상태로 스위칭하는 단계를 더 포함하고,
    상기 릴레이는 제 1 상태에서 파워 전압을 전기 부하에 직접적으로 커플 하며,
    릴레이는 제 2 상태에서 전기 부하에 걸리는 션트 레지스턴스를 부과하는 방법.
  14. 제 13항에 있어서,
    고립 릴레이가 제 2 상태에 존재할 때, 전기 부하를 입력 파워에서 완전히 고립하는 단계를 더 포함하는 방법.
  15. 제 13항에 있어서,
    상기 전기 부하는, 상기 고립 릴레이가 제 2 상태에 존재할 때, 입력 파워에서 부분적으로 고립되고,
    상기 고립 릴레이는 임피던스에 병렬로 커플되는 방법.
  16. 제 11항에 있어서,
    전기 부하의 정상-상태 동작 동안 파워 전압이 전압 변동을 발생할 때, 전기 부하에 임피던스를 부가하는 단계를 더 포함하는 방법.
  17. 제 16항에 있어서,
    파워 전압이 노미널 상태로 돌아간 이후,
    파워 전압이 파워 전압 사이클에서 미리 정의된 점에 도달할 때, 전기 부하에서 임피던스를 제거하는 방법.
  18. 제 1 병렬 클램핑 디바이스 및 제 2 병렬 클램핑 디바이스 사이에서 파워 전압에 발생되는 과전압의 소진을 분배하기 위한 수단; 및
    과전압의 크기 및 지속이 적어도 하나의 미리 정의된 전압-시간 스레쉬홀드보다 크지 않다면, 전기 부하에 파워 전압의 직접 커플링을 수행하는 수단을 포함하는 전기 부하에 적용된 파워 전압을 조정하기 위한 시스템.
  19. 제 18항에 있어서,
    파워 전압이 전기 부하의 정상-상태 동작 동안 전압 변동을 발생할 때, 전기 부하에 임피던스를 부가하기 위한 수단을 더 포함하는 시스템.
  20. 제 19항에 있어서,
    파워 전압이 노미널 상태로 돌아온 이후 파워 전압이 파워 전압 사이클에서 미리 정의된 점에 도달할 때, 전기 부하에서 임피던스를 제거하는 수단을 더 포함하는 시스템.
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