KR20090105350A - 내장형 캐패시터 - Google Patents
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Abstract
본 발명은 전극 사이에 유전체층을 포함하는 내장형 캐패시터로서, 상기 유전체층이 고손실 유전층 및 상기 고손실 유전층과 접촉하는 하나 이상의 절연층을 포함하는 내장형 캐패시터에 관한 것으로, 고손실 유전층과 전극 사이에 절연층을 추가로 포함하는 이중층 또는 삼중층 구조의 유전체층을 포함함으로써 단일층의 유전체층을 포함하는 캐패시터 보다 고유전율을 유지하면서도 유전손실을 감소시킬 수 있다.
내장형 캐패시터, 유전체층, 고손실 유전층, 절연층, 유전손실
Description
본 발명은 내장형 캐패시터에 관한 것으로, 더욱 상세하게는 고손실 유전층과 전극 사이에 절연층을 추가로 포함하는 이중층 또는 삼중층 구조의 유전체층을 포함함으로써 고유전율을 유지하면서도 유전손실을 감소시킬 수 있는 내장형 캐패시터에 관계한다.
최근 전자제품과 관련된 산업동향은 모바일 제품이 기술 및 시장을 주도할 것으로 판단되고 있다. 따라서, 모바일 제품의 소형화, 경량화 및 고성능화를 위하여 많은 연구 및 개발이 이루어지고 있다. 이에 따라, 수동 소자의 소형화 진전과 함께 제조 및 실장시의 취급이 더욱 어려워지고 있어 수동소자인 레지스터(resistor), 인덕터(inductor), 캐패시터(capacitor) 등을 인쇄회로기판(PCB)의 표면에 실장하는 것이 아니라, 직접 인쇄회로기판의 내면에 형성하는 기술이 제안되고 있다.
내장형 커패시터는 제품의 기판의 표면적을 감소시켜 제품의 소형화 및 경량 화가 가능하고, 능동 소자의 입력단자에 근접하여 배치할 수 있으므로 도선길이를 최소화하여 유도 인덕턴스(inductance)를 크게 저감시켜 전기적 성능을 향상시킬 수 있으며, 고주파 노이즈 제거에도 유리하고, 납땜 부위(solder joint)의 감소로 인하여 장치의 신뢰성 향상, 제조비용의 저하 등의 장점이 있다.
내장형 캐패시터는 적용되는 전자부품소재에 따라 1pF 내지 1㎌ 또는 그 이상의 용량이 필요하다. 이러한 내장형 캐패시터의 용량을 확보하는데 있어서 고유전율과 유전 손실은 중요한 요소 중의 하나이다. 따라서, 고유전율을 유지하면서도 유전손실이 적은 내장형 캐패시터에 대한 연구가 활발하게 진행되고 있다.
본 발명이 해결하고자 하는 하나의 과제는 고유전율을 유지하면서도 유전손실이 적은 내장형 캐패시터를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 과제는 고유전율, 저 유전손실의 향상된 유전 특성을 갖는 내장형 커패시터를 포함하는 소자를 제공하는 것이다.
상기 과제를 달성하기 위한 본 발명의 하나의 양상은 전극 사이에 유전체층을 포함하는 내장형 캐패시터로서, 상기 유전체층이 고손실 유전층 및 상기 고손실 유전층과 접촉하는 하나 이상의 절연층을 포함하는 내장형 캐패시터에 관한 것이다.
상기 내장형 캐패시터는 하부 전극 상부에 고손실 유전층을 포함하며, 상기 고손실 유전층 상부에 절연층을 포함하거나, 하부 전극 상부에 절연층을 포함하며, 상기 절연층 상부에 고손실 유전층을 포함하는 이중층 구조일 수 있다. 또한, 상기 내장형 캐패시터는 각각 상부 전극 및 하부 전극에 접촉하는 두 층의 절연층을 포함하며, 상기 두 층의 절연층 사이에 고손실 유전층을 포함하는 삼중층 구조일 수 있다.
상기 고손실 유전층의 유전손실은 약 10% 내지 1000%인 경우를 포함하며, 상기 고손실 유전층은 고분자 수지와 전도성 물질을 포함하는 복합체를 함유할 수 있다. 상기 절연층은 SiNx(0<x<1.33), SiOx(0<x<2), Al2O3, 폴리비닐페놀(poly vinyl phenol), 폴리 메틸 메타크릴레이트(poly methyl metacrylate), 폴리아크릴레이트(polyacrylate), 폴리 비닐알코올(poly vinyl alcohol), 금속산화물, 금속질화물 및 금속황화물로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있다. 상기 절연층의 두께는 10nm 내지 1000nm일 수 있다.
본 발명의 다른 양상은 상기 내장형 캐패시터를 포함하는 소자에 관한 것이다. 상기 소자는 인쇄회로기판, 휴대용무전기, 도터 보드(daughterboard), 초소형 기기(Hand held product) 등을 포함할 수 있다.
이하, 본 발명의 구현예들에 따른 내장형 캐패시터를 첨부된 도면을 참고하여 상세하게 설명한다. 이 과정에서 도면에 도시된 층이나 영역들의 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다.
본 발명의 일구현예에 따른 내장형 캐패시터는 전극 사이에 유전체층을 포함하는 내장형 캐패시터로서, 상기 유전체층이 고손실 유전층 및 상기 고손실 유전층과 접촉하는 하나 이상의 절연층을 포함할 수 있다.
상기 내장형 캐패시터는 다층 구조의 유전체층을 포함하며, 상기 다층 구조의 유전체층은 이중층 또는 삼중층의 구조를 가질 수 있다. 도 1 내지 도 3은 본 발명의 구현예들에 따른 내장형 캐패시터의 단면개략도로, 도 1은 이중층 구조의 내장형 캐패시터의 단면개략도를 도시한 것이다. 도 1을 참조하면, 본 발명의 일구현예에 따른 내장형 캐패시터는 하부 전극(100)과 상부 전극(300) 사이에 유전체 층(200)을 포함하며, 상기 유전체층(200)은 고손실 유전층(210) 및 절연층(220)을 포함한다.
상기 절연층(220, 221, 222)은 상기 내장형 캐패시터의 유전 손실을 감소하는 역할을 한다. 따라서, 본 발명의 구현예들에 의한 내장형 캐패시터는 유전체층(200, 201, 202)으로 전기를 축적하는 고손실 유전층(210, 211, 212) 및 상기 고손실 유전층(210, 211, 212) 상부 및/또는 하부에 하나 이상의 절연층(220, 221, 222)을 포함함으로써 유전체층으로 단일층을 포함하는 캐패시터 보다 저 유전 손실을 달성할 수 있다.
상기 절연층은 SiNx(0<x<1.33), SiOx(0<x<2), Al2O3, 폴리비닐페놀(poly vinyl phenol), 폴리 메틸 메타크릴레이트(poly methyl metacrylate), 폴리아크릴레이트(polyacrylate), 폴리 비닐알코올(poly vinyl alcohol), 금속산화물, 금속질화물 및 금속황화물로 이루어진 군에서 선택되는 1종 이상을 포함할 수 있으며, 반드시 이에 한정되는 것은 아니다.
상기 절연층의 두께는 특별히 제한되지 않으나, 10nm 내지 1000nm인 것이 바람직하며, 상기 내장형 캐패시터의 유전율을 확보하면서도 유전 손실을 10% 이하로 감소시킬 수 있다.
상기 절연층은 특별히 제한되지 않으며, 통상적으로 사용되는 방법에 의해 형성될 수 있으며, 절연층의 재료에 따라 적절한 방법을 선택할 수 있다. 예를 들 어, 상기 절연층으로 SiO2 를 사용하는 경우에는 상온에서 증착하여 무정형의 SiO2막을 형성하여야 절연성을 확보할 수 있으므로, Electron-beam(E-beam) evaporator 를 사용하여 형성할 수 있다.
상기 고손실 유전층의 유전손실은 약 10% 내지 1000%인 경우를 포함하며, 상기 고손실 유전층은 고분자 수지와 전도성 물질을 포함하는 복합체를 함유할 수 있다. 상기 고손실 유전층(210, 211, 212)은 전기를 축적하는 역할을 한다. 상기 전도성 물질은 카본블랙, 탄소나노튜브, 카본 나노와이어, 카본파이버, 금속, 금속 산화물 및 흑연으로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 고분자 수지는 에폭시, 폴리이미드, 실리콘폴리이미드, 실리콘, 폴리우레탄, 멜라민, 페놀 및 벤조사이클로부텐으로 이루어지는 군으로부터 선택되는 1종 이상을 포함할 수 있으나, 이에 제한되는 것은 아니다. 상기 복합체는 바인더 또는 기타의 유기 첨가제를 추가로 포함할 수 있다.
상기 복합체는 용매와 혼합하여 스핀코팅, 전기영동증착, 캐스팅, 잉크젯 프린팅, 분무, 오프셋 프린팅 등의 간편한 코팅 방법을 이용하여 기재 위에 도포될 수 있다.
상기 고손실 유전층(210, 211, 212)의 두께는 특별히 제한되지 않으나, 10㎛ 내지 30㎛인 것이 바람직하다.
상기 대향하는 기본전극인 하부 전극(100, 101, 102)과 상부 전극(300, 301, 302)으로는 Cu, Ag, Pt, Au, Pd, Ni, Cr, Mo 등의 금속이 사용될 수 있으나 반드시 이에 제한되는 것은 아니다.
캐패시터 제조단계에서 사용되는 기판으로는 일반적으로 실리콘 또는 FR-4 기판을 사용할 수 있으며, 실리콘 기판의 경우, 상기 하부 전극(100, 101, 102)과 기판의 부착력을 높이기 위해 부착층(adhesion layer)을 포함할 수 있으며, 이러한 부착층으로는 Ti 물질을 사용할 수 있다.
본 발명의 다른 구현예에 따른 내장형 캐패시터는 도 2와 같은 구조를 가질 수 있다. 도 2는 이중층 구조의 내장형 캐패시터의 단면개략도를 도시한 것으로, 도 2를 참조하면 본 발명의 구현예들에 의한 내장형 캐패시터는 하부 전극(101)과 상부 전극(301) 사이에 유전체층(201)을 포함하며, 상기 내장형 캐패시터는 절연층(221)이 고손실 유전층(211) 하부에 위치한 유전체층(201)을 포함할 수 있다.
본 발명의 또 다른 구현예에 따른 내장형 캐패시터는 도 3과 같은 구조를 가질 수 있다. 도 3은 삼중층 구조의 내장형 캐패시터의 단면개략도를 도시한 것으로, 도 3을 참조하면 본 발명의 또 다른 구현예에 따른 상기 내장형 캐패시터는 두 층의 절연층(222) 사이에 고손실 유전층(212)을 포함하는 유전체층(202)을 포함할 수 있다.
본 발명의 다른 양상은 상기 내장형 캐패시터를 포함하는 소자에 관한 것이다. 상기 소자는 인쇄회로기판, 휴대용무전기, 도터 보드(daughterboard), 초소형 기기(Hand held product) 등을 포함할 수 있다. 상기 소자는 고유전율을 확보하면서도 유전 손실을 감소할 수 있는 상기 내장형 캐패시터를 포함함으로써 소자가 단 시간 내에 가열되거나 폭발할 수 있는 위험을 방지할 수 있으며, 제품의 수명을 연장할 수 있다.
이하, 실시예를 통하여 본 발명의 바람직한 구현예를 보다 상세하게 설명할 것이나, 하기의 실시예들은 단지 설명의 목적을 위한 것으로 본 발명의 보호범위를 제한하고자 하는 것은 아니다.
실시예
1
실리콘 기판에 약 20nm의 두께로 Ti를 증착한 후, 그 상부에 구리(Cu)를 300 nm 두께, 300㎛의 직경(면적: 0.2826㎟)으로 증착하여 하부 전극을 형성한 후, 상기 하부 전극 상부에 사이클로알리파틱 에폭시(Cycloaliphatic epoxy) 1.577g, 카본 블랙(ketjen black 300, mitzubishi) 0.160g, 무수물(anhydride) 1.051g, -메틸이미다졸(1-methylimidazole) 0.015g을 포함하는 페이스트를 30 ㎛의 두께로 프린팅하여 고손실 유전층을 형성하였다. 그런 뒤, 상기 고손실 유전층 상부에 e-beam을 이용하여 실리카를 400 nm 의 두께로 증착하여 절연층을 형성하였다. 이어서 상기 절연층 상부에 약 100nm의 두께로 구리를 증착하여 상부 전극을 형성하였으 며, 상기 캐패시터의 상,하부 전극을 직렬로 연결하여 이중층 구조의 캐패시터를 제조하였다.
실시예
2 - 4
상기 실시예 1에서 고손실 유전층 상부에 형성하는 절연층의 두께를 각각 600nm, 800nm 및 1000nm로 형성한 것을 제외하고는 동일한 방법으로 캐패시터를 제조하였다.
비교예
1
FR-4 기판에 약 20nm의 두께로 Ti를 증착한 후, 그 상부에 구리(Cu)를 300 nm 두께, 300㎛의 직경(면적: 0.2826㎟)으로 증착하여 하부 전극을 형성한 후, 상기 하부 전극 상부에 사이클로알리파틱 에폭시(Cycloaliphatic epoxy) 1.577g, 카본 블랙(ketjen black 300, mitzubishi) 0.160g, 무수물(anhydride) 1.051g, 1-메틸이미다졸(1-methylimidazole) 0.015g을 포함하는 페이스트를 30 ㎛의 두께로 프린팅하여 고손실 유전층을 형성하였다. 그런 뒤, 상기 고손실 유전층 상부에 약 100nm의 두께로 구리를 증착하여 상부 전극을 형성하였으며, 상기 캐패시터의 상,하부 전극을 직렬로 연결하여 이중층 구조의 캐패시터를 제조하였다.
참조예
1-4
상기 실시예에 의해 제조된 캐패시터의 물성 평가의 신뢰성을 높이기 위해 SiO2 단일막을 각각 400nm, 600nm, 800nm 및 1000nm의 두께로 실시예 1과 동일한 방법으로 동시에 증착하였다.
실험예
상기 실시예 1 내지 4, 비교예 1 및 참조예 1 내지 4의 유전체층에 대한 유전율 및 유전 손실의 측정은 1kHz에서 임피던스 분석기인 HP 4194A를 사용하여 평균측정시간 4sec/point로 10K ~ 10M(Hz)의 주파수 영역에서 측정하였다. 인가 전압영역은 -3.0 ~ 3.0이고, 인가전압 간격은 0.10으로 설정하여, 캐패시턴스 및 유전 손실을 측정하여 하기 표 1에 나타내었으며, 실시예에 의해 제조된 캐패시터의 SiO2 층의 두께에 따른 캐패시턴스 및 유전손실을 나타내는 그래프를 각각 도 4 및 5에 도시하였다.
또한, 상기 측정된 값을 하기 식에 대입하여 실시예 1 내지 4의 고손실 유전층인 복합체층의 캐패시턴스, 유전 상수 및 유전 손실을 계산하여 하기 표 1 에 나타내었다.
<캐패시턴스>
<유전상수>
Ct : 전체 유전체층의 캐패시턴스
C SiO2 : 절연층의 캐패시턴스
CCB : 고손실 유전층의 캐패시턴스
d SiO2 : 절연층의 두께
dCB : 고손실 유전층의 두께
k SiO2 : 절연층의 유전 상수
k CB : 고손실 유전층의 유전 상수
ξo : 진공 유전율(8.55×10-12)
A : 전극의 면적
상기 표 1 내지 2 및 도 4 내지 5를 참조하면, 본 발명의 구현예들에 의한 내장형 캐패시터는 절연층을 포함함으로써 유전 손실을 감소시켜 고손실 유전층의 유전율을 확보할 수 있음을 확인할 수 있다. 또한, 절연층의 두께가 증가함에 따라 캐패시턴스 및 유전 손실이 감소하는 것을 확인할 수 있다.
이상에서 본 발명의 바람직한 실시예를 참고로 본 발명에 대해서 상세하게 설명하였으나, 이들은 단지 예시적인 것에 불과하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
도 1은 본 발명의 일구현예에 의한 내장형 캐패시터의 단면개략도이고,
도 2는 본 발명의 다른 구현예에 의한 내장형 캐패시터의 단면개략도이고,
도 3은 본 발명의 또 다른 구현예에 의한 내장형 캐패시터의 단면개략도이고,
도 4는 본 발명의 일구현예에 따른 내장형 캐패시터의 SiO2의 두께에 따른 캐패시턴스를 측정한 그래프이고,
도 5는 본 발명의 일구현예에 따른 내장형 캐패시터의 SiO2의 두께에 따른 유전손실을 측정한 그래프이며,
도 6은 본 발명의 일구현예에 따른 내장형 캐패시터의 SiO2의 두께에 따른 유전손실을 측정한 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 101, 102: 하부 전극, 200, 201, 202: 유전체층
210, 211, 212: 고손실 유전층, 220, 221, 222: 절연층
300, 301, 302: 상부 전극
Claims (10)
- 상부 및 하부 전극 사이에 유전체층을 포함하는 내장형 캐패시터로서,상기 유전체층이 고손실 유전층 및 상기 고손실 유전층과 접촉하는 하나 이상의 절연층을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1항에 있어서, 상기 내장형 캐패시터는 하부 전극 상부에 고손실 유전층을 포함하며, 상기 고손실 유전층 상부에 절연층을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1항에 있어서, 상기 내장형 캐패시터는 하부 전극 상부에 절연층을 포함하며, 상기 절연층 상부에 고손실 유전층을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1항에 있어서, 상기 내장형 캐패시터는 각각 상부 전극 및 하부 전극에 접촉하는 두 층의 절연층을 포함하며, 상기 두 층의 절연층 사이에 고손실 유전층을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1항에 있어서, 상기 고손실 유전층은 고분자 수지와 전도성 물질을 포함하는 복합체를 함유하는 것을 특징으로 하는 내장형 캐패시터.
- 제 5 항에 있어서, 상기 전도성 물질은 카본블랙, 탄소나노튜브, 카본 나노와이어, 카본파이버, 금속, 금속 산화물 및 흑연으로 이루어지는 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 5 항에 있어서, 상기 고분자 수지가 에폭시, 폴리이미드, 실리콘폴리이미드, 실리콘, 폴리우레탄, 멜라민, 페놀 및 벤조사이클로부텐으로 이루어지는 군으로부터 선택되는 1종 이상을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1 항에 있어서, 상기 절연층은 SiNx(0<x<1.33), SiOx(0<x<2), Al2O3, 폴리비닐페놀(poly vinyl phenol), 폴리 메틸 메타크릴레이트(poly methyl metacrylate), 폴리아크릴레이트(polyacrylate), 폴리 비닐알코올(poly vinyl alcohol), 금속산화물, 금속질화물 및 금속황화물로 이루어진 군에서 선택되는 1종 이상을 포함하는 것을 특징으로 하는 내장형 캐패시터.
- 제 1항에 있어서, 상기 절연층의 두께는 10nm 내지 1000nm인 것을 특징으로 하는 내장형 캐패시터.
- 제 1항 내지 제 9항 중 어느 한 항의 내장형 캐패시터를 포함하는 소자.
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-
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