KR20090094274A

KR20090094274A - 공진-클럭된 시스템을 위한 클럭 분배 네트워크 구조

Info

Publication number: KR20090094274A
Application number: KR1020097012075A
Authority: KR
Inventors: 주앙-이잉 츄에; 제리 카오; 비스베쉬 에스. 사데; 마리오스 파파에프티묘우; 콘래드 지에슬러
Original assignee: 더 리젠츠 오브 더 유니버시티 오브 미시건
Priority date: 2006-12-01
Filing date: 2007-12-03
Publication date: 2009-09-04
Also published as: US7956664B2; JP2010511942A; WO2008133739A2; US20080303552A1; US20080150605A1; US20080303576A1; US8289063B2; WO2008133739A3; US7719316B2; EP2126660A2; WO2008133739A9; US7719317B2; US20110215854A1

Abstract

본원의 명세서에는 기준 클럭을 전송하는 분배 네트워크와 상기 기준 클럭에 일치하여 동기의 작동을 위한 상기 기준 클럭을 수신하기 위해 상기 분배 네트워크에 결합된 다수의 회로 도메인을 포함하는 디지털 시스템을 개시한다. 상기 다수의 회로 도메인의 회로 도메인 각각은 공진 클럭 신호를 발생시키기 위해 상기 기준 클럭에 의해 구동되는 개개의 클럭 발생기, 상기 공진 클럭 신호를 위한 용량성 부하를 포함하고 상기 공진 클럭 신호와 일치하게 작동하기 위해 상기 클럭 발생기에 결합된 개개의 회로, 및 상기 회로의 상기 용량성 부하를 공진시키기 위한 상기 클럭 발생기와 상기 회로에 결합된 개개의 인덕턴스를 포함한다.

Description

공진-클럭된 시스템을 위한 클럭 분배 네트워크 구조{CLOCK DISTRIBUTION NETWORK ARCHITECTURE FOR RESONANT-CLOCKED SYSTEMS}

본 발명은 일반적으로 클럭 분배 네트워크 구조, 더 구체적으로는 다수의 도메인을 구비한 클럭 분배 네트워크 구조에 관한 것이다.

공진 클러킹은 동기의 디지털 시스템에서 에너지 효율이 좋은 클럭 분배 네트워크의 디자인으로 최근까지 제안되어 왔다. 공진 클러킹에서, 에너지 효율이 좋은 작동은 클럭 네트워크의 기생 커패시턴스를 공진시키기 위해 인덕터를 사용함으로써 달성된다. 어떤 제안된 공진 클럭 네트워크에서도, 인덕터의 크기가 증가하는 것은 에너지 낭비를 감소시키나 동시에 작동 속도를 느리게 만든다. 반대로, 인덕터의 크기가 감소하는 것은 작동 속도를 증가시키나 에너지 낭비를 증가시킨다. 또한 에너지 낭비는 전체적인 클럭 네트워크 저항에 의존하여 저항이 크면 에너지 낭비가 크다(그 반대로도 적용된다). 그러므로 높은 클럭 속도에서 고에너지 효율로 작동하는 큰 공진 클럭 네트워크의 디자인은 중요한 기술적 난제를 낳았다.

에너지 효율과 작동 속도는 별개로 하고, 표준 디지털 및 혼합 신호 디자인 흐름은 공진 클럭 네트워크가 기준 클럭 신호와 동기로 작동하도록 일반적으로 요구한다. 더욱이, 고성능을 얻기 위해, 그러한 네트워크는 전체 칩에 걸쳐 클럭 도착 시간에 낮은 스큐(skew)를 나타내도록 시도한다. 클럭 네트워크의 다른 바람직한 특성은 일반적으로 타이밍 특성이 제조 공정, 작동 조건, 및 환경 조건에서의 변화에 상대적으로 잘 적응한다는 것이다. 그러므로 낮은 클럭 스큐를 달성하고, 확실한 타이밍 특성을 갖고, 표준 디지털 및 혼합 신호 디자인 흐름에 직접적으로 호환가능한 크고, 빠르고, 에너지 효율인 좋은 공진 클럭 네트워크의 디자인은 매우 실질적인 부분의 기술적 난제를 나타낸다.

공진 클럭 네트워크에 대한 디자인 방법의 일예는 미국특허 제5,734,285호(“전력을 절약하기 위한 기능 회로의 클럭 입력을 구동하기 위하여 공진 기술을 이용한 전자 회로”)에서 발견할 수 있다. 단일의 공진 도메인이 기본 클럭 주파수와 작은 수의 고차 고조파를 포함하는 조화 클럭 파형을 합성하는 방법과 함께 설명되어 있다. 또한 기준 주파수에서 구동되고 전체 공진 클럭 네트워크가 그 주파수에서 작동하도록 하는 클럭 발생기가 설명되어 있다. 그러나 그 방법은 고에너지 효율을 달성하는 동안 큰 칩-폭 클럭 네트워크를 포괄하는 스케일링 공진 클럭킹을 주장하지는 않는다.

로컬 클러킹을 위한(즉, 플립플롭 구동을 위한) 공진 클럭 네트워크 디자인은 다음 논문에서 설명되어 실험으로 평가되었다: 저전력 전자 디자인에 관한 국제 심포지움에서 지슬러 씨에 의한 “225MHz 공진 클럭된 ASIC 칩”(2003년 8월); 저전력 전자 디자인에 관한 국제 심포지움에서 쿠케 엠에 의한 “초저에너지 제품을 위한 에너지 회복 클러킹 계획 및 플립플롭”(2003년 8월); 및 2004년 9월 39권 9호 반도체 집적회로의 잡지에서 드레이크 에이의 “분배된 기생 커패시턴스를 이용한 공진 클러킹”. 이러한 논문에서 제시된 디자인은 단일의 공진 도메인에 관한 것이나 대규모 칩-폭 공진 클럭 네트워크의 디자인은 설명하지 않고 있다. 드레이크에 의한 논문에서, 저자는 버퍼된 클럭 네트워크의 마지막 단계를 구동하기 위한 공진 클러킹을 설명한다. 그러나 그들은 대규모 칩-폭 공진 클럭 네트워크를 디자인하는 어떤 방법도 제시하지 않는다. 더욱이, 그들이 설명하는 공진 클럭 네트워크의 루트에서 클럭 발생기는 자체공진하고 버퍼된 클럭 네트워크에 의해 분배된 클럭 신호의 기준 클럭에 구동되지 않는다. 마지막으로, 그들은 대규모 공진 클럭에서 물리적 레이아웃 또는 스큐 처리를 위한 방법도 제시하지 않고 있다.

고주파수 글로벌 클럭 네트워크를 위한 공진 클러킹의 디자인 및 평가가 2003년 컴퓨터 디자인에 관한 국제 회의에서 찬 에스의 “공진 글로벌 클럭 분배의 디자인”에서 주창되었다. 이 논문은 글로벌 클러킹에 초점을 두고 있으나 클럭 신호를 고에너지 효율로 칩에 있는 개개의 플립플롭으로 분배하는 대규모 공진 네트워크를 디자인하는 어떤 방법도 제시하지 않는다. 더욱이, 이 논문에서 설명된 클럭 발생기는 기준 클럭에 의해 구동되지 않기 때문에 표준 디지털 디자인 흐름에 직접 통합되지 않는다.

본 명세서의 보다 상세한 설명을 위해, 다음의 상세한 설명 및 첨부된 도면에 도면부호가 기재되어 있고 유사한 도면부호는 유사한 소자를 의미한다.

도1은 본 명세서의 일 측면에 따른 계층적인 클럭 분배 네트워크 구조의 고도면(high-level view)을 도시한다.

도2(a) 및 도2(b)는 본 명세서의 다른 측면에 따른 도1의 클럭 분배 네트워크 구조의 공진 클럭 도메인을 위한 예시적인 클럭 분배 네트워크이다.

도3은 도1의 클럭 분배 네트워크 구조를 통하여 분배된 글로벌 기준 클럭으로서 공통의 주파수 및 필수적으로 사인파형의 단일-위상 공진 클럭 파형을 발생시키기 위해 도2(a) 및 도2(b)의 공진 클럭 도메인의 일실시예에 사용될 수 있는 예시적인 클럭 발생기의 일 실시예를 도시한다.

도4는 도2(a) 및 도2(b)의 공진 클럭 도메인의 다른 실시예에 사용될 수 있는 예시적인 2-위상 클럭 발생기를 도시한다.

도5는 본 명세서의 다른 측면에 따른 전체 공진 클럭 도메인의 클럭 게이팅을 갖는 공진 클럭 발생의 예시적인 실행을 도시한다.

도6(a) 및 도6(b)은 공진 클럭 도메인 내에 모든 플립플롭을 디스에이블하게 하기 위한 도5의 기술 및 별개의 플립플롭을 디스에이블하게 하기 위한 게이팅 신호와 함께 및 공진 클럭 도메인 내에서 필수적으로 사인파의 클럭 파형으로 사용될 수 있는 예시적인 게이트된 플립플롭을 도시한다.

도7(a)에서 도7(d)은 본 명세서의 다른 측면에 따른 클럭 분배 네트워크 구조에서 2개의 클럭 도메인 사이에 스큐를 감소시키기 위한 DLL-기반 및 외부 제어 기술의 예시적인 실행을 도시한다.

도8(a)에서 도8(e)은 도7(a)에서 도7(d)의 기술과 함께 사용되는 정교한 지연 조절 및 거친 지연 조절, 및 8-비트 카운터 입력을 구비한 디지털 제어 지연 라인 (DCDL)을 도시한다.

개시된 장치 및 방법은 여러 가지 형태의 실시예가 허용되고 본 발명의 특정 실시예가 도면에서 도시되고 설명될 것이다. 본 명세서는 본 발명에 대한 설명을 위한 것이고 본원에 설명되거나 도시된 특정 실시예에 한정되는 것은 아니다.

본 명세서의 일 측면에 따라, 디지털 시스템은 기준 클럭에 일치하여 동기의 동작을 위한 기준 클럭을 수신하는 분배 네트워크에 결합된 다수의 회로 도메인 및 기준 클럭을 전송하는 분배 네트워크를 포함한다. 다수의 회로 도메인의 회로 도메인 각각은 공진 클럭 신호에 일치하여 작동하기 위해 클럭 발생기에 결합된 개개의 회로 및 공진 클럭 신호를 발생시키기 위해 기준 클럭에 의해 구동된 개개의 클럭 발생기를 포함한다. 상기 회로는 공진 클럭 신호를 위한 용량성 부하를 포함하고 각각의 회로 도메인은 회로의 용량성 부하를 공진시키기 위한 클럭 발생기 및 회로에 결합된 개개의 인덕턴스를 부가로 포함한다.

일정한 경우에, 기준 클럭 및 다수의 회로 도메인의 공진 클럭 신호 각각은 공통의 주파수를 갖는다. 이때 회로 도메인 각각은 공통의 주파수가 다수의 회로 도메인의 회로 도메인 각각의 인덕턴스 및 용량성 부하로부터 정해지는 고유 공진 주파수로부터 오프셋 되도록 구성될 수 있다.

각각의 회로 도메인의 개개의 회로는 다수의 플립플롭을 포함할 수 있다. 이때 다수의 플립플롭의 플립플롭 각각은 공진 클럭 신호가 플립플롭의 커패시턴스를 구동하게 하는 동안 플립플롭을 개별적으로 디스에이블하게 하기 위해 게이팅 신호에 응답하도록 구성된 스위치를 포함한다. 택일적으로 또는 추가적으로, 다수의 회로 도메인의 회로 도메인 각각의 개개의 회로는 공진 클럭 신호를 다수의 플립플롭에 분배하기 위해 버퍼-프리 그리드를 부가로 포함한다. 이때 버퍼-프리 그리드는 대칭적 패턴으로 배열된 다수의 그리드 라인을 포함할 수 있다. 택일적으로 또는 추가적으로, 다수의 회로 도메인 중의 두개의 버퍼-프리 그리드는 개개의 공진 클럭 신호에서 스큐를 최소화하도록 함께 결합된다.

일부 실시예에서, 디지털 시스템은 기준 클럭을 수신하기 위해 분배 네트워크에 결합된 도메인을 부가로 포함하고 상기 도메인은 비공진 클럭 신호에 의해 구동되도록 구성된다.

다수의 회로 도메인의 회로 도메인 각각의 클럭 발생기는 공진 클럭 신호가 유지되는지 아닌지를 제어하기 위해 게이팅 신호에 응답하는 제어 로직을 포함할 수 있다. 회로 도메인 각각의 클럭 발생기는 모든 회로 도메인에 걸쳐 개개의 회로를 디스에이블하게 하기 위한 제어 신호를 발생시키기 위해 게이팅 신호에 응답하는 부가적인 제어 로직을 부가로 포함할 수 있다. 클럭 발생기는 회로 도메인의 개개의 회로가 더 이상 디스에이블하지 않은 것을 표시할 부가적인 제어 로직을 위한 제어 신호를 발생시키기 위해 기준 클럭에 응답하는 카운터를 부가로 포함할 수 있다.

일부의 경우에, 다수의 회로 도메인의 적어도 하나는 기준 클럭을 클럭 발생기에 전송하는 경로에 배치된 가변 지연 소자를 포함하는 스큐 처리 회로에 결합된다. 스큐 처리 회로는 가변 지연 소자를 제어하는 위상차 신호를 발생시키기 위해 다수의 회로 도메인의 한 쌍에 결합된 위상 탐지기를 부가로 포함할 수 있다.

본 명세서의 다른 측면으로, 각각의 회로 도메인이 용량성 부하를 구비하는 다수의 회로 도메인을 포함하는 디지털 시스템을 제어하는 방법은 유용하다. 상기 방법은 기준 클럭을 다수의 회로 도메인의 회로 도메인 각각에 분배하는 단계, 다수의 회로 도메인의 회로 도메인 각각에서 개개의 공진 클럭 신호를 기준 클럭으로부터 발생시키는 단계, 및 다수의 회로 도메인의 회로 도메인 각각 내에 있는 개개의 인덕턴스를 통하여 개개의 공진 클럭 신호를 구비한 다수의 회로 도메인의 회로 도메인 각각의 용량성 부하를 구동하는 단계를 포함한다.

일정한 경우에, 기준 클럭 및 다수의 회로 도메인의 공진 클럭 신호 각각은 공통의 주파수를 갖는다. 이때 회로 도메인 각각은 상기 공통의 주파수가 용량성 부하 및 인덕턴스로부터 결정되는 고유 공진 주파수로부터 오프셋 되도록 구성될 수 있다.

상기 방법은 선택된 회로 도메인의 클럭 발생기에 제공된 게이팅 신호를 통하여 다수의 회로 도메인의 선택된 회로 도메인을 디스에이블하는 것을 부가로 포함한다. 택일적으로 또는 추가적으로, 상기 방법은 공진 클럭 신호가 선택된 장치의 커패시턴스를 구동하는 동안 선택된 장치에 제공된 게이팅 신호를 통하여 다수의 회로 도메인의 하나 내에서 선택된 장치를 디스에이블하는 것을 부가로 포함할 수 있다.

일부 실시예에서, 상기 구동하는 단계는 회로 도메인 각각의 버퍼-프리 그리드를 통해 다수의 회로 도메인의 대응되는 회로 도메인에 걸쳐 개개의 공진 클럭 신호를 분배하는 것을 포함한다. 이때 버퍼-프리 그리드는 대칭 패턴으로 배열된 다수의 그리드 라인을 포함할 수 있다.

상기 방법은 디지털 시스템의 비공진 도메인에 기준 클럭을 전송하는 것을 부가로 포함할 수 있다. 이때 상기 방법은 비공진 도메인 및 다수의 클럭 도메인의 하나 사이에서 클럭 스큐를 처리하기 위해 기준 클럭을 전송하는 경로에 배치된 지연 소자를 조절하는 것을 부가로 포함할 수 있다. 택일적으로, 상기 방법은 다수의 클럭 도메인의 공진 도메인 한쌍 사이에 클럭 스큐를 처리하기 위해 기준 클럭을 전송하는 경로에 배치된 지연 소자를 조절하는 단계를 부가로 포함한다.

본 명세서의 다른 측면으로, 디지털 시스템은 기준 클럭에 일치하여 동기의 작동을 위한 기준 클럭을 수신하기 위해 분배 네트워크에 결합된 클럭 도메인 및 기준 클럭을 전송하기 위한 분배 네트워크를 포함한다. 상기 회로 도메인은 공진 클럭 신호를 발생시키기 위하여 기준 클럭에 의해 구동되는 클럭 발생기, 제어 신호를 수신하기 위한 입력 포트, 및 제어 신호에 기초하여 회로 도메인 내에 공진 클럭 신호의 적용을 차단하기 위해 입력 포트에 결합된 게이트를 포함한다.

일부의 경우에, 회로 도메인은 기준 클럭에 일치하게 동기의 작동을 위한 기준 클럭을 수신하기 위해 분배 네트워크에 결합된 다수의 회로 도메인 중 하나이고, 다수의 회로 도메인의 회로 도메인 각각은 대응되는 공진 클럭 신호를 발생시키기 위해 기준 클럭에 의해 구동되는 개개의 클럭 발생기, 대응되는 제어 신호를 수신하기 위한 개개의 입력 포트, 및 대응되는 제어 신호에 기초하여 회로 도메인 내에 대응되는 공진 클럭 신호의 적용을 중단하기 위해 개개의 입력 포트에 결합된 개개의 게이트를 포함한다.

상기 게이트는 공진 클럭 신호의 발생을 차단시키는 기준 클럭의 전파를 막기 위해 분배 네트워크를 클럭 발생기에 결합시킬 수 있다. 택일적으로, 상기 게이트는 공진 클럭 신호에 의해 구동되도록 구성된 개개의 회로 도메인 내에 모든 장치를 디스에이블하게 하기 위해 제어 신호에 기초한 게이팅 신호를 발생시킨다.

일부의 경우에, 회로 도메인은 클럭 발생기가 공진 클럭 신호의 발생을 시작하기 위해 제어 신호에 의해 구동될 때 대등되는 공진 클럭 신호를 회로 도메인에의 적용을 지연시키기 위해 입력 포트에 결합된 지연 회로를 부가로 포함한다. 상기 지연 회로는 회로 도메인 내에서 공진 클럭 신호의 적용을 허용하기 전에 공진 클럭 신호가 목표 진폭에 도달하도록 구성될 수 있다. 택일적으로 또는 추가적으로, 지연 회로는 기준 클럭의 펄스를 카운트하는 분배 네트워크에 결합된 카운터를 포함한다. 상기 카운터는 기준 클럭의 펄스를 카운팅을 시작하기 위해 트리거로서 제어 신호를 수신하는 입력 포트에 부가로 결합될 수 있다. 상기 게이트는 회로 도메인을 위한 게이팅 신호를 발생시키기 위해 카운터의 출력에 응답할 수 있다. 택일적으로 또는 추가적으로, 회로 도메인 각각은 기준 클럭을 클럭 발생기로의 전파를 차단하기 위해 부가적인 개개의 게이트를 부가로 포함한다.

회로 도메인은 공진 클럭 신호가 플립플롭의 커패시턴스를 구동하게 하는 동안 플립플롭 각각이 플립플롭을 개별적으로 디스에이블하게 하는 게이팅 신호에 응답하도록 구성된 개개의 스위치를 포함하는 다수의 플립플롭을 포함할 수 있다.

본 명세서의 다른 측면으로, 회로 도메인을 포함하는 디지털 시스템을 제어하는 방법은 유용하다. 상기 방법은 기준 클럭을 회로 도메인에 분배하는 단계, 회로 도메인에서 기준 클럭으로부터 공진 클럭 신호를 발생시키는 단계, 및 제어 신호에 기초하여 회로 도메인에 걸쳐 공진 클럭 신호의 적용을 중단하는 단계를 포함한다.

회로 도메인은 디지털 시스템의 다수의 회로 도메인 중 하나일 수 있고, 상기 분배하는 단계는 다수의 회로 도메인의 회로 도메인 각각에 기준 클럭을 분배하는 것을 포함할 수 있고, 상기 발생시키는 단계는 다수의 회로 도메인의 회로 도메인 각각에서 기준 클럭으로부터 개개의 공진 클럭 신호를 발생시키는 것을 포함할 수 있고, 상기 중단하는 단계는 개개의 제어 신호에 기초하여 다수의 회로 도메인의 대응하는 회로 도메인에 걸쳐 개개의 공진 클럭의 개별적인 적용을 중단하는 것을 포함할 수 있다.

일부의 경우에, 상기 중단하는 단계는 공진 클럭 신호의 발생을 중단하기 위해 기준 클럭의 전파를 차단하는 것을 포함한다. 택일적으로 또는 추가적으로, 상기 중단하는 단계는 공진 클럭 신호에 의해 구동되도록 구성된 회로 도메인 내에 모든 장치를 디스에이블하게 하는 것을 포함한다. 이 경우에, 상기 중단하는 단계는 공진 클럭 신호의 발생을 중단하기 위해 기준 클럭의 전파를 차단하는 것을 부가로 포함할 수 있다.

상기 방법은 제어 신호에 응답하여 상기 발생시키는 단계의 실행을 착수하는 공진 클럭 신호의 적용을 지연시키는 것을 부가로 포함할 수 있다. 이때 상기 지연시키는 단계는 회로 도메인 내에서 공진 클럭 신호의 적용 전에 상기 공진 클럭 신호가 목표 진폭에 도달하게 하는 것을 포함할 수 있다. 택일적으로 또는 추각적으로, 상기 지연시키는 단계는 기준 클럭의 소정의 펄수의 수를 카운트하는 것을 포함한다. 상기 카운트하는 단계의 실행은 제어 신호에 의해 유발될 수 있다.

일부의 경우에서, 상기 방법은 공진 클럭 신호가 플립플롭의 커패시턴스를 구동하게 하는 동안 게이팅 신호를 통하여 플립플롭을 디스에이블하게 하는 것을 부가로 포함한다.

본 명세서의 다른 측면으로, 디지털 시스템은 경로를 따라 배치된 가변 지연 소자 및 기준 클럭을 전송하기 위한 경로를 구비한 분배 네트워크, 각각이 기준 클럭과 공통의 주파수를 갖고 개개의 클럭 파형에 의해 구동되도록 구성되며 기준 클럭을 수신하기 위한 분배 네트워크에 결합된 제1 및 제2 클럭 도메인, 클럭 파형에 기초하여 위상차 신호를 발생시키기 위해 제1 및 제2클럭 도메인에 결합된 위상 탐지기, 및 위상차 신호에 기초하여 가변 지연 소자를 조절하도록 구성되고 위상 탐지기에 결합된 제어 회로를 포함한다.

일부의 경우에, 제1 및 제2클럭 도메인의 적어도 하나는 개개의 클럭 파형으로서 공진 클럭 신호를 발생시키기 위해 기준 클럭에 의해 구동되는 클럭 발생기를 포함한다. 이때 상기 디지털 시스템은 공진 클럭을 구형파로 변환시키기 위해 위상 탐지기에 결합된 정류기를 부가로 포함할 수 있다. 상기 정류기는 클럭 입력으로서 공진 클럭 신호를 수신하도록 구성된 플립플롭을 포함할 수 있다.

제어 회로는 시간의 경과에 따라 위상차 신호를 추적하기 위해 적분기를 포함할 수 있다. 상기 제어 회로는 증가/감소 신호를 발생시키기 위해 위상차 신호에 응답하는 제어 로직을 포함할 수 있고 상기 적분기는 제어 로직으로부터 증가/감소 신호를 수신하도록 구성된 카운터를 포함할 수 있다.

일부의 경우에, 상기 가변 지연 소자는 디지털로 제어되는 지연 라인을 포함한다.

상기 가변 지연 소자는 기준 클럭이 제1클럭 도메인에 도달하기 위해 통과하는 제1디지털로 제어되는 지연 라인을 포함할 수 있고, 상기 분배 네트워크는 기준 클럭이 제2클럭 도메인에 도달하기 위해 통과하는 제2디지털로 제어되는 지연 라인을 부가로 포함할 수 있고, 제어 회로는 상기 제1 및 제2디지털로 제어되는 지연 라인을 개별적으로 제어하도록 구성될 수 있다.

본 명세서의 다른 측면으로, 제1 및 제2클럭 도메인을 포함하는 디지털 시스템을 제어하는 방법은 유용하다. 상기 방법은 상기 제1 및 제2클럭 도메인의 각각에 기준 클럭을 분배하는 단계, 기준 클럭에 기초하여 제1 및 제2클럭 도메인에서 개개의 클럭 파형사이에 위상차를 표시하는 신호를 발생시키는 단계, 및 기준 클럭을 전송하는 경로에 배치된 지연 소자를 위상차 신호에 일치하게 조절하는 단계를 포함한다.

일부의 경우에, 상기 방법은 제1 및 제2클럭 도메인의 적어도 하나에서 개개의 클럭 파형으로서 기준 클럭으로부터 공진 클럭 신호를 발생시키는 단계를 부가로 포함한다. 이때 상기 방법은 상기 발생시키는 단계를 실행하기 위해 상기 공진 클럭 신호를 구형파로 변환하는 단계를 부가로 포함할 수 있다.

상기 조절하는 단계는 시간의 경과에 따라 위상차를 추적하는 단계를 포함할 수 있다. 이때 상기 추적하는 단계는 위상차 신호에 일치하여 증가/감소 신호로 카운터를 구동하는 것을 포함할 수 있다.

본 명세서의 다른 측면으로, 디지털 시스템은 경로를 따라 배치된 가변 지연 소자 및 기준 클럭을 전송하기 위한 경로를 구비한 분배 네트워크, 기준 클럭으로부터 공진 클럭 파형을 발생시키기 위해 클럭 발생기를 포함하고 기준 클럭을 수신하기 위해 분배 네트워크에 결합된 공진 클럭 도메인, 기준 클럭에 일치하게 비공진 클럭 파형에 의해 구동되도록 구성되고 기준 클럭을 수신하기 위해 분배 네트워크에 결합된 비공진 클럭 도메인, 공진 클럭 및 비공진 파형에 기초하여 위상차 신호를 발생시키기 위해 공진 및 비공진 클럭 도메인에 결합된 위상 탐지기, 및 위상차 신호에 기초하여 가변 지연 소자를 조절하도록 구성되고 위상 탐지기에 결합된 제어 회로를 포함한다.

일부의 경우에, 상기 디지털 시스템은 공진 클럭 신호를 구형파로 변환시키기 위해 위상 탐지기에 결합된 정류기를 부가로 포함한다. 상기 정류기는 클럭 입력으로서 공진 클럭 신호를 수신하도록 구성된 플립플롭을 포함할 수 있다.

본 명세서의 다른 측면으로, 다수의 클럭 도메인을 포함하는 디지털 시스템을 제어하는 방법은 유용하다. 상기 방법은 다수의 클럭 도메인 각각에 결합된 클럭 분배 네트워크를 통하여 기준 클럭을 분배하는 단계 및 다수의 클럭 도메인의 선택된 클럭 도메인에 기준 클럭을 전송하는 경로에 배치된 프로그램가능한 지연 소자를 조절하는 단계를 포함한다. 상기 조절하는 단계는 상기 프로그램가능한 지연 소자를 제어하기 위해 제어 신호에 응답하는 것을 포함한다.

상기 방법은 다수의 클럭 도메인의 공진 클럭 도메인에서 클럭 파형으로 공진 클럭 신호를 기준 클럭으로부터 발생시키는 단계를 부가로 포함할 수 있다.

일부의 경우에, 다수의 클럭 도메인은 공진 클럭 도메인 및 비공진 클럭 도메인을 포함한다.

상기 조절하는 단계는 다수의 클럭 도메인 한쌍에서 개개의 클럭 파형 사이에 위상차에 기초하여 피드백으로부터 발생된 지연 조절 제어 신호를 오버라이드하는 것을 부가로 포함할 수 있다.

작은 클럭 스큐를 달성하고 확실한 타이밍 특성을 가지며 표준 디지털 및 혼합-신호 디자인 흐름에 직접적으로 호환가능한 빠르고, 대규모이며, 에너지 효율이 높은 공진 클럭 분배 네트워크를 위한 구조는 아래에 설명되어 있다. 계층 구조에 의존함으로써, 공개된 구조는 임의의 크기의 칩을 위한 대규모 공진 클럭 네트워크를 가능하게 한다. 계층 구조의 최상위층에서, 비록 공개된 장치 및 방법의 측면들은 분배 네트워크의 어떤 특정 타입을 실행하는데 한정하는 것은 아니나 공개된 구조는 버퍼된 클럭 분배 네트워크를 포함할 수 있다. 예를 들어, 클럭 분배 네트워크는 버퍼를 포함하지 않을 수 있고 단일 선으로 간단화될 수 있다. 아래에 설명된 바와 같이, 회로 도메인은 개개의 플립플롭으로의 공진 클럭 파형의 분배 및 로컬 클럭 발생을 위한 많은 수의 공진 클럭 도메인뿐만 아니라 개개의 플립플롭으로의 로컬 클럭 분배를 위한 많은 수의 버퍼된 (예를 들어, 전통적인 또는 비공진의) 클럭 도메인도 포함할 수 있다.

최고 수준 글로벌 클럭 분배 네트워크는 버퍼된 또는 공진의 클럭 도메인의 각각의 루트에 ‘구형(square)’ 기준 클럭을 전송할 수 있다. 차례로, 회로 또는 클럭 도메인은 공통의 기준 주파수에서 서로 동기로 작동하는 이 기준 클럭에 의해 구동된다. 높은 작동 속도 및 에너지 효율이 높은 작동은 공진 클럭 도메인의 각각에 커패시턴스 및 인덕턴스의 할당을 통해 이루어진다. 일부의 경우에, 도메인의 공통의 주파수는 커패시턴스와 인덕턴스에 의해 각각의 공진 도메인에서 만들어진 LC 회로의 고유 공진 주파수로부터 오프셋될 수 있다. 상기 오프셋은 생산 또는 다른 변형으로부터 일어나거나 또는 디자인 선호의 문제를 포함할 수 있다. 어떠한 경우든, 공진 도메인은 불리한 손실 없이 양호도(Q)가 고유 공진 주파수로부터 오프셋을 조절할 수 있도록 구성될 수 있다.

각각의 공진 클럭 도메인 내에서, 클럭 버퍼는 제거되고 클럭 분배가 금속만의 네트워크를 통해 실행된다. 아래에 설명된 바와 같이, 버퍼-프리 도메인 및 공개된 시스템의 다른 측면은 전압 공급 수준(즉, 전압 스케일링)에 있어 국제적인 변화 또는 환경 및 공정의 변화에서 상대적인 적응을 포함한 유리한 타이밍 특성을 낳는다는 것이다. 전체 영역에 걸쳐 클럭 신호를 구동하기 위해, 공진 클럭 도메인 각각은 네트워크의 루트에 클럭 발생기를 배치한다. 클럭 발생기의 예들은 도3 및 도4와 관련하여 아래에 더 설명한다. 이러한 발생기는 글로벌 클럭 분배 네트워크로부터 기준 클럭의 속도로 스위치 한다. 도메인의 용량성 부하를 공진시키기 위해 인덕터를 사용함으로써, 클럭 발생기는 대략 사인파형의 로컬(즉, 도메인 내의) 클럭 신호를 생산하고, 상당히 감소된 클럭 스큐를 갖는 로컬 클럭 분배에 귀착한다. 또한 낮은 로컬 스큐는 공진 클럭 도메인 내에서 대칭 또는 다른 그리드 분배 네트워크의 사용을 통하여 보장될 수 있다. 더욱이, 로컬 스큐는 공진 클럭 도메인으로부터 클럭 버퍼의 제거 때문에 제조관련 공정 파라미터 변수에 상대적으로 잘 적응한다. 또한 로컬 클럭 버퍼의 제거는 예를 들어 공급 전압 스케일링 및 공급 감쇠와 같은 작동 조건의 변화 또는 변형을 고려하여 각각의 공진 클럭 도메인 내에서 확실한 클럭 타이밍을 낳는다.

클럭 도메인에 있어서, 스큐는 지연동기루프(DLL)와 같은 스큐-처리 기술의 적용을 통하여 설계 시에 결정된 경계 내에서 유지된다. 예시적인 스큐-처리 기술은 도7(a)에서 도7(d) 및 도8(a)에서 도8(e)과 관련하여 아래에 더 설명되어 있다. 일정한 경우에, 공개된 구조는 두 개의 클럭 도메인에서, 예를 들어 인접한 공진 또는 비공진 클럭 도메인에서, 클럭 도착 시간의 비교 및 감시 기술을 실행한다. 이러한 비교의 결과는 스큐가 목표 경계 아래로 떨어질 때까지 클럭 도메인의 루트로 글로벌 기준 클럭의 도착 시간을 조절하는데 사용된다. 외부 제어 신호에 기초한 다른 기술도 글로벌 기준 클럭의 도착 시간을 프로그램으로 조절하기 위해 실행될 수 있다.

또한 공개된 클럭 분배 네트워크 구조는 하나 이상의 클럭 게이팅 기술을 지지할 수 있다. 이러한 기술들은 도5에서 도6(b)과 관련하여 아래에 더 설명되어 있다. 특히, 공진 클럭 도메인 내에서 선택적인 클럭 게이팅에 있어, 클럭 게이팅은 선택된 플립플롭을 개별적으로 디스에이블하는 것에 의해 적용된다. 클럭 게이팅의 이러한 버전은 공진 클럭 자체가 차단되기 때문에 입력 게이팅을 필수적으로 실행한다. 전체 공진 클럭 도메인에 걸쳐, 클럭 게이팅은 대응되는 클럭 발생기에 전달되는 기준 클럭을 게이팅하는 것에 의해 배치된다. 이러한 기술에서, 공진 도메인에 모든 플립플롭은 어떤 일시적인 값을 오류로 래치하지 않게 보장하도록 디스에이블하게 된다. 공진 클럭 도메인을 재시작하기 위해, 클럭 발생기는 먼저 기준 클럭을 게이팅하지 않으므로써 시작된다. (수 사이클 내에) 공진 클럭 진폭이 수용할만한 수준에 도달할 때 모든 플립플롭은 다시 인에이블되고 공진 클럭은 완전히 작동하게 된다. 어떤 버퍼된 클럭 도메인에서 또는 글로벌 클럭 트리의 수준에서, 클럭 게이팅은 전통적인 클럭 네트워크에서와 동일한 방식으로 실행될 수 있다.

도1은 일반적으로 10으로 표시되는 계층적인 클럭 분배 네트워크 구조의 고도면(high-level view)을 도시한다. 최상위층에서, 네트워크 구조(10)는 주파수 f의 기준 클럭 CLK를 글로벌로 분배하기 위한 전통적인 버퍼된 H-트리 네트워크(12)를 포함한다. 또한 다수의 선택적인 버퍼된 네트워크 토폴로지(topology)도 이러한 글로벌 분배를 위해 사용될 수 있다. 기준 클럭은 H-트리 네트워크(12)의 루트(14)에 제공되고 그 발생원은 크리스털, 위상 동기 루프(PLL), 클럭 업/다운 변환기, 또는 주기적인 클럭 신호의 어떤 다른 발생기일 수 있다. 도1에서 계층적인 클럭 분배 네트워크 구조(10)는 글로벌 H-트리 네트워크(12)의 리브에 위치한 전통적인 (또는 비공진의) 클럭 도메인(18, 또한 B, C, 및 E로 표시) 및 다수의 공진 클럭 도메인(16, 또한 A, D, F, G, 및 H로 표시)으로 기준 클럭을 분배하는 것을 용이하게 하기 위해 많은 수의 버퍼(15)도 포함할 수 있다. 각각의 도메인(16, 18)의 크기는 디자인 파라미터이고 여러 가지 요소 가운데 작동 주파수 및 목표 에너지 효율에 의존한다. 각각의 공진 클럭 도메인(16)은 인덕터(22)에 연결된 클럭 발생기(CG, 20)를 포함한다. 각각의 인덕터(22)는 설명을 위해 일반적인 나사선으로 표시되고 온칩 또는 오프칩일 수 있다. 각각의 클럭 발생기(20)는 공진 클럭 도메인(16)의 커패시턴스를 공진시키기 위해 개개의 인덕터(22)를 사용하고 매우 높은 에너지 효율을 가지면서 필수적으로 사인파형의 클럭 파형을 생산하다. 버퍼-프리 공진 클럭 도메인과는 달리, 각각의 전통적인 클럭 도메인(18)은 클럭 도메인에 있어서 필수적으로 구형의 기준 클럭 CLK를 더 분배하기 위해 버퍼된 분배 네트워크(개개의 도메인 내의 버퍼(24)로 도시적으로 표시됨)를 포함할 수 있다.

각각의 공진 클럭 도메인(16) 내에서 클럭 파형의 분배를 위해 두개의 예시적인 버퍼-프리 그리드 분배 네트워크(28 및 30)가 도2(a) 및 도2(b)에 도시된다. 어떤 버퍼도 없이, 네트워크(28, 30)는 금속만이다. 그러므로 공진 클럭 도메인(16)은 전통적인 클럭 분배 네트워크에서 발견되는 버퍼의 전압 공급-의존 반도체 구성요소에 의해 제한되거나 부담되지 않게 된다. 결과적으로, 각각의 공진 클럭 도메인(16)은 스큐의 발생없이 작동 측면에서 전압 스케일링 및 다른 변형에 적응될 수 있다. 작은 스큐를 제공하기 위해, 각각의 네트워크(28, 30)는 계층적인 분배에 의존한다. 이러한 예시적인 경우에, 대칭인 H-트리 구조(32, 34)는 각각의 네트워크(28, 30)의 최상위층 또는 루트(36)에 위치된다. 도2(b)의 경우에, 루트(36)는 한 쌍의 메인 브랜치(38)를 포함한다. 구조(32, 34)의 대칭적 토폴로지는 작은 스큐를 발생하도록 도울 수 있고 많은 수의 택일적 대칭 클럭 분배 네트워크 배열도 사용될 수 있다. 실행될 때 이러한 분배 배열은 (예를 들어, 공정 변형 때문에) 완벽하게 대칭이지 않을 수 있지만 상대적으로 적은 비대칭만 허용될 수 있다. 최상위 H-트리(32, 34)의 리브(40)는 차례로 플립플롭 또는 다른 도메인 회로 구성요소(도시되지 않음)에 연결되는 그리드 구조(42)에 연결된다. 도2(a)의 그리드 네트워크(28)는 구형파의 공진 클럭 도메인에 관한 하나의 가능한 클럭 분배 네트워크 배열을 보여준다. 도2(b)에 있는 그리드 네트워크(30)는 종횡비 2:1의 공진 도메인에 대한 하나의 가능한 네트워크 배열을 보여준다. 원하는 바에 따라, 다른 종횡비의 또는 모양의 클럭 도메인도 이러한 기본적 네트워크 배열을 확장함으로써 만들어 질 수 있다.

공개된 구조의 하나의 특성은 공진 클럭 도메인(16)의 클럭 발생기(20)가 글로벌 기준 클럭 CLK에 의해 구동된다는 것이다. 때문에, 공진 클럭 도메인(16)에서 사인파형의 클럭은 글로벌 기준 클럭 CLK와 필수적으로 동기로 (즉, 동일한 주파수 f로) 작동한다. 공개된 구조의 다른 측면은 각각의 구조(10)가 동일한 디자인 내에서 전통적인 공진의 클럭 도메인의 협력을 제공한다는 것이다. 예를 들어, 시스템-온-칩(SoC) 디자인의 관점에서, 상기 SoC 구조에 의해 선택된 어떤 부분의 디자인에서 또는 지적 재산 드롭인 핵심에서 많은 수의 공진 클럭 도메인의 선택적 배치도 가능하게 한다. 더욱이, 각각이 자신의 주파수에서 작동하는 다수의 클럭을 사용하는 SoC 디자인 관례와도 양립가능하다. 각각의 최상위 트리(32, 34)를 단일 주파수로 관련지음으로써, 모든 관계된 클럭 도메인이 그 주파수에서 작동하는 것이 보장된다.

도3은 글로벌 기준 클럭과 동일한 주파수이고 필수적으로 사인파형의 단일-위상 공진 클럭 파형 RCLK를 발생시키는데 사용될 수 있는 일반적으로 46으로 표시된 간단한 클럭 발생기의 예시적인 실시예를 도시한다. 클럭 발생기(46)는 미국특허 제6,742,132호에 기재된 클럭 발생기의 하나 이상의 측면을 포함할 수 있고 그 전체 내용은 여기서 참고문헌으로 통합된다. 클럭 발생기(46)는 다른 구성요소들 중에 전체 저항과 모두 금속인 클럭 분배 네트워크(28, 30)의 커패시턴스와 공진 클럭 도메인(16)에서 플립플롭을 포함하는 저항성 부하 Rd 및 용량성 부하 Cd와 함께 도시되어 있다. 클럭 발생기(46)는 글로벌 기준 클럭 CLK의 속도로 구동되고 매 사이클마다 공진 클럭 도메인에서 전하를 보충한다. 특히, CLK 신호는 주파수 f 및 듀티 사이클 d의 주기적인 신호 c를 발생시키는 제어 회로(48)에 입력된다. 선택적으로, 기준 클럭 CLK는 미리 원하는 듀티 사이클 d를 가질 수 있다. 이어서, 신호 c는 인버터(52)를 통하여 보충하는 NMOS 트랜지스터(50)를 스위치 하는데 사용될 수 있다. L값이 대략적으로 선택된 인덕터(54)는 전체 용량성 부하 Cd를 공진시키고 필수적으로 사인파형의 공진 클럭 파형을 발생시키는데 사용될 수 있다. 에너지 효율을 최대화하기 위해, 인덕터(54)의 L값은 제작되는 공진 시스템의 고유 주파수 fn이 기준 클럭의 주파수 f와 대략 일치하도록 선택될 수 있다. 그러므로 인덕터의 L값은 다음의 방정식 f=1/2π√(LCd)를 만족하도록 선택된다.

도4는 일반적으로 56으로 표시되고 공진 클럭 도메인(16)의 하나에 사용되도록 구성된 2-위상 클럭 발생기의 예시적인 실시예를 도시한다. 어떠한 하나의 구조 네트워크(10)에서, 많은 수의 선택적인 (즉, 다른) 클럭 발생기가 사용될 수 있다. 도4에 도시된 실시예에서, H-브리지 회로(58)는 필수적으로 사인파형의 2-위상 공진 클럭 파형을 발생시키기 위하여 인덕터(60)와 함께 사용된다. 두 개의 클럭 위상 RCLK 및 RCLKN은 180도의 상대적인 위상-이동을 갖는다. H-브리지(58)의 스위치(62에서 65)는 글로벌 기준 클럭의 속도 f로 두 쌍의 펄스 (c1, c3) 및 (c2, c4)에 의해 구동된다. 각각의 쌍에서 펄스들은 서로 반대의 극성이고 두 쌍은 180도의 상대적인 위상-이동을 갖는다. H-브리지에 관한 더 많은 정보는 다음 논문에 제시되고 각각의 명세서는 참고문헌으로 본원에 포함된다: 2005년 5월 2005 VLSI에 관한 IEEE 국제 심포지엄의 회보에서 세이드, 브이. 및 파패듀무, 엠.씨.의 “2-위상 공진 클럭 분배” 및 2006년 2월 국제 반도체 집적회로 회의에서 츄, 제이.와이. 및 파패듀뮤, 엠.씨.의 “1.1GHz 전하 보충 로직”. 이들의 적용은 미국특허 제5,559,463호 (자유-작동) 및 미국특허 제5,838,203호 (기준 클럭에 의한 구동)에 기재되어 있고, 이들의 전체적인 명세서는 본원에서 참고문헌으로 포함된다. H-브리지 클럭 발생기(56)를 구비하여, 각각의 위상이 Cd의 부하를 만난다면, 2개의 용량성 부하가 직렬로 연결되기 때문에 생기는 실효 부하 커패시턴스는 Cd/2이다.

다수의 선택 가능한 배열 및 디자인이 클럭 발생기(56)에 의해 클럭된 회로에 적당하다. 예를 들어, 도4에 2-위상 H-브리지 클럭 발생기(56)는 크기 2L의 인덕터를 사용하는 반면에 반대 극성의 두 세트의 플립플롭(위상1에서 모두 라이징-에지 플립플롭, 위상2에서 모두 폴링-에지 플립플롭)을 구동하는데 사용될 수 있다. 인덕터 저항이 인덕턴스와 함께 충분히 증가하지 않으면(오프칩 인덕터에 적용된다는 가정), 이때 H-브리지 클럭 발생기(56)는 도3의 단일-위상 클럭 발생기(46)와 동일한 속도에서 절반의 에너지 손실로 두 배 많은 플립플롭을 구동할 수 있다. 택일적으로, H-브리지 클럭 발생기(56)는 예를 들어 제목이 “1.1GHz 전화 회복 로직”인 상기에 언급된 논문에 설명된 다이나믹 회로와 같은 다른 종류의 디지털 회로를 구동하는데 사용될 수 있다.

각각의 공진 클럭 도메인 내에서 버퍼-프리, 모두 금속인 클럭 분배 네트워크의 배치 때문에, 공개된 구조는 의도적이든 아니든 공급 전원의 변화, 작동 조건의 변화, 또는 제조-관련 공정 변화에 직면하여 상당히 감소된 타이밍 불확실성과 확실한 타이밍을 향유한다. 클럭 버퍼의 제거는 클럭 네트워크로부터 타이밍 변화의 중요한 원인을 제거하고 제조 후 스큐가 디자인 과정에서 예상된 스큐를 가까이 따라갈 것을 보장한다. 클럭 버퍼의 물리적 특성(예를 들어 장치들의 도핑, 폭, 및 길이)에서 변화는 클럽 분배 네트워크의 다른 경로를 따라 클럭 신호의 전파 지연에서 상당한 변형을 일으킴에 따라 스큐에서 상당한 변형이 일어난다. 이러한 상황은 더욱 더 넓은 장치 파라미터 변화를 낳는 최근의 나노미터 공정에서 더 악화된다. 이러한 이유로, 공개된 구조의 공진 클럭 도메인(16)은 장치-관련 변화에 적응되나 단지 금속 라인의 특성에서의 변화에 영향을 받게 된다.

칩 작동 과정에서 전통적인 네트워크의 버퍼에 공급된 전압에서의 변화(예를 들어, 1.2V 내지 0.9V)는 클럭 지터를 생기게 하고 클럭 도착 시간에 불확실성을 더한다. 공개된 구조에서, 공진 클럭 도메인의 클럭 신호는 실질적으로 지터의 제약을 받지 않는다. 클럭 발생기(46, 56)는 공진 클럭 시스템에서 전체 에너지의 단지 작은 비율(예를 들어, 20%)을 보충하기 때문에, 전압 공급 수준에서 어떤 변형의 충격은 단지 그 비율에 한정되기 때문에 상당히 감소된다.

공급 전압이 디자인에 의해 스케일될 때(예를 들어, 전력 처리를 위해 다이나믹 전압 스케일링을 사용하는 시스템에서), 전통적인 클럭 분배 네트워크에서 클럭 버퍼는 느려지고 클럭 스큐는 악화된다. 공개된 구조에서, 공진 클럭 도메인(16)의 스큐 성능은 전압 스케일링을 포함하는 디자인 또는 적용에 의해 실질적으로 영향을 받지 않게 된다.

명세서의 다른 측면에 따라, 공진 클럭 분배를 위해 공개된 구조는 전체 도메인 기초 및 개개의 장치 수준 양쪽에 클럭 게이팅 기술을 지원한다. 때문에 그러한 정밀 및 비정밀 클럭 게이팅은 공진 클럭 도메인 내에 모든 플립플롭을 위하여 및 공진 클럭 도메인 내에 개개의 플립플롭으로 공진 클럭 파형의 적용을 제어한다. 개개의 플립플롭을 게이트하기 위해, 제어 또는 게이팅 신호 FFlg가 문제된 플립플롭을 디스에이블하게 하는데 사용된다. 클럭 분배 네트워크의 일부에서 클럭 신호의 전파를 차단하는 전통적인 클럭 게이팅 방법과 달리, 공개된 구조는 대응되는 공진 클럭 도메인 내에서 공진 클럭의 계속된 분배를 허용한다. 이러한 방식으로, 클럭 파형은 어떤 디스에이블된 플립플롭의 커패시턴스에 맞추나 그들 상태의 갱신없이 출력은 토글되지 않는다.

전체 공진 클럭 도메인(16)의 클럭 게이팅은 도메인(16) 내에서 공진 클럭 파형의 적용을 중단하는 것을 포함한다. 아래에 설명된 예시에서, 공진 클럭 신호의 중단된 적용은 도메인에서 모든 플립플롭을 디스에이블하게 하는 것뿐만 아니라 클럭 발생기(46, 56)에 글로벌 기준 클럭 입력 CLK를 디스에이블하게 하는 것을 포함한다. 글로벌 기준 클럭이 게이트될 때, 클럭 발생기(46, 56)의 보충 작용은 멈추고 공진 도메인(16)에 저장된 에너지는 저항 Rd에서 손실되고, 결과적으로 공진 클럭 파형의 진폭은 0에 도달한다. 공진 클럭 도메인 i 각각에서, 공개된 구조는 대응되는 클럭 발생기(46, 56)에서 글로벌 기준 클럭을 차단하기 위해 게이팅 신호 Gi를 포함한다. 또한 게이팅 신호 Gi는 공진 클럭 도메인에서 모든 플립플롭을 디스에이블하게 하는 제어 또는 게이팅 신호 FFdg를 구동하는데 사용되고 공진 클럭이 와인드 다운하는 동안 오류로 데이터를 저장하지 않도록 한다. 다수의 공진 클럭 도메인(16)이 항상 동시에 게이트되면, 이때 공통의 게이팅 신호는 축적되어 사용될 수 있다.

게이팅 신호 Gi가 디스에이블하게 되고 기준 클럭이 다시 한번 클럭 발생기(46, 56)를 구동하기 시작할 때, 공진 클럭 파형의 진폭은 수 사이클 내에 그 최고점(또는 원하는 목표)에 도달한다. 이때, 플립플롭은 다시 인에이블되고 공진 클럭 도메인(16)은 기준 클럭의 속도로 작동한다. 예시적인 구조는 공진 클럭 도메인(16)에서 플립플롭을 인에이블하게 하기 위한 신호 DFFen을 포함할 수 있다. 이러한 신호는 기준 클럭이 인에이블된 수 사이클 후 어설트(assert)되며 기준 클럭이 Gi에 의해 게이트 되자마자 디어설트(de-assert)된다. DFFen을 인에이블하기 위해 요구되는 사이클 수는 설계시 결정될 수 있다.

도5는 일반적으로 70으로 표시되고 도메인 수준에서 클럭 게이팅을 위하여, 즉 전체 공진 클럭 도메인(16)을 위하여, 구성된 클럭 발생 회로의 예시적인 실시를 도시한다. 비록 다른 공진 클럭 발생 기술이 사용될 수 있지만 회로(70)는 도3의 단일-위상 디자인의 특정 측면을 포함한다. 클럭 발생기(46)와 공통인 이러한 구성요소는 유사한 도면 부호로 표시된다. 이러한 예시적인 경우에서, 게이팅 신호 Gi는 기준 클럭 CLK의 속도로 클럭 발생기(70)의 보충하는 스위치(50)를 구동하는 제어 회로(48)의 출력을 조절하기 위해 AND 로직 게이트(72)에 공급된다. 택일적인 실시에서, 게이팅 신호 Gi는 입력으로 제어 회로(48)에 직접 제공될 수 있다. 또한 게이팅 신호 Gi는 신호 DFFen을 발생시키기 위해 사용된 포화 카운터(74)에 입력으로 사용된다. Gi가 어설트될 때, 클럭 발생기(70)는 공진 클럭 파형을 보충하지 않고, 카운터(74)는 리셋으로 유지되고, DFFen은 디어설트되어 남아있다. Gi가 디어설트될 때, 클럭 발생기는 인에이블하게 되고, 카운터(74)는 기준 클럭 CLK와 일치하여 카운트를 시작한다. 카운터(74)가 설계 시에 정해진 다수의 사이클에 도달할 때, Gi가 어설트되는 다음 시간까지 DFFen을 인에이블하게 하고 포화되어 남아있다. 플립플롭 디스에이블 신호 FFdg는 다른 AND 로직 게이트(76)를 통하여 발생되고 공진 클럭 도메인(16)에서 모든 플립플롭에 분배된다. FFdg가 어설트될 때, 도메인(16)내의 모든 플립플롭은 디스에이블되고 어떤 새로운 입력을 래치하지 않는다. 도5에 AND 로직 게이트(76)는 정확히 Gi가 어설트된 때 또는 DFFen이 디어설트 된 때 FFdg가 어설트되도록 보장한다. 대칭적으로, FFdg는 단지 Gi가 디어설트되고 DFFen이 어설트된 때 디어설트된다. 이러한 경우에, 플립플롭은 인에이블하게 되고, 그들의 상태는 공진 클럭 RCLK에 일치하여 갱신된다. 다른 직접적인 실행도 회로(70)의 작동 측면에서 가능하고 일반적으로 DFFen을 어설트하는 소정의 수의 사이클을 기다리는 아이디어를 포함한다.

클럭 게이팅 로직의 택일적 실시에서, 포화 카운터(74)는 공진 클럭의 진폭을 소정의 기준 전압과 비교하는 클럭된 비교기에 의해 대체된다. Gi가 어설트된 때, 비교기는 디스에이블되고 신호 DFFen은 디어설트되어 남아 있다. Gi가 디어설트된 때, 비교기는 인에이블된다. 공진 클럭 진폭이 소정의 전압 수준에 도달하자마자 신호 DFFen는 어설트된다. 다른 선택적인 실시도 가능하고 DFFen을 어설트하기 위한 공진 클럭의 수준을 다이나믹하게 탐지하는 아이디어에 의존한다.

도6(a)은 일반적으로 80으로 표시되고 상기 설명된 게이트-인에이블 기술과 양립가능하게 구성된 예시적인 플립플롭을 도시한다. 플립플롭(80)은 공진 도메인 내에서 모든 플립플롭을 디스에이블하게 하기 위한 신호 FFdg 및 개개의 플립플롭을 디스에이블하게 하기 위한 신호 FFlg 양자와 함께 및 공진 클럭 도메인 내에서 필수적으로 사인파의 클럭 파형 RCLK와 함께 사용될 수 있다. 도6(a)은 비정밀 및 정밀 게이팅을 수용하기 위한 기본형을 도시하고, 반면에 도6(b)은 추가적인 리셋 및 스캔 기능으로 구성되고 일반적으로 82로 표시된 다른 예시적인 플립플롭을 도시한다. 공통의 구성요소는 유사한 도면 부호가 사용된다.

도6(a) 및 도6(b) 양자를 참조할 때, FFlg 또는 FFdg 어느 하나가 어설트될 때, 두 개의 PMOS 장치(84, 86)는 공급 전압 Vdd로부터 RCLK에 의해 구동된 두 개의 프리차지 PMOS 장치(90, 92)를 차단하기 위해 FFlg 및 FFdg에 응답하여 OR 로직 게이트(88)를 통하여 발생되는 신호 FFg에 의해 구동된다. 결과적으로, 플립플롭(80, 82)은 일반적으로 94로 표시된 교차결합된 NAND 게이트에 저장된 현재 상태를 유지한다. FFlg 및 FFdg 양자가 디어설트될 때, FFg에 의해 구동되는 두개의 PMOS 장치(84, 86)를 공급 레일 Vdd에 연결하고 플립플롭 상태는 공진 클럭 RCLK에 일치하여 갱신된다. 게이트를 갖는 플립플롭(80, 82)의 다양한 선택적 실시도 가능하다. 예를 들어, FFNg(FFg의 역)에 의해 구동되는 NMOS 장치는 일반적으로 96으로 표시되고 RCLK에 의해 클럭되도록 구성된 NMOS 푸터(평가 트리)와 그라운드 사이에 삽입될 수 있고 FFg에 의해 구동되는 두 개의 PMOS 장치(84, 86)를 대체한다.

공진 클럭 신호 및 게이팅 기능에 적당한 플립플롭의 구성 및 작동에 관한 더 자세한 내용은 미국특허공보 2007/0096957에서 찾을 수 있고 그 전체는 본원에서 참고문헌으로 포함된다.

도6(a)의 플립플롭(80)은 셋/리셋 기능 및 스캐닝을 지원하도록 구성될 수 있다. 리셋 및 스캔을 구비한 예시적인 실시는 플립플롭(82)으로서 도6(b)에 도시되어 있다. 역-극성 신호 R 및 RN은 교차결합된 NAND 쌍(94)에 리셋 입력을 제공하는데 사용된다. 또한 신호 RN은 평가 트리(96)에서 두 개의 NMOS 장치에 리셋 입력을 제공하는데 사용된다. 신호 SE는 예를 들어 멀티플렉서(98)에 의해 플립플롭(82)에 대한 입력으로 데이터와 스캔-데이터 사이를 선택하는데 사용된다. 이러한 예시적인 경우에, 리셋 신호 R 및 RN은 NMOS 트랜지스터(100)와 NAND 로직 게이트(102)를 통해 스캔을 오버라이드하고 플립플롭(82)을 리셋되게 한다.

공개된 장치 및 방법의 일 측면은 커패시턴스 및 인덕턴스의 적당한 선택을 통하여 공진 클럭 도메인(16)의 에너지 효율이 높은 디자인을 포함한다. 디자인 방법론은 공진 클럭 도메인의 양호도(Q)에 의해 구현된다. Q는 다음의 유도에서 볼 수 있듯이, 공진 클럭 도메인 각각에서 전통적인 클러킹과 관련하여 공진 클러킹의 상대적인 효율을 결정한다. 클럭 네트워크의 커패시턴스 Ci를 작은 쪽에서 큰 쪽으로 그리고 다시 작은 쪽으로 한 사이클 스위치한 때 소실되는 에너지는 Ec = Ci V²이다.

공진 모드에서, 한 사이클 동안 소실되는 에너지는 대략 Er = 2 (Ri Ci / (T/2)) Ci V²이고, 여기서 T는 글로벌 기준 클럭의 주기(또한 공진 클럭의 클럭 주기), Ri는 공진 클럭 네트워크에서의 전체 저항이다. 그러므로 전통적인 클러킹에 대한 공진 클러킹의 상대적인 손실 Er / Ec는 대략 Er / Ec = 4 Ri Ci / T 방정식에 의해 주어진다.

에너지 효율을 최대화하기 위해, 인덕터 Li는 공진 시스템의 고유 주파수가 클럭 발생기를 구동하는 글로벌 기준 클럭 CLK의 주파수 f = 1/T와 동일하도록 선택될 수 있다. 상기 식에 넣으면, 우리는 Er / Ec = 4 Ri Ci / T = 4 Ri Ci / (2π √(LiCi)) = 2 / (π Q)를 얻고, 여기서 Q = √(Li/Ci) / Ri는 공진 시스템의 양호도 Q로 알려져 있다. Q는 공진 클러킹에 의해 달성되는 상대적인 전력 절약의 표시를 제공하게 된다(전통적인 네트워크의 커패시턴스와 공진 네트워크의 그것이 동일하다는 가정). 예를 들어, 공진 클러킹에 의해 5배 적은 에너지 손실을 달성하기 위해서는 Q가 5이어야 한다.

일부의 경우에, 공개된 클럭 분배 네트워크 구조는 공정 및 작동 조건에서 유연성 및 호환성을 제공하기 위해 선택된 Q값 범위 내에서 공진 클럭 도메인을 배치한다. 예를 들어, 하나의 가능한 Q값 범위는 약 2와 약 20 사이다. 비록 그러한 낮은 Q값은 덜 에너지효율적인 클럭 분배 작동에 해당하지만, 그럼에도 불구하고 구동된 클럭 발생기(46, 56) 및 그들의 대체품을 구비한 클럭 네트워크 구조의 맥락에서는 바람직하다. 특히, 낮은 Q값(즉, 10 이하)을 갖는 공진 클럭 네트워크도 실질적인 전력 절약이 가능하고(예를 들어, Q=5일때, 에너지 절약은 대략 80%), 글로벌 기준 클럭이 공진(즉, 공진 클럭 도메인의 커패시턴스 및 인덕턴스에 의해 정해지는 고유 공진 주파수)으로부터 약 15% 또는 약 25%만큼 오프셋된 때에도 최대 에너지 효율에 근접하게 구동될 수 있다. 반면에, 높은 Q값(예를 들어, 약 20 또는 약 30보다 큰)을 갖는 공진 클럭 네트워크에서는, 그것을 구동하는 글로벌 기준 클럭으로부터 시스템의 고유 주파수에서 약간 벗어나는 것은 에너지 효율에 큰 악화를 낳을 수 있다. 따라서 자체-공진(구동된의 반대) 클럭 발생기를 갖는 높은-Q 공진 클럭 네트워크는 시스템이 고유 주파수에서 최대 효율로 작동하도록 배치될 수 있다.

더 일반적으로, 여기에 설명되어 구동되는 클럭 도메인은 작동 주파수가 해로운 결과 없이 고유 공진 주파수로부터 오프셋될 수 있도록 구성될 수 있다. 네트워크가 공정 변화 또는 다른 환경 때문에 비공진으로 운영될 때 각각의 회로 도메인은 회로 도메인 각각의 양호도(Q)가 다른 변화들의 예측 및 공정 내성에 의해 확립된 한계 아래에 남도록 구성된다.

공개된 클럭 분배 네트워크 구조의 다른 측면에 따라서는, 공진 클럭 분배 네트워크의 가장 낮은 수준에서 개개의 그리드를 선택적으로 연결함으로써 다른 공진 클럭 도메인에 있어서의 스큐를 감소시키는 것이 가능하다. 여기에 공개된 스큐 처리 기술의 실행 과정에서, 그러한 상호연결된 공진 클럭 도메인은 서로 독립적으로 클럭 게이트될 수 없다. 전기적으로 분리되어 유지되는 공진 클럭 도메인에서의 경우와 같은 일부의 경우에, 공개된 스큐 처리 기술은 공진 클럭 도메인에 있어서 스큐를 제거하거나 최소화하기 위한 DLL-기반 접근을 포함한다. 공진 클럭 도메인에 있어서 스큐 처리를 위해 DLL의 사용을 허용하는 공개된 구조의 일 특성은 모든 클럭 도메인이 글로벌 기준 클럭의 주파수에서 작동한다는 점이다. 공개된 구조에서 사용된 DLL-기반 접근의 다른 특성은 공진 클럭 도메인의 사인파의 클럭 파형을 상대적인 위상차와 관련하여 비교될 수 있고 상대적으로 급한 라이징 엣지를 갖는 전통적인 구형 클럭 파형으로 변환시키기 위해 플립플롭 소자를 사용하는 것이다. 다른 경우에서, 아래에 설명된 바와 같이, 어떤 위상 비교 또는 다른 피드백에 독립적인 제어 신호에 기초하여 (공진이든 아니든) 도메인 간에 스큐를 최소화하기 위해 조절될 수 있다.

도7(a)에서 도7(c)은 감소를 위한 DLL-기반 기술의 예시적인 실시예를 도시하고, 반면에 도7(d)은 외부 제어 신호에 기초한 스큐 처리의 예시적인 실시예를 도시한다. 도시된 실시예들의 하나 이상의 측면을 결합한 것을 포함하여 많은 추가적인 실시예도 가능하다.

도7(a)에 도시된 기술은 예를 들어 위에 설명된 클럭 분배 네트워크 구조에 따라 배열된 디지털 시스템의 두개의 공진 클럭 도메인(106, 108)(공진 클럭 도메인 1 및 공진 클럭 도메인 2) 사이에서 스큐를 처리한다. 마지막에는, 각각의 공진 클럭 도메인(106, 108)은 도1과 관련하여 설명된 클럭 발생기(20)와 인덕터(22)와 같은 개개의 클럭 발생 회로를 포함한다. 일반적으로 110으로 표시되는 스큐 처리 회로는 두 개의 클럭 도메인(106, 108)을 함께 결합하고 한 쌍의 플립플롭(112, 114)(FF1 및 FF2), 위상 탐지기(116), 제어기(118), 한 쌍의 카운터(120, 122)(카운터 1 및 카운터 2), 및 기준 클럭 CLK를 개개의 도메인(106, 108)에 전송하는 경로에 배치된 디지털로 제어되는 지연 라인(124, 126)과 같은 한 쌍의 조절가능한 지연 소자를 포함한다. 두 개의 공진 클럭 도메인(106, 108) 각각에서 작동 중, 분배 그리드 네트워크(128)의 리프에서 사인파형 클럭 파형은 대응하는 플립플롭(112 또는 114)(FF1 또는 FF2)을 클럭하는데 사용된다. 사인파형 클럭 파형은 위상차가 직접적인 방식으로 위상 탐지기(116)를 사용하여 비교될 수 있는 급한 엣지를 갖는 대응되는 신호를 생산하기 위해 플립플롭(112, 114)에 대한 클럭 입력으로서 제공된다. 이때 위상 탐지기(116)는 두 개의 플립플롭(112, 114) 사이에 리딩 출력 엣지를 확인할 수 있다. 위상 탐지 단계의 결과에 의존하여, 제어기(118)는 두 개의 카운터(120, 122)의 양쪽 또는 한쪽의 카운트 값을 갱신하는 적당한 신호를 발생시킨다. 선택적인 실시예는 시간의 경과에 따라 비교의 결과를 추적하거나 통합하기 위해 다른 장치를 사용할 수 있다. 도시된 예시적인 경우에, 카운트는 대응되는 공진 클럭 도메인(106, 108)의 개개의 클럭 발생기(20)로 글로벌 기준 클럭 신호 CLK의 도착 시간을 이동하고 대응되는 지연 라인(124, 126)의 지연을 설정하는데 사용된다. 예를 들어, 만약 FF1 출력이 FF2 출력에 앞서면, 카운터 1은 클럭 도메인 1에 CLK의 도착을 지연시키기 위해 증가되고, 반면에 카운터 2는 클럭 도메인 2에 CLK의 도착 속도를 올리기 위해 감소된다. 플립플롭 출력의 토클 시간에서의 차이가 특정 범위내에 있거나 리딩 출력 엣지가 FF1 및 FF2 사이에서 변동하기 시작하게 될 때까지 제어기(118)는 도착 시간이 매 사이클마다 계속 조절되도록 구성된다. 이 때, 지연 라인에 대한 더 다른 조절은 이루어지지 않는다. 스큐 처리의 이러한 공정을 통하여, 공진 클럭 도메인(106, 108)에서 플립플롭은 잘못된 상태가 발생하지 않게 보장하도록 리셋된다.

도7(b)은 위에 설명된 DLL-기반 스큐 처리 기술이 공진 클럭 도메인(130)(공진 도메인 1) 및 전통적인 클럭 도메인(132)(비공진 도메인 2)과 관련하여 실행되는 선택적인 실시예를 도시한다. 일반적으로 클럭 도메인이 포함될 때, 전통적인 클럭 도메인(132)의 리브로부터 구형 클럭 신호는 위상 탐지기(116)(또는 비교기)에 직접 입력될 수 있다. 그러나 이러한 경우에, 구형 클럭 파형은 공진 클럭의 경우에서와 같이 입력으로서 플립플롭(114)에 제공되고, 플립플롭 공정으로부터 나타난 어떠한 위상 변화도 비교의 양 측면에 동일하게 영향을 미친다.

도7(c)은 지연이 조절되는 방식을 포함하는 선택적인 디자인을 도시하는 다른 실시예와 관계된다. 특히, 두개의 클럭 도메인(134, 136)의 단지 하나는 기준 클럭 CLK를 전송하는 경로에 배치된 지연 소자를 포함한다. 이 경우에, 제어기(138)는 하나의 디지털로 제어되는 지연 라인(142)을 제어하기 위해 시간의 경과에 따라 위상차를 추적하는 단지 하나의 카운터(140)(또는 다른 적분기)를 조절한다. 단지 하나의 (또는 한쪽 면의) 지연 조절을 갖는 것은 이중 조절에 의해 제공되거나 레이아웃 또는 다른 디자인 고려에 기초하여 기대되는 범위가 불필요하게 될 때, 사용될 수 있다. 다른 한편으로, 이중 조절은 단일의 더 큰 지연 라인보다 두 개의 작은 지연 라인을 포함하는 것이 더 편리한 경우에 유용할 수 있다. 단일의 지연 라인을 포함하는 경우에, 지연 라인이 위치한 경로는 원하는 바에 따라 공진 클럭 도메인 또는 비공진 클럭 도메인 어느 하나로 연결될 수 있다.

도7(d)은 클럭 도메인으로부터 위상차 피드백에 기초하지 않는 지연 조절 기술을 도시한다. 이 기술은 피드백이 가능한 디자인에서 오버라이드 또는 제2의 조절 기술로서 또는 피드백에 기초한 기술에 대한 대안으로서 사용될 수 있다. 이러한 예시적인 경우에, 두 개의 공진 클럭 도메인(144, 146) 사이에 지연 조절은 임의로(즉, 피드백에 대한 고려 없이) 지연 값을 정하거나 프로그램하도록 구성된 두개의 제어 신호(제어 신호 1 및 2)를 포함한다. 선택적인 실시예는 하나 이상의 비공진 클럭 도메인(위에 도7(b)과 함께 설명된 것과 같이) 또는 단지 하나의 조절가능한 지연 소자(위에 도7(c)과 함께 설명된 것과 같이)를 지시하는 단지 하나의 제어 신호를 포함할 수 있다. 제어 신호는 클럭 도메인의 외부에 독립적인 소스(도시되지 않음)로부터 수신되거나 발생된 신호를 구성한다. 제어 신호는 지연 소자(148, 150)를 한번 조절하는데 사용될 수도 있고 원하면 계속적인 조절에 사용될 수도 있다. 마지막으로, 스큐 처리 기술은 지연 조절을 실행하기 위하여 제어 신호에 응답하도록 구성된 하나 이상의 제어기(152)를 포함할 수 있다. 제어기(152)는 어떤 원하는 정도로 통합될 수 있고 또한 DLL-기반 조절을 포함하는 경우에 제어기(118)(도7(a))와 부가로 통합될 수 있다.

도8(a)에서 도8(e)은 8비트 카운터 입력, 비정밀 지연 조절, 및 정밀 지연 조절을 갖는 예시적인 디지털로 제어되는 지연 라인(DCDL)을 도시한다. 어떤 하나 이상의 이러한 DCDL은 위에 설명된 스큐 처리 기술과 관련하여 사용될 수 있다.

도8(a)은 공개된 스큐 감소 방법에서 사용하기 적당한 디지털로 제어되는 지연 라인의 가능성 있는 실행의 블록-수준도를 제공한다. 이 디자인에서, 대응되는 카운터로부터의 카운트는 8비트 값이다. 지연 라인은 비정밀 및 정밀 지연 조절 소자를 포함한다. 비정밀 지연 조절은 카운트 값의 가장 중요한 비트 7에서 4를 이용하여 실행되고, 반면에 정밀 지연 조절은 가장 중요하지 않은 비트 3에서 0을 사용하여 실행된다. 각각의 비정밀 조절 소자는 도8(b)에서 볼 수 있는 것처럼 각각의 4비트에 대하여 하나씩 4개의 캐스케이드된 세그먼트를 포함한다. 예를 들어 비트 6이 설정되면, 클럭 신호의 추가적인 지연은 4개의 인버터에 비례한다. 일반적으로, n-비트 카운터의 비트 i에 대응하는 세그먼트에 있어서 인버터의 수는 2i-n/2이다. 두 개의 멀티플렉서는 동일하지 않는 라이징 및 폴링 엣지 지연을 야기하는 풀업 및 풀다운 전류 사이에 불일치를 방지한다. 도8(c)은 라이징 및 폴링 엣지 지연이 대략 동일하도록 보장하는 두 개의 백투백 정밀 지연 세그먼트에 의존하여 정밀 지연 소자의 블록 수준도를 제공한다. 정밀 지연 세그먼트의 가능성 있는 실시는 도8(d)에 도시된다. 이러한 디자인에 관한 더 많은 정보는 1996년 4월, IEEE JSSC, v.30, no.4, pp.412-422에서 더닝, 제이의 논문 “고성능 마이크로프로세서에 적당한 50사이클 락 타임을 갖는 완전히 디지털로 위상-락된 루프”에서 개량된 선형성으로 제시된 디자인과 관련하여 발견할 수 있고, 이 전체 내용은 본원에서 참고문헌으로 포함된다. 중앙 트랜지스터(M8 및 M9)는 인버터로 기능한다. 남은 이진-가중 트랜지스터는 인 및 아웃 사이에서 지연을 변화시키는 디지털로 제어되는 전류원으로 작동한다. 보조 트랜지스터는 큰 스위치로부터의 기생 때문에 작은 효율 폭에서 증가된 지연을 보상하는데 사용되고, 때문에 지연 라인의 선형성을 향상시킨다. 관련된 코딩 테이블이 도8(e)에 도시되었다.

상기 설명된 도메인 내부의 스큐 조절 방법에 대하여 많은 택일적인 실행이 가능하다. 위에서 언급했듯이, 어떤 경우엔, 두개의 지연 라인 대신에 한 개의 지연 라인이 사용될 수 있다. 위상 탐지기는 1997년 11월, IEEE 국제 시험 회의의 회보, pp.445-449에서 파발리, 엠의 논문 “IC 클럭에 대한 시험 계획”에 기재된 것과 같은 다수의 알려진 방법으로 실행될 수 있고 상기 논문 전체는 본원에 참고자료로 포함된다. 더욱이, 공개된 방법은 다수의 클럭 도메인을 포함하는 경우에 적용되는 다양한 방법으로 확장될 수 있다. 하나의 가능한 방법은 모든 다른 도메인이 조절되는 것과 관련하여 클럭 도메인 중 하나를 기준 도메인으로 표시하는 것이다. 도메인은 한번씩 조절된다. 각각의 도메인과 기준 사이에 스큐가 특정 범위 내에 있을 때, 어떤 두 도메인 사이에 스큐는 대강 같은 범위에 있을 것이다.

상기 설명된 스큐 처리 기술의 어떤 하나 이상은 작동 동안 전하로부터 일어나는 지연 조절 시나리오를 포함하는 상황에 유용할 수 있다. 예를 들어, 공진 및 비공진 도메인 양자를 포함하는 구조는 전압 공급 변화(즉, 전압 스케일링) 때문에 비공진 도메인에서 작동 타이밍 변화를 어드레스하기 위한 지연 조절로부터 이득을 얻을 수 있다. 예를 들어, 비공진 도메인에서 작동 타이밍은 낮은 공급 전압으로 느려지고, 반면에 공진 도메인에서 타이밍은 영향을 받지 않는다. 피드백 또는 외부 제어 신호에 기초한 지연 조절은 다른 도메인 사이에 어떤 발생하는 클럭 스큐를 최소화할 수 있다. 비슷하게, 지연 조절은 주파수 스케일링의 관점에서 유용할 수 있다. 그러한 경우에, 기준 클럭 주파수에서의 변화는 공진 클럭 도메인에서 타이밍에 영향을 미칠 수 있으나, 비공진 도메인에서는 아니다.

위에 설명한 바와 같이, 공개된 구조는 SoC 디자인 방법론 및 현재의 전력 감소 접근과 호환가능하다. 공개된 구조는 모바일 장치, 작은 장치, 그래픽 칩, 또는 배터리를 이용하는 다른 응용품을 포함하여 광범위한 제품에 사용될 수 있다. 그들은 벡터 프로세스 유닛 및 멀티-코어 구조와 같은 병용 제품에서 큰 절약뿐만 아니라 DSP 제품 및 멀티미디어 CPU와 같은 많은 처리량 관점에서도 매우 유리하다.

본 발명은 특정 예와 관련하여 설명되었지만, 이는 설명을 위한 것으로 그 발명에 한정되는 것을 의미하는 것은 아니고, 기술 분야의 당업자는 본 발명의 정신과 범위에서 벗어남이 없이 공개된 실시예에 변형, 추가, 및/또는 삭제가 가능하다.

앞의 설명은 이해의 명확성을 위한 것이며, 본 발명의 범위 내에서의 변형은 기술 분야의 당업자의 입자에서 명백하고 불필요한 제한을 가하는 것으로 이해될 수 없다.

최고 수준 글로벌 클럭 분배 네트워크는 버퍼된 또는 공진의 클럭 도메인의 각각의 루트에 ‘구형’ 기준 클럭을 전송할 수 있다. 차례로, 회로 또는 클럭 도메인은 공통의 기준 주파수에서 서로 동기로 작동하는 이 기준 클럭에 의해 구동된다. 높은 작동 속도 및 에너지 효율이 높은 작동은 공진 클럭 도메인의 각각에 커패시턴스 및 인덕턴스의 할당을 통해 이루어진다. 일부의 경우에, 도메인의 공통의 주파수는 커패시턴스와 인덕턴스에 의해 각각의 공진 도메인에서 만들어진 LC 회로의 고유 공진 주파수로부터 오프셋될 수 있다. 상기 오프셋은 생산 또는 다른 변형으로부터 일어나거나 또는 디자인 선호의 문제를 포함할 수 있다. 어떠한 경우든, 공진 도메인은 불리한 손실 없이 양호도(Q)가 고유 공진 주파수로부터 오프셋을 조절할 수 있도록 구성될 수 있다.

Claims

기준 클럭을 전송하는 분배 네트워크; 및

상기 기준 클럭과 일치하여 동기의 작동을 위해 상기 기준 클럭을 수신하도록 상기 분배 네트워크에 결합된 다수의 회로 도메인을 포함하고,

상기 다수의 회로 도메인의 회로 도메인 각각은:

공진 클럭 신호를 생성하기 위해 상기 기준 클럭에 의해 구동되는 개개의 클럭 발생기;

상기 공진 클럭 신호와 일치하여 작동하기 위해 상기 클럭 발생기에 결합된 개개의 회로; 및

상기 회로의 용량성 부하를 공진시키기 위해 상기 클럭 발생기와 상기 회로에 결합된 개개의 인덕턴스를 포함하고,

상기 회로는 상기 공진 클럭 신호를 위해 용량성 부하를 포함하는 것을 특징으로 하는 디지털 시스템.
제1항에 있어서,

상기 기준 클럭 및 다수의 회로 도메인의 공진 클럭 신호 각각은 공통의 주파수를 갖는 것을 특징으로 하는 디지털 시스템.
제2항에 있어서,

회로 도메인 각각은 상기 공통의 주파수가 상기 다수의 회로 도메인의 회로 도메인 각각의 인덕턴스 및 용량성 부하로부터 결정되는 고유 공진 주파수로부터 오프셋 되도록 구성된 것을 특징으로 하는 디지털 시스템.
제1항에 있어서,

상기 각각의 회로 도메인의 개개의 회로는 다수의 플립플롭을 포함하는 것을 특징으로 하는 디지털 시스템.
제4항에 있어서,

상기 다수의 플립플롭의 플립플롭 각각은 상기 공진 클럭 신호가 상기 플립플롭의 커패시턴스를 구동하는 동안 상기 플립플롭을 개별적으로 디스에이블하게 하기 위해 게이팅 신호에 응답하도록 구성된 스위치를 포함하는 것을 특징으로 하는 디지털 시스템.
제4항에 있어서,

상기 다수의 회로 도메인의 각각의 회로 도메인의 개개의 회로는 상기 다수의 플립플롭에 상기 공진 클럭을 분배하는 버퍼-프리 그리드를 부가로 포함하는 것을 특징으로 하는 디지털 시스템.
제6항에 있어서,

상기 버퍼-프리 그리드는 대칭 패턴으로 배열된 다수의 그리드 라인을 포함하는 것을 특징으로 하는 디지털 시스템.
제6항에 있어서,

상기 다수의 회로 도메인 중 두 개의 버퍼-프리 그리드는 상기 개개의 공진 클럭 신호에서 스큐를 최소화하도록 함께 연결된 것을 특징으로 하는 디지털 시스템.
제1항에 있어서,

상기 기준 클럭을 수신하기 위해 상기 분배 네트워크에 결합된 도메인을 부가로 포함하고, 상기 도메인은 비공진 클럭 신호에 의해 구동되도록 구성된 것을 특징으로 하는 디지털 시스템.
제1항에 있어서,

상기 다수의 회로 도메인의 회로 도메인 각각의 클럭 발생기는 상기 공진 클럭 신호가 유지되는지 아닌지를 제어하기 위해 게이팅 신호에 응답하는 제어 로직을 포함하는 것을 특징으로 하는 디지털 시스템.
제10항에 있어서,

회로 도메인 각각의 클럭 발생기는 상기 회로 도메인 모두에 걸쳐 개개의 회로를 디스에이블하게 하도록 제어 신호를 발생시키기 위해 상기 게이팅 신호에 응답하는 추가적인 제어 신호를 부가로 포함하는 것을 특징으로 하는 디지털 시스템.
제11항에 있어서,

상기 클럭 발생기는 상기 회로 도메인의 개개의 회로가 더 이상 디스에이블하게 되지 않은 것을 표시하는 추가적인 제어 로직을 위한 제어 신호를 발생시키기 위해 기준 클럭에 응답하는 카운터를 부가로 포함하는 것을 특징으로 하는 디지털 시스템.
제1항에 있어서,

다수의 회로 도메인의 적어도 하나는 상기 클럭 발생기에 상기 기준 클럭을 전송하는 경로에 배치된 가변 지연 소자를 포함하는 스큐 처리 회로에 결합되는 것을 특징으로 하는 디지털 시스템.
제13항에 있어서,

상기 스큐 처리 회로는 상기 가변 지연 소자를 제어하는 위상차 신호를 발생시키기 위해 다수의 회로 도메인 한 쌍에 결합된 위상 탐지기를 부가로 포함하는 것을 특징으로 하는 디지털 시스템.
회로 도메인 각각이 용량성 부하를 구비하는 다수의 회로 도메인을 포함하는 디지털 시스템을 제어하는 방법에 있어서,

다수의 회로 도메인의 회로 도메인 각각에 기준 클럭을 분배하는 단계;

다수의 회로 도메인의 회로 도메인 각각에서 상기 기준 클럭으로부터 개개의 공진 클럭 신호를 발생시키는 단계; 및

다수의 회로 도메인의 각각의 회로 도메인 내에서 개개의 인덕턴스를 통해 상기 개개의 공진 클럭 신호로 다수의 회로 도메인의 회로 도메인 각각의 용량성 부하를 구동하는 단계를 포함하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

상기 기준 클럭 및 다수의 회로 도메인의 공진 클럭 신호 각각은 공통의 주파수를 갖는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제16항에 있어서,

회로 도메인 각각은 공통 주파수가 용량성 부하 및 인덕턴스에 의해 결정되는 고유 공진 주파수로부터 오프셋 되도록 구성된 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

선택된 회로 도메인의 클럭 발생기에 제공된 게이팅 신호를 통하여 다수의 회로 도메인 중의 선택된 회로 도메인을 디스에이블하게 하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

공진 클럭 신호가 선택된 장치의 커패시턴스를 구동하게 하는 동안 선택된 장치에 제공된 게이팅 신호를 통하여 다수의 회로 도메인 중의 하나 내에서 선택된 장치를 디스에이블하게 하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

상기 구동하는 단계는 회로 도메인 각각의 버퍼-프리 그리드를 통하여 다수의 회로 도메인의 대응하는 회로 도메인을 걸쳐 개개의 공진 클럭 신호를 분배하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제20항에 있어서,

상기 버퍼-프리 그리드는 대칭 패턴으로 배열된 다수의 그리드 라인을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

상기 기준 클럭을 상기 디지털 시스템의 비공진 도메인에 전달하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제22항에 있어서,

상기 비공진 도메인과 다수의 클럭 도메인 중의 하나 사이에서 클럭 스큐를 처리하도록 상기 기준 클럭을 전송하는 경로에 배치된 지연 소자를 조절하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제15항에 있어서,

다수의 클럭 도메인의 한 쌍의 공진 도메인 사이에서 클럭 스큐를 처리하도록 상기 기준 클럭을 전송하는 경로에 배치된 지연 소자를 조절하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
기준 클럭을 전송하는 분배 네트워크; 및

상기 기준 클럭과 일치하여 동기의 작동을 위해 상기 기준 클럭을 수신하도록 상기 분배 네트워크에 결합된 회로 도메인을 포함하고,

상기 회로 도메인은:

공진 클럭 신호를 생성하기 위해 상기 기준 클럭에 의해 구동되는 클럭 발생기;

제어 신호를 수신하는 입력 포트; 및

상기 제어 신호에 기초하여 회로 도메인 내에서 상기 공진 클럭 신호의 응용을 중단하기 위해 상기 입력 포트에 결합된 게이트를 포함하는 것을 특징으로 하는 디지털 시스템.
제25항에 있어서,

상기 회로 도메인은 상기 기준 클럭에 일치하게 동기의 동작을 위해 상기 기준 클럭을 수신하도록 상기 분배 네트워크에 결합된 다수의 회로 도메인 중의 하나이고,

상기 다수의 회로 도메인의 회로 도메인 각각은:

대응하는 공진 클럭 신호를 발생시키기 위하여 상기 기준 클럭에 의해 구동되는 개개의 신호 발생기;

대응하는 제어 신호를 수신하기 위한 개개의 입력 포트; 및

상기 대응하는 제어 신호에 기초하여 상기 회로 도메인 내에서 상기 대응하는 공진 클럭 신호의 응용을 중단하기 위해 상기 개개의 입력 포트에 결합된 개개의 게이트를 포함하는 것을 특징으로 하는 디지털 시스템.
제25항에 있어서,

상기 게이트는 상기 공진 클럭 신호의 발생을 중단하기 위해 상기 기준 클럭의 전파를 방해하도록 상기 분배 네트워크를 상기 클럭 발생기에 결합시키는 것을 특징으로 하는 디지털 시스템.
제25항에 있어서,

상기 게이트는 상기 공진 클런 신호에 의해 구동되도록 구성된 상기 개개의 회로 도메인 내에서 모든 장치를 디스에이블하게 하도록 상기 제어 신호에 기초하여 게이팅 신호를 생산하는 것을 특징으로 하는 디지털 시스템.
제25항에 있어서,

상기 회로 도메인은 상기 클럭 발생기가 상기 공진 클럭 신호의 발생을 일으키기 위해 상기 제어 신호에 의해 지휘될 때 상기 대응하는 공진 클럭 신호를 상기 회로 도메인에의 적용을 지연시키기 위해 상기 입력 포트에 결합된 지연 회로를 부가로 포함하는 것을 특징으로 하는 디지털 시스템.
제29항에 있어서,

상기 지연 회로는 상기 회로 도메인 내에서 상기 공진 클럭 신호의 응용을 허용하기 전에 상기 공진 클럭 신호가 목표 진폭에 도착하도록 구성된 것을 특징으로 하는 디지털 시스템.
제29항에 있어서,

상기 지연 회로는 상기 기준 클럭의 펄스를 카운트하기 위해 상기 분배 네트워크에 결합된 카운터를 포함하는 것을 특징으로 하는 디지털 시스템.
제31항에 있어서,

상기 카운터는 상기 기준 클럭의 펄스를 카운트를 시작하기 위해 트리거로서 상기 제어 신호를 수신하는 입력 포트에 부가로 결합된 것을 특징으로 하는 디지털 시스템.
제31항에 있어서,

상기 게이트는 회로 도메인을 위한 게이팅 신호를 발생시키기 위하여 상기 카운터의 출력에 응답하는 것을 특징으로 하는 디지털 시스템.
제29항에 있어서,

각각의 회로 도메인은 상기 기준 클럭의 상기 클럭 발생기로의 전달을 차단하기 위해 부가적인 개개의 게이트를 부가적으로 포함하는 것을 특징으로 하는 디지털 시스템.
제25항에 있어서,

상기 회로 도메인은 다수의 플립플롭을 포함하고, 각각의 플립플롭은 상기 공진 클럭 신호가 상기 플립플롭의 커패시턴스를 구동하도록 하는 동안 상기 플립플롭을 개별적으로 디스에이블하게 하기 위하여 게이팅 신호에 응답하도록 구성된 개개의 스위치를 포함하는 것을 특징으로 하는 디지털 시스템.
회로 도메인을 구비한 디지털 시스템을 제어하는 방법에 있어서,

기준 클럭을 상기 회로 도메인에 분배하는 단계;

상기 회로 도메인에서 상기 기준 클럭으로부터 공진 클럭 신호를 발생시키는 단계; 및

제어 신호에 기초하여 상기 회로 도메인에 걸쳐 상기 공진 클럭 신호의 응용을 중단하는 단계를 포함하는 디지털 시스템을 제어하는 방법.
제36항에 있어서,

상기 회로 도메인은 상기 디지털 시스템의 다수의 회로 도메인 중의 하나이고;

상기 분배하는 단계는 다수의 회로 도메인의 회로 도메인 각각에 상기 기준 클럭을 분배하는 것을 포함하고;

상기 발생시키는 단계는 다수의 회로 도메인의 회로 도메인 각각에서 상기 기준 클럭으로부터 개개의 공진 클럭 신호를 발생시키는 것을 포함하고; 및

상기 중단하는 단계는 개개의 제어 신호에 기초하여 다수의 회로 도메인의 대응하는 회로 도메인에 걸쳐 개개의 공진 클럭 신호의 개개의 응용을 중단하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제36항에 있어서,

상기 중단하는 단계는 상기 공진 클럭 신호의 발생을 중단시키기 위해 상기 기준 클럭의 전파를 방해하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제36항에 있어서,

상기 중단하는 단계는 상기 공진 클럭 신호에 의해 구동되도록 구성된 회로 도메인 내에서 모든 장치를 디스에이블하게 하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제39항에 있어서,

상기 중단하는 단계는 상기 공진 클럭 신호의 발생을 중단하기 위해 상기 기준 클럭의 전파를 방해하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제36항에 있어서,

상기 제어 신호에 응답하여 상기 발생시키는 단계의 실행을 시작하는데 상기 공진 클럭 신호의 응용을 지연시키는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제41항에 있어서,

상기 지연시키는 단계는 상기 회로 도메인 내에서 상기 공진 클럭 신호의 응용 전에 상기 공진 클럭 신호가 목표 진폭에 도달하도록 하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제41항에 있어서,

상기 지연시키는 단계는 상기 기준 클럭의 소정의 펄스 수를 카운트하는 단계를 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제43항에 있어서,

상기 카운트하는 단계의 실행은 상기 제어 신호에 의해 유발되는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제36항에 있어서,

상기 공진 클럭 신호가 플립플롭의 커패시턴스를 구동하게 하는 동안 게이팅 신호를 통하여 플립플롭을 디스에이블하게 하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
기준 클럭을 전송할 경로와 상기 경로를 따라 배치된 가변 지연 소자를 포함하는 분배 네트워크;

상기 기준 클럭과 공통의 주파수를 갖는 개개의 클럭 파형에 의해 구동되도록 구성되고 상기 기준 클럭을 수신하도록 상기 분배 네트워크에 결합된 제1 및 제2클럭 도메인;

상기 클럭 파형에 기초하여 위상차 신호를 생성하기 위해 제1 및 제2클럭 도메인에 결합된 위상 탐지기; 및

상기 위상차 신호에 기초하여 가변 지연 소자를 조절하도록 구성되고 상기 위상 탐지기에 결합된 제어 회로를 포함하는 디지털 시스템.
제46항에 있어서,

제1 및 제2클럭 도메인의 적어도 하나는 상기 개개의 클럭 파형으로 공진 클럭을 발생시키도록 상기 기준 클럭에 의해 구동되는 클럭 발생기를 포함하는 것을 특징으로 하는 디지털 시스템.
제47항에 있어서,

상기 공진 클럭을 구형파로 변환하도록 상기 위상 탐지기에 결합된 정류기를 추가로 포함하는 것을 특징으로 하는 디지털 시스템.
제48항에 있어서,

상기 정류기는 클럭 입력으로서 상기 공진 클럭을 수신하도록 구성된 플립플롭을 포함하는 것을 특징으로 하는 디지털 시스템.
제47항에 있어서,

상기 제어 신호는 시간의 경과에 따라 상기 위상차 신호를 추적하도록 적분기를 포함하는 것을 특징으로 하는 디지털 시스템.
제50항에 있어서,

상기 제어 회로는 증가/감소 신호를 발생시키기 위해 상기 위상차 신호에 응답하는 제어 로직을 부가로 포함하고; 그리고

상기 적분기는 상기 제어 로직으로부터 상기 증가/감소 신호를 수신하도록 구성된 카운터를 포함하는 것을 특징으로 하는 디지털 시스템.
제47항에 있어서,

상기 가변 지연 소자는 디지털로 제어되는 지연 라인을 포함하는 것을 특징으로 하는 디지털 시스템.
제47항에 있어서,

상기 가변 지연 소자는 상기 기준 클럭이 상기 제1클럭 도메인에 도달하기 위해 통과하는 제1디지털로 제어되는 지연 라인을 포함하고;

상기 분배 네트워크는 상기 기준 클럭이 상기 제2클럭 도메인에 도달하기 위해 통과하는 제2디지털로 제어되는 지연 라인을 부가로 포함하고; 그리고

상기 제어 회로는 상기 제1 및 제2디지털로 제어되는 지연 라인 각각을 조절하도록 구성된 것을 특징으로 하는 디지털 시스템.
제1 및 제2클럭 도메인을 구비한 디지털 시스템을 제어하는 방법에 있어서,

상기 제1 및 제2클럭 도메인 각각에 기준 클럭을 분배하는 단계;

상기 기준 클럭에 기초하여 제1 및 제2 클럭 도메인에서 개개의 클럭 파형 사이에 위상차를 표시하는 신호를 발생시키는 단계; 및

상기 기준 클럭을 전송하는 경로에 배치된 지연 소자를 상기 위상차 신호에 일치하게 조절하는 단계를 포함하는 디지털 시스템을 제어하는 방법.
제54항에 있어서,

제1 및 제2클럭 도메인의 적어도 하나에서 개개의 클럭 파형으로서 상기 기준 클럭으로부터 공진 클럭을 발생시키는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제55항에 있어서,

상기 발생시키는 단계를 실시하기 위해 상기 공진 클럭 신호를 구형파로 변환하는 단계를 부가로 포함하는 디지털 시스템을 제어하는 방법.
제55항에 있어서,

상기 조절하는 단계는 시간의 경과에 따라 위상차를 추적하는 단계를 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제57항에 있어서,

상기 추적하는 단계는 상기 위상차 신호와 일치하게 카운터를 증가/감소 신호로 구동하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제55항에 있어서,

상기 가변 지연 소자는 디지털로 제어되는 지연 라인을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
기준 클럭을 전송하는 경로 및 상기 경로를 따라 배치된 가변 지연 소자를 포함하는 분배 네트워크;

상기 기준 클럭으로부터 공진 클럭 파형을 발생시키기 위해 클럭 발생기를 포함하고 상기 기준 클럭을 수신하기 위해 상기 분배 네트워크에 결합된 공진 클럭 도메인;

상기 기준 클럭에 일치하여 비공진 클럭 파형에 의해 구동되도록 구성되고 상기 기준 클럭을 수신하기 위해 상기 분배 네트워크에 결합된 비공진 클럭 도메인;

상기 공진 클럭 및 비공진 파형에 기초하여 위상차 신호를 발생시키기 위해 상기 공진 및 비공진 클럭 도메인에 결합된 위상 탐지기; 및

상기 위상차 신호에 기초하여 상기 가변 지연 소자를 조절하도록 구성되고 상기 위상 탐지기에 결합된 제어 회로를 포함하는 디지털 시스템.
제60항에 있어서,

상기 공진 클럭 신호를 구형파로 변환하기 위해 상기 위상 탐지기에 결합된 정류기를 부가로 포함하는 디지털 시스템.
제61항에 있어서,

상기 정류기는 클럭 입력으로서 상기 공진 클럭 신호를 수신하도록 구성된 플립플롭을 포함하는 것을 특징으로 하는 디지털 시스템.
다수의 클럭 도메인을 구비한 디지털 시스템을 제어하는 방법에 있어서,

상기 다수의 클럭 도메인 각각에 결합된 클럭 분배 네트워크를 통하여 기준 클럭을 분배하는 단계; 및

상기 다수의 클럭 도메인 중의 선택된 클럭 도메인에 상기 기준 클럭을 전송하는 경로에 배치된 프로그램가능한 지연 소자를 조절하는 단계를 포함하고,

상기 조절하는 단계는 상기 프로그램가능한 지연 소자를 제어하도록 보내진 제어 신호에 응답하는 것을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제63항에 있어서,

상기 다수의 클럭 도메인 중의 공진 클럭 도메인에서 클럭 파형으로서 상기 기준 클럭으로부터 공진 클런 신호를 발생시키는 단계를 포함하는 디지털 시스템을 제어하는 방법.
제63항에 있어서,

상기 다수의 클럭 도메인은 공진 클럭 도메인 및 비공진 클럭 도메인을 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.
제63항에 있어서,

상기 조절하는 단계는 상기 다수의 클럭 도메인 중의 한 쌍에서 개개의 클럭 파형 사이의 위상차에 기초하여 피드백으로부터 발생된 지연 조절 제어 신호를 오버라이드하는 것을 부가로 포함하는 것을 특징으로 하는 디지털 시스템을 제어하는 방법.