KR20090083870A - 자기 저항 효과 소자 및 그 제조 방법 - Google Patents

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히로미 유아사
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Abstract

보다 큰 MR 변화율을 실현할 수 있는 자기 저항 효과 소자를 제공한다. 자화 방향이 실질적으로 한 방향으로 고착된 자화 고착층과, 자화 방향이 외부 자계에 대응하여 변화하는 자화 자유층과, 상기 자화 고착층과 상기 자화 자유층 사이에 형성된 중간층과, 상기 자화 고착층 또는 자화 자유층 위에 형성된 캡층과, 상기 자화 고착층 내, 상기 자화 자유층 내, 상기 자화 고착층과 상기 중간층과의 계면, 상기 중간층과 상기 자화 자유층과의 계면 및 상기 자화 고착층 또는 자화 자유층과 상기 캡층과의 계면 중 어느 하나에 형성된 기능층을 포함하는 자기 저항 효과막과, 상기 자기 저항 효과막의 막면에 수직으로 전류를 흘리기 위한 한 쌍의 전극을 갖고，상기 기능층은, Fe 함유량이 5원자％ 이상인 금속 재료와 질소를 함유하는 층으로 이루어지는 것을 특징으로 하는 자기 저항 효과 소자.
자기 저항 효과 소자, 자화 고착층, 자기 기록 장치, 센스 전류

Description

자기 저항 효과 소자 및 그 제조 방법{MAGNETO-RESISTIVE EFFECT DEVICE AND MANUFACTURING METHOD THEREOF}
본 발명은, 자기 저항 효과막의 막면의 수직 방향으로 센스 전류를 흘려서 자기를 검지하는 자기 저항 효과 소자 및 그 제조 방법에 관한 것이다.
현재, HDD(Hard Disk Drive) 등의 자기 기록 장치가, 퍼스널 컴퓨터, 휴대형 음악·비디오 플레이어, 비디오 무비, 카 내비게이션 등의 용도에 이용되고 있다. HDD는, 용도의 확대에 수반하여，점점 기록 용량의 증대가 요구되고 있다. HDD의 용적을 높이지 않고 기록 용량을 높이기 위해서, 단위 면적당 기록 밀도의 한층 더한 향상이 필요하게 되었다.
기록 밀도의 향상에 수반하여，자기 기록 매체에 기록된 1비트의 면적은 작아진다. 그 결과, 기록 매체로부터 나오는 자계 신호는 극히 미약하게 되어, 종래의 재생 헤드에서는 "0"인지 "1"인지를 식별하는 것이 곤란하게 된다. 따라서，기록 밀도의 향상에 수반하여 자계 감도가 높은 재생 헤드가 필요하게 된다.
자기 디바이스, 특히 자기 헤드의 성능은, 거대 자기 저항 효과(Giant Magneto-Resistive Effect: GMR)나 터널링 MR 효과(Tunneling Magnetoresistive Effect: TMR)를 이용함으로써 비약적으로 향상되어 있다. 특히, 스핀 밸브막(Spin-Valve: SV막)의 자기 헤드나 MRAM(Magnetic Random Access Memory) 등에의 적용은, 자기 디바이스 분야에 큰 기술적 진보를 가져왔다.
「스핀 밸브막」은, 2개의 강자성층 사이에 비자성의 스페이서층을 끼운 구조를 갖는 적층막이며, 스핀 의존 산란 유닛이라고도 불린다. 이 2개의 강자성층의 한쪽(「핀층」이나「자화 고착층」등이라고 불림)의 자화는 반강자성층 등에서 고착되고, 다른 쪽(「프리층」이나「자화 자유층」등이라고 불림)의 자화는 외부 자계에 따라서 회전 가능하다. 스핀 밸브막에서는, 핀층과 프리층의 자화 방향의 상대 각도가 변화함으로써, 거대한 자기 저항 변화가 얻어진다.
스핀 밸브막을 이용한 자기 저항 효과 소자에는, CIP(Current In Plane)-GMR 소자, CPP(Current Perpendicular to Plane)-GMR 소자 및 TMR(Tunneling Magneto Resistance) 소자가 있다. CIP-GMR 소자에서는 스핀 밸브막의 막면에 평행하게 센스 전류를 통전하고, CPP-GMR 소자 및 TMR 소자에서는 스핀 밸브막의 막면에는 수직 방향으로 센스 전류를 통전한다. 고기록 밀도의 헤드는, 센스 전류를 막면에 대하여 수직으로 통전하는 방식으로 이행하고 있다.
종래, 핀층과, 프리층과, 스페이서층과, 상기 핀층, 상기 프리층 내, 상기 핀층과 상기 스페이서층과의 계면, 또는 상기 프리층과 상기 스페이서층과의 계면에 형성된, 산화물, 질화물 또는 산질화물을 갖는 박막층을 구비하는 자기 저항 효과막과, 상기 자기 저항 효과막의 막면에 대략 수직 방향의 센스 전류를 통전하는 한 쌍의 전극을 구비한 자기 저항 효과 소자가 알려져 있다(특허 문헌 1). 상기한 박막층은 업 스핀 전자 또는 다운 스핀 전자 중 어느 한쪽을 우선적으로 투과시키므로, 보다 큰 자기 저항 변화율(MR 변화율: magnetoresistive ratio)을 만들어내는 것에 기여한다. 이와 같은 박막층은 스핀 필터층(SF층)이라고 불린다. SF층은 막 두께가 얇아도, 업 스핀 전자와 다운 스핀 전자의 투과에 차를 발생시킬 수 있으므로, 헤드의 협갭화에도 유리하다.
[특허 문헌 1] 일본 특허 공개 제2004-6589호 공보
그러나，종래의 스핀 필터층에서는 업 스핀 전자와 다운 스핀 전자의 투과의 차가 불충분하여, 보다 큰 MR 변화율을 실현할 수 있는 여지가 있다는 것을 알게 되었다.
본 발명의 목적은, 보다 큰 MR 변화율을 실현할 수 있는 자기 저항 효과 소자를 제공하는 것에 있다.
본 발명의 일 양태에 따른 자기 저항 효과 소자는, 자화 방향이 실질적으로 한 방향으로 고착된 자화 고착층과, 자화 방향이 외부 자계에 대응하여 변화하는 자화 자유층과, 상기 자화 고착층과 상기 자화 자유층 사이에 형성된 중간층과, 상기 자화 고착층 또는 자화 자유층 위에 형성된 캡층과, 상기 자화 고착층 내, 상기 자화 자유층 내, 상기 자화 고착층과 상기 중간층과의 계면, 상기 중간층과 상기 자화 자유층과의 계면 및 상기 자화 고착층 또는 자화 자유층과 상기 캡층과의 계 면 중 어느 한쪽에 형성된 기능층을 포함하는 자기 저항 효과막과, 상기 자기 저항 효과막의 막면에 수직으로 전류를 흐르게 하기 위한 한 쌍의 전극을 갖고，상기 기능층은, Fe 함유량이 5원자％ 이상인 금속 재료와 질소를 함유하는 층으로 이루어지는 것을 특징으로 한다.
본 발명의 다른 양태에 따른 자기 저항 효과 소자의 제조 방법은, 자화 방향이 실질적으로 한 방향으로 고착된 자화 고착층과, 자화 방향이 외부 자계에 대응하여 변화하는 자화 자유층과, 상기 자화 고착층과 상기 자화 자유층 사이에 형성된 중간층과, 상기 자화 고착층 또는 자화 자유층 위에 형성된 캡층과, 상기 자화 고착층 내, 상기 자화 자유층 내, 상기 자화 고착층과 상기 중간층과의 계면, 상기 중간층과 상기 자화 자유층과의 계면 및 상기 자화 고착층 또는 자화 자유층과 상기 캡층과의 계면 중 어느 한쪽에 형성된 기능층을 포함하는 자기 저항 효과막과, 상기 자기 저항 효과막의 막면에 수직으로 전류를 흐르게 하기 위한 한쌍의 전극을 갖는 자기 저항 효과 소자의 제조 방법으로서, 상기 기능층을 형성하는데 있어서, Fe 함유량이 5원자％ 이상인 금속층을 성막하는 공정과, 상기 금속층을 질소 분위기 속에 폭로하는 공정을 1 모듈로 하고, 이 모듈을 2회 이상 반복하는 것을 특징으로 한다.
본 발명에 의하면, 보다 큰 MR 변화율을 실현할 수 있는 자기 저항 효과 소자를 제공할 수 있다.
본 발명자들은, 센스 전류를 막면에 대하여 수직으로 통전하는 방식의 자기 저항 효과 소자에서, 자화 고착층 내, 자화 자유층 내, 자화 고착층과 중간층과의 계면, 중간층과 자화 자유층과의 계면 및 자화 고착층 또는 자화 자유층과 캡층과의 계면 중 어느 한쪽에, Fe을 5％ 이상 함유하는 금속 재료와 질소를 함유하는 기능층(스핀 필터층, SF층)을 형성한 경우에 큰 MR 변화율을 실현할 수 있는 것을 발견하였다.
또한，본 발명자들은, 기능층(SF층)의 형성 방법을 개량함으로써, 상기한 바와 같이 큰 MR 변화율을 실현하는 자기 저항 효과 소자를 제조할 수 있는 것을 발견하였다.
종래의 방법에서는, 기초층 위에 금속층을 성막한 후, 질화 처리를 실시하여 금속층을 질화물 또는 산질화물로 변환함으로써 SF층을 형성하고 있다. 이 방법에서는, 금속층의 구성 원자에 큰 변환 에너지가 가해지는 것은 없기 때문에, 금속층이 전체 막 두께에 걸쳐 질화물 또는 산질화물로 변환되지 않는다고 생각된다.
실시 형태에 따른 자기 저항 효과 소자의 제조 방법에서는, 기능층(SF층)을 형성하는데 있어서, Fe 함유량이 5원자％ 이상인 금속층을 성막하는 공정과, 상기 금속층을 질소 분위기에 폭로하는 공정을 1 모듈로 하고, 이 모듈을 2회 이상 반복한다. 이 경우, 얇은 금속층에 질화 처리를 실시하게 되어, 금속층의 1원자당 보다 큰 변환 에너지를 가할 수 있으므로, 금속층을 전체 막 두께에 걸쳐 질화물로 변환할 수가 있어，SF층으로서의 기능을 향상할 수 있다. 자기 저항 효과 소자의 제조 방법에 대해서는, 후에 도 4를 참조하여 보다 상세히 설명한다.
이하, 도면을 참조하면서, 실시 형태에 따른 자기 저항 효과 소자를 설명한다. 또한，본 명세서에서, 모든 도면은 모식적으로 그려져 있으며, 각 구성 요소의 크기(막 두께 등) 및 구성 요소끼리의 비율 등은 실제의 것과 다르다.
도 1의 (a) 및 (b), 도 2의 (a) 및 (b), 도 3의 (a) 및 (b)에 도시한 자기 저항 효과 소자는 모두, 도시하지 않은 기판 위에, 하부 전극(l1), 자기 저항 효과막 SV 및 상부 전극(20)을 적층한 구조를 갖는다.
도 1의 (a) 및 (b)는, 프리층 내에 SF층(21)을 형성한 자기 저항 효과 소자의 일례를 나타내는 사시도이다.
도 1의 (a)의 자기 저항 효과막 SV는, 기초층(12), 피닝층(13), 핀층(14), 하부 금속층(15), 스페이서층(16), 상부 금속층(17), 프리층(18), 캡층(19)을 적층한 구조를 갖는다. 핀층(14)은 하부 핀층(141), 자기 결합층(142) 및 상부 핀층(143)을 적층한 구조를 갖는다. 스페이서층(16)은 절연층(161) 및 절연층(161)을 관통하는 전류 패스(162)를 포함하는，소위 전류 협착(CCP: Current-Confined Path) 구조를 갖는다. 또한，CCP 구조의 경우, 하부 금속층(15), 스페이서층(16) 및 상부 금속층(17)을 포함하여 광의의 스페이서층으로서 취급하는 경우가 있다. 프리층(18)은 하부 프리층(181), SF층(21) 및 상부 프리층(182)을 적층한 구조를 갖는다.
도 1의 (b)의 자기 저항 효과막 SV는, 스페이서층(16)이 금속층으로 이루어지며, 하부 금속층(15) 및 상부 금속층(17)이 생략되어 있는 이외에는 도 1의 (a)와 마찬가지의 구조를 갖는다.
도 2의 (a) 및 (b)는, 상부 핀층 내에 SF층(22)을 형성한 자기 저항 효과 소자의 일례를 나타내는 사시도이다. 도 2의 (a)는 스페이서층(16)이 CCP 구조를 갖는다. 도 2의 (b)는 스페이서층(16)이 금속층으로 이루어진다.
도 3의 (a)의 자기 저항 효과막 SV는, 상부 핀층이 제1 상부 핀층(144), SF층(22) 및 제2 상부 핀층(145)을 적층한 구조를 갖고，프리층(18)이 1층의 자성층으로 이루어지는 이외에는 도 2의 (a)와 마찬가지의 구조를 갖는다.
도 3의 (b)의 자기 저항 효과막 SV는, 스페이서층(16)이 금속층으로 이루어지며, 하부 금속층(15) 및 상부 금속층(17)이 생략되어 있는 이외에는 도 3의 (a)와 마찬가지의 구조를 갖는다.
도 3의 (a) 및 (b)는, 상부 핀층 내에 SF층(22)을 형성하고, 또한 프리층(18) 내에 SF층(21)을 형성한 자기 저항 효과 소자의 일례를 나타내는 사시도이다. 도 3의 (a)는 스페이서층(16)이 CCP 구조를 갖는다. 도 3의 (b)는 스페이서층(16)이 금속층으로 이루어진다. 그 밖의 구조는, 도 1의 (a) 및 (b), 도 2의 (a) 및 (b)를 참조하여 설명한 바와 같다.
이하, 자기 저항 효과 소자의 구성 요소를 설명한다
하부 전극(11) 및 상부 전극(20)은, 스핀 밸브막 SV의 수직 방향으로 통전하기 위한 한 쌍의 전극이다. 하부 전극(11)과 상부 전극(20) 사이에 전압을 인가함으로써, 스핀 밸브막의 막면 수직 방향에 센스 전류가 흐른다. 센스 전류를 통전하여 자기 저항 효과에 기인하는 저항의 변화를 검출함으로써, 자기의 검지가 가능하게 된다. 하부 전극(11)에는, 전류를 자기 저항 효과 소자에 통전하기 위해서, 전기 저항이 비교적 작은 금속, 예를 들면 NiFe, Cu 등이 이용된다.
기초층(12)은, 버퍼층 및 시드층 등으로서의 기능을 갖는다. 버퍼층은 하부 전극(11) 표면의 거칠기를 완화하기 위한 층이다. 시드층은, 그 위에 성막되는 스핀 밸브막의 결정 배향 및 결정 입경을 제어하기 위한 층이다.
버퍼층으로서는, Ta, Ti, W, Zr, Hf, Cr 또는 이들의 합금을 이용할 수 있다. 버퍼층의 막 두께는 2㎚∼10㎚ 정도가 바람직하고, 3㎚∼5㎚ 정도가 보다 바람직하다. 버퍼층의 두께가 지나치게 얇으면 버퍼 효과가 상실된다. 한편，버퍼층의 두께가 지나치게 두꺼우면 MR 변화율에 기여하지 않는 직렬 저항을 증대시킨다. 또한，버퍼층 위에 성막되는 시드층이 버퍼 효과를 갖는 경우에는, 버퍼층을 반드시 형성할 필요는 없다. 바람직한 예로서, 막 두께 약 3㎚의 Ta을 들 수 있다.
시드층에는, 그 위에 성막되는 층의 결정 배향을 제어할 수 있는 재료가 이용된다. 시드층으로서는, fcc 구조(face-centered cubic structure: 면심 입방 구조), hcp 구조(hexagonal close-packed structure: 육방 최밀 구조), 또는 bcc 구조(body-centered cubic structure: 체심 입방 구조)를 갖는 금속층 등이 바람직하다. 예를 들면, 시드층으로서, hcp 구조를 갖는 Ru 또는 fcc 구조를 갖는 NiFm을 이용함으로써, 그 위의 스핀 밸브막의 결정 배향을 fcc(111) 배향으로 할 수 있다. 또한，피닝층(13)(예를 들면 IrMn)의 결정 배향을 양호하게 할 수 있다. 상기한 재료 이외에도, Cr, Zr, Ti, Mo, Nb, W 또는 이들의 합금을 이용할 수도 있다. 결정 배향을 향상시키는 기능을 충분히 발휘하기 위해서, 시드층의 막 두께는 1㎚∼5 ㎚가 바람직하고, 1.5㎚∼3㎚가 보다 바람직하다. 시드층의 두께가 지나치게 얇으면 결정 배향 제어 등의 효과가 상실된다. 한편, 시드층의 두께가 지나치게 두꺼우면, 직렬 저항의 증대를 초래하여, 나아가서는 스핀 밸브막의 계면의 요철이 원인으로 되는 경우가 있다. 바람직한 예로서, 막 두께 약 2㎚의 Ru을 들 수 있다.
스핀 밸브막이나 피닝층(13)의 결정 배향성은, X선 회절에 의해 측정할 수 있다. 스핀 밸브막의 fcc(111) 피크, bcc(110) 피크 또는 피닝층(13)(IrMn)의 fcc(111) 피크에서의 로킹 커브의 반값 폭을 3.5도∼6도로 하여, 양호한 배향성을 얻을 수 있다. 또한，이 배향의 분산각은 단면 TEM을 이용한 회절 스폿으로부터도 판별할 수 있다.
시드층으로서, Ru 대신에, NiFe 베이스의 합금, 예를 들면 NixFe100 -x(x=90％∼50％, 바람직하게는 75％∼85％), 또는 NiFe에 제3 원소 X를 첨가하여 비자성으로 한 (NixFe100 -x)100- yXy(X=Cr, V, Nb, Hf, Zr, Mo)를 이용할 수도 있다. NiFe 베이스의 시드층은, 양호한 결정 배향성을 얻는 것이 비교적 용이하며, 상기와 마찬가지로 측정한 로킹 커브의 반값 폭을 3도∼5도로 할 수 있다.
시드층은 결정 배향을 향상시키는 기능뿐만 아니라, 그 위에 형성되는 층의 결정 입경을 제어하는 기능도 갖는다. 시드층 위에 형성되는 층 내의 결정립의 입경은, 단면 TEM 등에 의해 결정할 수 있다. 핀층(14)이 스페이서층(16)보다도 하층에 위치하는 보텀형 스핀 밸브막의 경우에는, 시드층 위에 형성되는 피닝층(13)(반강자성층)이나 핀층(14)(자화 고착층)의 결정 입경을 결정한다.
고밀도 기록에 대응한 재생 헤드에서는, 소자 사이즈가 예를 들면 100㎚ 이하로 된다. 소자 사이즈에 대하여 결정 입경의 비가 크고, 소자 면적당 결정립의 수가 적어지면, 특성 변동의 원인으로 될 수 있기 때문에, 결정 입경을 크게 하는 것은 그다지 바람직하지 못하다. 특히 전류 패스를 형성하고 있는 CCP-CPP 소자에서는 결정 입경을 크게 하는 것은 그다지 바람직하지 못하다. 한편, 결정 입경이 지나치게 작아져도, 양호한 결정 배향을 유지하는 것이 일반적으로는 곤란하게 된다. 이 때문에, 스핀 밸브막의 결정 입경은 5㎚∼40㎚의 범위가 바람직하고, 5㎚∼20㎚의 범위가 보다 바람직하다. 이와 같은 결정 입경의 범위이면, 자기 저항 효과 소자의 사이즈가 작아져도, 특성 변동을 초래하지 않고 높은 MR 변화율을 실현할 수 있다.
이 범위의 결정 입경을 얻기 위해서도, 시드층으로서 막 두께 약 2㎚의 Ru을 이용하는 것이 바람직하다. 또한，시드층으로서 (NixFe100 -x)100-yXy(X=Cr, V, Nb, Hf, Zr, Mo)를 이용하는 경우에는, 제3 원소 X의 조성 y를 0％∼30％ 정도로 하는 것이 바람직하다(y가 0％인 경우도 포함함).
한편，MRAM 용도 등에서는 소자 사이즈가 100㎚ 이상인 경우가 있으며, 결정 입경이 40㎚ 정도로 크더라도 그다지 문제로 되지 않는 경우도 있다. 즉, 시드층을 이용함으로써, 결정 입경이 조대화하여도 지장이 없는 경우도 있다. 결정 입경을 40㎚보다도 조대화시키기 위해서는, 시드층의 재료로서, 예를 들면 NiFeCr 베이스에서 Cr량을 35∼45％ 정도로 다량으로 함유하고 fcc와 bcc의 경계상을 나타내는 합금이나, bcc 구조를 갖는 합금을 이용하는 것이 바람직하다.
피닝층(13)은, 그 위에 성막되는 핀층(14)으로 되는 강자성층에 일방향 이방성(unidirectional anisotropy)을 부여하여 자화를 고착하는 기능을 갖는다. 피닝층(13)의 재료로서는, lrMn, PtMn, PdPtMn, RuRhMn 등의 반강자성 재료를 이용할 수 있다. 이 중, 고기록 밀도 대응의 헤드 용도에서는, IrMn이 유리하다. IrMn은, PtMn보다도 얇은 막 두께로 일방향 이방성을 인가할 수 있어，고밀도 기록을 위해서 필요한 협갭화에 적합하다.
충분한 강도의 일방향 이방성을 부여하기 위해서는, 피닝층(13)의 막 두께를 적절히 설정한다. 피닝층(13)의 재료가 PtMn이나 PdPtMn의 경우에는, 막 두께는 8㎚∼20㎚ 정도가 바람직하고, 10㎚∼15㎚가 보다 바람직하다. 피닝층(13)의 재료가 IIMn인 경우에는, PtMn 등보다 얇은 막 두께에서도 일방향 이방성을 부여 가능하며, 3㎚∼12㎚가 바람직하고, 4㎚∼10㎚가 보다 바람직하다. 바람직한 일례로서, 막 두께 약 7㎚의 IrMn을 들 수 있다.
피닝층(13)으로서, 반강자성층 대신에 하드 자성층을 이용하여도 된다. 하드 자성층으로서는, 예를 들면 CoPt(Co=50％∼85％), (CoxPT100 -x)100- yCry(X=50％∼85％, y=0％∼40％), FePt(Pt=40％∼60％)을 들 수 있다. 하드 자성층(특히, CoPt)은 비저항이 비교적 작기 때문에, 직렬 저항 및 면적 저항 RA의 증대를 억제할 수 있다.
핀층(14)의 바람직한 예로서, 하부 핀층(141)(예를 들면, Co90Fe10[3.5㎚]), 자기 결합층(142)(예를 들면, Ru) 및 상부 핀층(143)(예를 들면, Fe50Co50[1㎚]/Cu[0.25㎚])×2/Fe50Co50[1㎚])로 이루어지는 신세틱 핀층을 들 수 있다. 피닝층(13)(예를 들면, IrMn)과 그 바로 위쪽의 하부 핀층(141)은 일방향 이방성(unidirectional anisotropy)을 갖도록 교환 자기 결합하고 있다. 자기 결합층(142)의 상하의 하부 핀층(141) 및 상부 핀층(143)은, 자화의 방향이 서로 반 평행하게 되도록 강하게 자기 결합하고 있다.
하부 핀층(141)의 재료로서, 예를 들면 CoxFe100 -x 합금(x=0％∼100％), NixFe100-x 합금(x=0％∼100％), 또는 이들에 비자성 원소를 첨가한 것을 이용할 수 있다. 하부 핀층(141)의 재료로서, Co, Fe, Ni의 단원소나 이들의 합금을 이용하여도 된다.
하부 핀층(141)의 자기막 두께(포화 자화 Bs×막 두께 t, Bs·t곱)는, 상부 핀층(143)의 자기막 두께와 거의 동일한 것이 바람직하다. 즉, 상부 핀층(143)의 자기막 두께와 하부 핀층(141)의 자기막 두께가 대응하는 것이 바람직하다. 일례로서, 상부 핀층(143)이 (Fe50Co50[1㎚]/Cu[0.25㎚])×2/Fe50Co50[1㎚]인 경우, 박막에서의 FeCo의 포화 자화가 약 2.2T이기 때문에，자기막 두께는 2.2T×3㎚=6.6T㎚로 된다. Co90Fe10의 포화 자화가 약 1.8T이므로, 상기와 동일한 자기막 두께를 부여하는 하부 핀층(141)의 막 두께 t는 6.6T㎚/1.8T=3.66㎚로 된다. 따라서，막 두께 약 3.6㎚의 Co90Fe10을 이용하는 것이 바람직하다. 또한，피닝층(13)으로서 IrMn 을 이용하는 경우에는, 하부 핀층(141)의 조성은 Co90Fe10보다도 조금 Fe 조성을 늘리는 것이 바람직하다. 구체적으로는, Co75Fe25 등이 바람직한 예이다.
하부 핀층(141)에 이용되는 자성층의 막 두께는 1.5㎚∼4㎚ 정도가 바람직하다. 이것은, 피닝층(13)(예를 들면, IrMn)에 의한 일방향 이방성 자계 강도 및 자기 결합층(142)(예를 들면, Ru)을 통한 하부 핀층(141)과 상부 핀층(143)의 반강자성 결합 자계 강도의 관점에 기초한다. 하부 핀층(141)이 지나치게 얇으면 MR 변화율이 작아진다. 한편, 하부 핀층(141)이 지나치게 두꺼우면 디바이스 동작에 필요한 충분한 일방향성 이방성 자계를 얻는 것이 곤란하게 된다. 바람직한 예로서, 막 두께 약 3.6㎚의 Co75Fe25를 들 수 있다.
자기 결합층(142)(예를 들면 Ru)은, 상하의 자성층(하부 핀층(141) 및 상부 핀층(143))에 반강자성 결합을 발생시켜서 신세틱 핀 구조를 형성하는 기능을 갖는다. 자기 결합층(142)으로서의 Ru층의 막 두께는 0.8㎚∼1㎚인 것이 바람직하다. 또한，상하의 자성층이 충분한 반강자성 결합을 발생시키는 재료이면, Ru 이외의 재료를 이용하여도 된다. RKKY(Ruderman-Kittel-Kasuya-Yosida) 결합의 2nd 피크에 대응하는 막 두께 0.8㎚∼1㎚ 대신에, RKKY 결합의 1st 피크에 대응하는 막 두께 0.3㎚∼0.6㎚를 이용할 수도 있다. 예로서, 보다 고신뢰성의 결합을 안정하여 특성이 얻어지는, 막 두께 약 0.9㎚의 Ru을 들 수 있다.
상부 핀층(143)의 일례로서, (Fe50Co50[1㎚]/Cu[0.25㎚])×2/Fe50Co50[1㎚]와 같은 자성층을 이용할 수 있다. 상부 핀층(143)은, 스핀 의존 산란 유닛의 일부를 이룬다. 상부 핀층(143)은 MR 효과에 직접적으로 기여하는 자성층이며, 큰 MR 변화율을 얻기 위해서는, 그 구성 재료 및 막 두께의 양방이 중요하다. 특히, 스페이서층(16)과의 계면에 위치하는 자성 재료는, 스핀 의존 계면 산란에 기여하는 점에서 중요하다.
상부 핀층(143)으로서는, 예를 들면 bcc 구조를 갖는 자성 재료를 이용하는 것이 바람직하다. 상부 핀층(143)으로서 bcc 구조를 갖는 자성 재료를 이용한 경우, 스핀 의존 계면 산란 효과가 크기 때문에, 큰 MR 변화율을 실현할 수 있다. bcc 구조를 갖는 FeCo계 합금으로서, FexCo100-x(x=30％∼100％)나, FexCo100-x에 첨가 원소를 가한 것을 들 수 있다. 특히, 여러 특성을 만족시키는 Fe40Co60∼Fe60Co40, 그중에서도 Fe50Co50이 바람직한 재료이다.
상부 핀층(143)에, 고 MR 변화율을 실현하기 쉬운 bcc 구조를 갖는 자성층을 이용한 경우, 이 자성층의 전체 막 두께는 1.5㎚ 이상인 것이 바람직하다. 이것은 bcc 구조를 안정적으로 유지하기 위해서이다. 스핀 밸브막에 이용되는 금속 재료는, fcc 구조 또는 fct 구조인 것이 많기 때문에, 상부 핀층(143)만이 bcc 구조를 갖는 것이 있을 수 있다. 이 때문에, 상부 핀층(143)의 막 두께가 지나치게 얇으면, bcc 구조를 안정적으로 유지하는 것이 곤란하게 되어, 높은 MR 변화율이 얻어지지 않게 된다. 상부 핀층(143)의 예로서 든, (Fe50Co50[1㎚]/Cu[0.25㎚])×2/Fe50Co50[1㎚] 은, 전체 막 두께가 3㎚인 FeCo와, 1㎚인 FeCo마다 적층된 0.25㎚의 Cu를 갖고， 토탈 막 두께 3.5㎚이다. 한편，상부 핀층(143)의 막 두께는 5㎚ 이하인 것이 바람직하다. 이것은, 큰 핀 고착 자계를 얻기 위해서다. 큰 핀 고착 자계와, bcc 구조의 안정성의 양립을 위해서, bcc 구조를 갖는 상부 핀층(143)의 막 두께는 2.0㎚∼4㎚ 정도인 것이 바람직하다.
상부 핀층(143)으로서, bcc 구조를 갖는 자성 재료 대신에, 종래의 자기 저항 효과 소자에서 널리 이용되고 있는 fcc 구조를 갖는 Co90Fe10 합금이나, hcp 구조를 갖는 코발트 합금을 이용할 수도 있다. 상부 핀층(143)으로서, Co, Fe, Ni 등의 단체 금속 또는 이들 중 어느 하나의 원소를 함유하는 합금 재료도 이용할 수 있다. 상부 핀층(143)의 자성 재료로서, 큰 MR 변화율을 얻기 위해 유리한 것부터 배열하면, bcc 구조를 갖는 FeCo 합금 재료, 50％ 이상의 코발트 조성을 갖는 코발트 합금, 50％ 이상의 Ni 조성을 갖는 니켈 합금의 순으로 된다.
상부 핀층(143)의 예로서 든, (Fe50Co50[1㎚]/Cu[0.25㎚])×2/Fe50Co50[1㎚] 은, 자성층(FeCo층)과 비자성층(극박 Cu층)을 교대로 적층한 것이다. 이와 같은 구조를 갖는 상부 핀층(143)에서는, 극박 Cu층에 의해, 스핀 의존 벌크 산란 효과라고 불리는 스핀 의존 산란 효과를 향상시킬 수 있다.
「스핀 의존 벌크 산란 효과」는, 「스핀 의존 계면 산란 효과」와 쌍을 이루는 용어이다. 스핀 의존 벌크 산란 효과란, 자성층 내부에서 MR 효과가 발현되는 현상이다. 스핀 의존 계면 산란 효과란, 스페이서층과 자성층의 계면에서 MR 효과가 발현되는 현상이다.
도 2의 (a) 및 (b)에 도시한 바와 같이，상부 핀층에 SF층(22)을 삽입하면，MR 변화율을 상승시키는 효과가 있다. 도 2의 (a)와 같이 스페이서층이 CCP 구조인 경우와, 도 2의 (b)와 같이 스페이서층이 금속층인 경우 중 어느 쪽에서도 MR 변화율 상승의 효과를 기대할 수 있다. SF층(22)의 재료나 제작 방법 등에 대해서는, 프리층 내에 SF층(21)을 형성하는 경우에 관련하여 후에 상술하므로, 여기에서는 생략한다.
이하, 자성층과 비자성층의 적층 구조를 갖는 상부 핀층을 이용하는 것에 의한 벌크 산란 효과의 향상에 대하여 설명한다.
도 1의 (a)와 같은 CCP 구조를 갖는 CPP-GMR 소자의 경우에는, 스페이서층의 근방에서 전류가 협착되기 때문에, 계면 근방에서의 저항의 기여가 매우 크다. 즉, 스페이서층(16)과 자성층(핀층(14) 및 프리층(18))과의 계면에서의 저항이, 자기 저항 효과 소자 전체의 저항에 차지하는 비율이 크다. 이것은, CCP-CPP 소자에서는 스핀 의존 계면 산란 효과의 기여가 매우 커서, 중요한 것을 나타내고 있다. 즉, 스페이서층(16)의 계면에 위치하는 자성 재료의 선택이, 종래의 CPP 소자의 경우와 비교하여 중요한 의미를 갖는다. 핀층(143)에 bcc 구조를 갖는 FeCo 합금층을 이용하고 있는 이유는, 전술한 바와 같이 스핀 의존 계면 산란 효과가 크기 때문이다.
그러나，보다 고 MR 변화율을 얻기 위해서는, 벌크 산란 효과가 큰 재료를 이용하는 것도 중요하다. 벌크 산란 효과를 얻기 위해서, 극박 Cu층의 막 두께는 0.1㎚∼1㎚가 바람직하고, 0.2㎚∼0.5㎚가 보다 바람직하다. Cu층의 막 두께가 지 나치게 얇으면, 벌크 산란 효과를 향상시키는 효과가 약해진다. Cu층의 막 두께가 지나치게 두꺼우면, 벌크 산란 효과가 감소하는 경우가 있기 때문에, 비자성의 Cu층을 통한 상하 자성층의 자기 결합이 약해져서, 핀층(14)의 특성이 불충분하게 된다. 이들 이유로부터, 바람직한 예로서 든 상부 핀층에서는 막 두께 0.25㎚의 Cu를 이용하고 있다.
상부 핀층(143)에서의 자성층간의 비자성층의 재료로서, Cu 대신에 Hf, Zr, Ti 등을 이용하여도 된다. 이들 극박의 비자성층을 삽입한 경우, FeCo 등 자성층의 한 층당 막 두께는 0.5㎚∼2㎚가 바람직하고, 1㎚∼1.5㎚ 정도가 보다 바람직하다.
상부 핀층(143)으로서, FeCo층과 Cu층과의 교대 적층 구조 대신에, FeCo과 Cu를 합금화한 층을 이용하여도 된다. 이와 같은 FeCoCu 합금으로서, 예를 들면 (FexCo100-x)100-yCuy(x=30％∼100％, y=3％∼15％ 정도)를 들 수 있지만, 이 이외의 조성 범위를 이용하여도 된다. FeCo에 첨가하는 원소로서, Cu 대신에 Hf, Zr, Ti 등 다른 원소를 이용하여도 된다.
상부 핀층(143)에는, Co, Fe, Ni이나 이들의 합금으로 이루어지는 단층막을 이용하여도 된다. 예를 들면，가장 단순한 구조의 상부 핀층(143)으로서, 종래부터 널리 이용되고 있는 2㎚∼4㎚의 Co90Fe10 단층을 이용하여도 된다. 이 재료에 다른 원소를 첨가하여도 된다.
스페이서층(16)에는, 절연층(161) 및 절연층(161)을 관통하는 전류 패 스(162)를 갖는 CCP 구조의 것과, 금속층(올 메탈)으로 이루어지는 것이 이용된다.
하부 금속층(15), 스페이서층(16) 및 상부 금속층(17)을 포함하는 CCP 구조의 스페이서층(광의)에 대하여 설명한다.
하부 금속층(15)은 전류 패스(162) 재료의 공급원으로서 이용된 후의 잔존층이며, 최종 형태로서 반드시 잔존하고 있지 않은 경우도 있다.
CCP 구조의 스페이서층에서, 절연층(161)은 산화물, 질화물, 산질화물 등으로 형성된다. 절연층(161)으로서는, Al2O3과 같은 아몰퍼스 구조를 갖는 것 및 Mg0과 같은 결정 구조를 갖는 것 중 어느 것이어도 이용할 수 있다. 스페이서층으로서의 기능을 발휘하기 위해서, 절연층(161)의 두께는 1㎚∼3.5㎚의 범위가 바람직하고, 1.5㎚∼3㎚의 범위가 보다 바람직하다.
절연층(161)에 이용되는 전형적인 재료로서는, Al2O3 및 이것에 첨가 원소를 가한 것을 들 수 있다. 예로서, 막 두께 약 2㎚의 Al2O3을 이용할 수 있다. 첨가 원소로서는, Ti, Hf, Mg, Zr, V, Mo, Si, Cr, Nb, Ta, W, B, C, V 등이 있다. 이들 첨가 원소의 첨가량은 0％∼50％ 정도의 범위에서 적절히 바꿀 수 있다.
절연층(161)에는, Al2O3과 같은 Al 산화물 대신에, Ti 산화물, Hf 산화물, Mg 산화물, Zr 산화물, Cr 산화물, Ta 산화물, Nb 산화물, Mo 산화물, Si 산화물, V 산화물 등도 이용할 수 있다. 이들 산화물에 대해서도 전술한 첨가 원소를 이용할 수 있다. 첨가 원소의 첨가량은 0％∼50％ 정도의 범위에서 적절히 바꿀 수 있다.
절연층(161)으로서, 산화물 대신에, Al, Si, Hf, Ti, Mg, Zr, V, Mo, Nb, Ta, W, B, C를 베이스로 하는 질화물 또는 산질화물을 이용하여도 된다.
전류 패스(162)는, 스페이서층(16)의 막면 수직으로 전류를 흘리는 협착된 패스(경로)를 형성하는 것이며, 예를 들면 Cu 등의 금속으로 이루어진다. 스페이서층(16)에 CCP 구조를 이용한 경우, 전류 협착 효과에 의해 MR 변화율을 증대할 수 있다. 전류 패스(162)의 재료에는, Cu 이외에, Au, Ag, Al, Ni, Co, Fe 및 이들 원소를 적어도 하나는 함유하는 합금을 이용할 수 있다. Cu를 함유하는 합금의 예로서, 예를 들면 CuNi, CuCo, CuFe 등을 들 수 있다. MR 변화율을 높게 하고, 핀층(14)과 프리층(18)의 층간 결합 자계(interlayer coupling field, Hin)를 작게 하기 위해서는, 50％ 이상의 Cu를 함유하는 조성을 갖는 합금을 이용하는 것이 바람직하다.
전류 패스(162)를 형성하는 재료는, 금속층(올 메탈)으로 이루어지는 스페이서층에 이용할 수도 있다. 특히, 올 메탈의 스페이서층은, Au, Ag 및 Cu로 이루어지는 군으로부터 선택되는 원소로 형성하는 것이 바람직하다. 올 메탈 스페이서층의 막 두께는, 1.5㎚∼3㎚ 정도가 바람직하다.
전류 패스(162)는 절연층(161)과 비교하여 현저하게 산소, 질소의 함유량이 적은 (산소나 질소의 함유량의 비율이 2배 이상) 영역이며, 일반적으로는 결정상이다. 결정상은 비결정상보다도 저항이 작기 때문에, 전류 패스(162)로서 바람직하다.
상부 금속층(17)은 광의의 스페이서층의 일부를 구성한다. 상부 금속층(17) 은, 그 위에 성막되는 프리층(18)이 스페이서층(16)의 산화물에 접하여 산화되지 않도록 보호하는 배리어층으로서의 기능 및 프리층(18)의 결정성을 양호하게 하는 기능을 갖는다. 예를 들면，절연층(161)의 재료가 아몰퍼스(예를 들면, Al2O3)인 경우에는, 그 위에 성막되는 금속층의 결정성이 나빠진다. 따라서，상부 금속층(17)으로서, fcc 결정성을 양호하게 하는 층(예를 들면 Cu층, 1㎚ 이하 정도의 막 두께이어도 됨)을 배치함으로써, 프리층(18)의 결정성을 현저하게 개선할 수 있다.
또한，스페이서층(16)의 재료나 프리층(18)의 재료에 따라서는, 반드시 상부 금속층(17)을 형성할 필요는 없다. 어닐링 조건의 최적화나, 스페이서층(16)의 절연 재료의 선택, 프리층(18)의 재료의 선택 등에 의해, 결정성의 저하를 회피할 수 있으면, 스페이서층(16) 위의 금속층(17)을 불필요하게 할 수 있다.
단，제조상의 마진을 고려하면，CCP 구조를 채용하는 경우에는, 스페이서층(16) 위에 상부 금속층(17)을 형성하는 것이 바람직하다. 상부 금속층(17)의 바람직한 예로서, 막 두께 약 0.5㎚의 Cu를 들 수 있다.
상부 금속층(17)의 재료로서, Cu 이외에 Au, Ag, Ru 등을 이용할 수도 있다. 상부 금속층(17)의 재료는, 스페이서층(16)의 전류 패스(162)의 재료와 동일한 것이 바람직하다. 상부 금속층(17)의 재료가 전류 패스(162)의 재료와 다른 경우에는 계면 저항의 증대를 초래하지만, 양자가 동일한 재료이면 계면 저항의 증대는 생기지 않는다.
상부 금속층(17)의 막 두께는 0㎚∼1㎚가 바람직하고, 0.1㎚∼0.5㎚가 보다 바람직하다. 상부 금속층(17)이 지나치게 두꺼우면, 스페이서층(16)에 의해 협착된 전류가 상부 금속층(17)에서 넓어져서 전류 협착 효과가 불충분하게 되어, MR 변화율의 저하를 초래한다.
프리층(18)은, 외부 자계에 의해 자화 방향이 변화하는 강자성체를 포함하는 층이다. 예를 들면, 도 1의 (a) 및 (b)의 자기 저항 효과 소자에서는, 프리층(18)의 일부로서 금속 재료의 질화물로 이루어지고, 스핀 필터 효과를 갖는 SF층(21)을 형성함으로써, 막 두께를 증대시키지 않고, 보다 큰 MR 변화율을 실현할 수 있다. 질화물로 이루어지는 SF층으로 변환되는 금속 재료로서는, Fe와, Co, Ni 및 B로 이루어지는 군으로부터 선택되는 원소를 함유하고, Fe 함유량이 5원자％ 이상인 것이 이용된다.
또한，도 2의 (a) 및 (b)에 도시한 바와 같이, 상부 핀층 내에 SF층(22)을 형성하여도 되고, 도 3의 (a) 및 (b)에 도시한 바와 같이, 프리층(18) 내에 SF층(22)을 형성함과 함께 상부 핀층 내에 SF층(22)을 형성하여도 된다. 프리층 내 또는 핀층 내에 복수의 SF층을 형성하여도 된다. 또한，핀층(14)과 스페이서층(16)과의 계면, 스페이서층(16)과 프리층(18)과의 계면, 프리층(18)과 캡층(19)과의 계면에 SF층을 형성하여도 된다.
캡층(19)은 스핀 밸브막을 보호하는 기능을 갖는다. 캡층(19)은 복수의 금속층, 예를 들면 Cu층과 Ru층의 2층 구조(Cu[1㎚]/Ru[10㎚])로 할 수 있다. 캡층(19)으로서, 프리층(18) 측에 Ru을 배치한 Ru/Cu층을 이용할 수도 있다. 이 경 우, Ru의 막 두께는 0.5㎚∼2㎚ 정도가 바람직하다. 이 구조의 캡층(19)은, 특히 프리층(18)이 NiFe로 이루어지는 경우에 바람직하다. Ru은 Ni과 비고용의 관계에 있으므로, 프리층(18)과 캡층(19) 사이에 형성되는 계면 믹싱층의 자왜를 저감할 수 있다.
캡층(19)이 Cu/Ru 및 Ru/Cu 중 어느 하나이더라도, Cu층의 막 두께는 0.5㎚∼10㎚ 정도가 바람직하고, Ru층의 막 두께는 0.5㎚∼5㎚ 정도가 바람직하다. Ru은 비저항값이 높기 때문에, 두꺼운 Ru층을 이용하는 것은 바람직하지 못하다.
캡층(19)으로서 Cu층이나 Ru층 대신에 다른 금속층을 형성하여도 된다. 스핀 밸브막을 보호 가능한 재료이면, 캡층(19)에 다른 재료를 이용하여도 된다. 단，캡층의 선택에 의해 MR 변화율이나 장기간 신뢰성이 변하는 경우가 있으므로, 주의가 필요하다. 이들 관점으로부터도, Cu나 Ru은 캡층의 재료로서 바람직하다.
상부 전극(20)에는, 전기적으로 저저항의 재료, 예를 들면 Cu, Au, NiFe 등이 이용된다.
다음으로，실시 형태에 따른 자기 저항 효과 소자의 제조 방법을 설명한다. 도 4의 (a)∼(e)는, 도 1의 (b)의 자기 저항 효과 소자를 제조하는데 있어서, 하부 프리층(181) 위에 SF층(21)을 형성하기 위한 제조 공정을 나타내는 단면도이다.
도 4의 (a)에 도시한 바와 같이, 하부 프리층(181) 위에, SF층(21)으로 변환되는 제1 금속층(211)을 성막한다. 제1 금속층(211)은, Fe 함유량이 5원자％ 이상인 금속 재료로 이루어진다.
도 4의 (b)에 도시한 바와 같이, 제1 금속층(211)으로 변환 처리를 실시하 고, 질소를 함유하는 변환층(211')을 형성한다. 이 변환층(211')은 SF층(21)의 일부로 된다. 이 변환 처리에서는，간단히 금속층(211)의 표면을 질소 분위기에 폭로하는 것만으로는 원하는 변환층으로 변환할 수는 없다. 질소 분위기 속에서 이온 빔에 의해 금속층의 원자에 운동 에너지를 부여하면서, 변환 처리를 행하는 것이 필요하다. 이와 같은 처리에서는, 금속층의 원자에 에너지 어시스트가 작용한다. 제1 금속층(211)을 얇게 퇴적하여 변환 처리를 행함으로써, 깊이 방향으로 균일한 변환 처리를 실시할 수 있다.
도 4의 (c)에 도시한 바와 같이, 변환층(21l') 위에 SF층(21)으로 변환되는 제2 금속층(212)을 다시 성막한다. 제2 금속층(212)도, Fe 함유량이 5원자％ 이상인 금속 재료로 이루어진다.
도 4의 (d)에 도시한 바와 같이, 도 4의 (b)와 마찬가지로，제2 금속층(212)에 다시 변환 처리를 실시하고, 질소를 함유하는 변환층(212')을 형성한다. 이 때, 제2 금속층(212)만으로 변환이 진행될 뿐만 아니라, 바로 아래의 변환층(211'), 나아가서는 하부 프리층(181)에서도 변환이 진행되는 경우가 있다. 금속 재료에 따라서 질화물의 생성 에너지가 서로 다르기 때문에，변환이 진행되는 깊이는, 금속 재료의 조성 및 결정 구조 등에 크게 의존한다.
이하, 최종적으로 완성되는 SF층(21)의 막 두께에 따라서 분할 횟수를 바꾸고, 금속층의 성막 및 변환 처리를 1 모듈로 하고, 이 모듈을 필요한 횟수만큼 반복하여 행하여, SF층(21)을 형성한다.
그 후, 도 4의 (e)에 도시한 바와 같이, 상부 프리층(182)을 성막한다. 이 와 같이 하여 하부 프리층(181), SF층(21) 및 상부 프리층(182)을 포함하는 프리층(18)을 형성한다. 또한，전술한 바와 같이, 하부 프리층(181)까지 변환 처리의 영향이 미친 경우에는, SF층(21)과 하부 프리층(181) 사이에 명확한 구분이 없어지는 경우가 있다. 이와 같은 경우에는, 스페이서층(16)과 프리층(18)(이 경우에는 상부 프리층(182)만)과의 계면에 SF층(21)이 형성되어 있는 것과 등가이다.
질화물로 이루어지는 SF층을 형성하는 경우, SF층의 완성 막 두께를 T 나노미터로 하였을 때, 금속층의 성막과 변환 처리를 1 모듈로 하는 모듈의 반복 횟수 N은 이하의 식에 의해 기술된다.
Figure 112009005636126-PAT00001
(여기서, x는 1∼2의 상수, T≥1)
질화물로 이루어지는 SF층의 완성 막 두께에 따라서 분할하여 성막하는 금속층의 분할수를 변화시키는데 있어서, 상기 수학식 1에 적용시켜서 반복 횟수 N을 규정하고, 일련의 제조 공정을 실시한다. 질화물은 생성 에너지가 크기 때문에, SF층으로 변환되는 금속층을 1㎚초와의 두께로 성막하여 질화 처리를 행하면，표면에 얇은 질화층이 형성되는 것만으로, SF층으로서 소기의 효과를 발휘할 수 없어, MR 변화율을 향상시키는 효과가 작다. 따라서, 1회에 성막하는 금속층의 막 두께를 1㎚ 이하로 하는 것이 바람직하다.
특히, 도 2의 (a) 및 (b)에 도시한 바와 같이，상부 핀층(143) 내에 SF 층(22)을 형성하는 경우, 핀층의 핀닝 특성(Hua)을 저하시키지 않도록 하는 것이 바람직하다. 이 경우, Ni, Fe, Co 및 이들 합금으로부터 선택되는 강자성 금속층으로 변환 처리를 실시하여 SF층을 형성하면，Hua가 저하되기 어려운 점에서 바람직하다. 또한，SF층(22)을 사이에 두는 2층의 강자성층을 강자성 결합시키는 것이 바람직하다.
또한，프리층 내에 SF층을 형성하는 경우, 강자성 금속층으로 변환 처리를 실시하여 SF층을 형성하면，강자성체 내의 자기 모우멘트끼리의 교환 결합이 기능하고, 프리층 전체가 강자성 결합하여, 자화의 일제 회전이 일어나게 된다. 이 때문에, 프리층으로서 필요 조건의 하나인 저보자력(Hc)을 제어성 좋게 실현할 수 있다.
질화물로 이루어지는 SF층(21)의 완성 막 두께는 0.2㎚∼10㎚ 정도가 바람직하고, 0.3∼5㎚ 정도가 보다 바람직하다. 또한，질화물에서도 절연층으로서 알려져 있는 재료는, 막 두께를 크게 하면 면적 저항이 증대하기 때문에, 저저항 헤드용의 자기 저항 효과 소자를 제작하기 위해서 10㎚에 가까운 두께를 갖는 SF층(21)은 실용적이지는 않다.
보다 균일한 SF층을 형성하기 위해서, 원자의 이동 에너지를 어시스트할 목적으로, 아르곤, 크세논, 헬륨, 네온, 크립톤 등의 가스를 이온화 또는 플라즈마화하고, 이와 같은 이온화 분위기 또는 플라즈마 분위기 속에 질소 가스 등을 공급하여 생긴 이온이나 플라즈마를 금속층 표면에 조사하여 변환 처리를 행하여도 된다.
SF층 형성시에, 상기한 바와 같은 이온 어시스트에 의한 질화가 아니라, 간 단히 질소 가스 분위기에 금속층을 폭로시켜서, 소위 자연 질화하는 것도 고려되지만, 균일한 SF층을 형성하기 위해서는 수학식 1에 따라서 분할한 얇은 막 두께의 금속층을 성막하는 것이 바람직하다.
SF층을 포함하는 자기 저항 효과 소자의 면적 저항 RA는 0.5Ω·㎛2 이하, 구체적으로는 0.05Ω·㎛2∼0.3Ω·㎛2가 바람직하다.
이하, SF층을 형성할 때의 빔 조건에 대하여 설명한다. 질화 처리에 의해 SF층을 형성할 때에 전술한 바와 같이 희가스를 이온화 또는 플라즈마화하는 경우, 가속 전압 V를 +30∼130V, 빔 전류 Ib를 20mA∼200mA로 설정하는 것이 바람직하다. 이들 조건은, 이온 빔 에칭을 행하는 경우의 조건과 비교하면 현저하게 약한 조건이다. 이온 빔 대신에 RF 플라즈마 등의 플라즈마를 이용하여 마찬가지로 SF층을 형성할 수 있다. 이온 빔의 입사 각도는, 막면에 대하여 수직으로 입사하는 경우를 0도, 막면에 평행하게 입사하는 경우를 90도로 정의하고, 0도∼80도의 범위에서 적절히 변경한다. 이 공정에 의한 처리 시간은 15초∼180초가 바람직하고, 제어성 등의 관점으로부터 30초 이상이 보다 바람직하다. 처리 시간이 지나치게 길면, CPP 소자의 생산성이 떨어지기 때문에 바람직하지 못하다. 이들 관점으로부터, 처리 시간은 30초∼180초가 가장 바람직하다.
이온 또는 플라즈마를 이용한 질화 처리의 경우, 질소 폭로량은 1000∼10000000L(lL=1×10-6Torr×sec)이 바람직하다.
상기한 바와 같은 적정한 조건을 도 4의 각 공정에서 이용함으로써, 양호한 특성을 부여하는 SF층을 실현할 수 있다.
도 4의 (a) 및 (c)에서, 분할하여 적층되는 제1 및 제2 금속층(211, 212)은 동일한 재료이어도 되고 서로 다른 재료이어도 된다. 일반적으로는, 동일한 재료를 이용하는 경우가 많지만, 반드시 일치할 필요는 없다.
도 5에 실시 형태에 따른 자기 저항 효과 소자를 제조하기 위해 이용되는 장치의 개략적인 구성을 나타낸다. 도 5에 도시한 바와 같이, 반송 챔버(TC)(50)를 중심으로 하여, 로드 락 챔버(51), 프리클리닝 챔버(52), 제1 금속 성막 챔버(MC1)(53), 제2 금속 성막 챔버(MC2)(54), 변환 처리 챔버(60)가 각각 진공 밸브를 개재하여 형성되어 있다. 이 장치에서는, 진공 밸브를 개재하여 접속 된 각 챔버의 사이에서, 진공 속에서 기판을 반송할 수 있으므로，기판의 표면은 청정하게 유지된다.
금속 성막 챔버(53, 54)는 다원(5원∼10원)의 타겟을 갖는다. 성막 방식은, DC 마그네트론 스퍼터, RF 마그네트론 스퍼터 등의 스퍼터법, 이온 빔 스퍼터법, 증착법, CVD(Chemical Vapor Deposition)법 및 MBE(Molecular Beam Epitaxy)법 등을 들 수 있다. 변환 처리에는, 이온 빔 기구, RF 플라즈마 기구, 또는 가열 기구를 갖는 챔버를 이용할 수 있고, 또한 금속 성막 챔버와는 나누는 것이 필요하다.
진공 챔버의 전형적인 진공도는, 10-9 Torr대이며, 10-8 Torr의 전반의 값으로도 허용할 수 있다. 보다 구체적으로는，금속 성막 챔버의 도달 진공도는 1×10-8 Torr 이하로 하는 것이 바람직하고, 5×10-10 Torr∼5×10-9 Torr 정도가 일반적이다. 반송 챔버(50)의 도달 진공도는 10-9 Torr 오더이다. 변환 처리 챔버(60)의 도달 진공도는 8×10-8 Torr 이하이다.
SF층으로 변환되는 금속층의 성막은 금속 성막 챔버(53, 54) 중 어느 하나에서 행해진다. 변환 처리는 변환 처리 챔버(60)에서 행해진다. 금속층의 성막 후에, 기판은 반송 챔버(50)를 통해서 변환 처리 챔버(60)로 반송되어 변환 처리가 행해진다. 그 후, 금속 성막 챔버(53, 54) 중 어느 하나로 반송되어 제2 금속층이 성막된 후, 기판은 다시 반송 챔버(50)를 통해서 산화 처리 챔버(60)로 반송되고, 변환 처리가 행해진다.
도 6에, 도 5의 변환 처리 챔버(60)의 일례의 구성을 나타낸다. 이 변환 처리 챔버(60)는 이온 빔을 이용하는 것이다. 도 6에 도시한 바와 같이, 변환 처리 챔버(60)는 진공 펌프(61)에 의해 진공화되고, 변환 처리 챔버(60)에는 매스플로우컨트롤러(MFC)(63)에 의해 유량 제어된 반응 가스가 공급관(62)으로부터 도입된다. 변환 처리 챔버(60) 내에는 이온 소스(70)가 형성되어 있다. 이온 소스의 형식은, ICP(Inductive coupled plasma)형, Capacitive coupled plasma형, ECR(Electron-cyclotron resonance)형, 카우프만형 등을 들 수 있다. 이온 소스(70)에 대향하도록 기판 홀더(80)가 배치되고, 그 위에 기판(1)이 설치된다.
이온 소스(70)로부터의 이온 방출구에는, 이온 가속도를 조정하는 3매의 그리드(71, 72, 73)가 형성되어 있다. 이온 소스(70)의 외측에는 이온을 중화하는 뉴트라이저(74)가 형성되어 있다. 기판 홀더(80)는 경사 가능하게 지지되어 있다. 기판(1)에의 이온의 입사 각도는 넓은 범위로 바꿀 수 있지만, 전형적인 입사 각도의 값은 15°∼60°이다.
이 변환 처리 챔버(60)에서, Ar 등의 이온 빔을 기판(1)에 조사함으로써, 이온을 이용한 변환 처리에 대한 에너지 어시스트를 행할 수 있고，공급관(62)으로부터 반응 가스를 공급하면서 Ar 등의 이온 빔을 기판(1)에 조사함으로써 금속층을 변환하여 SF층을 형성한다.
변환 처리 챔버로서 RF 플라즈마 챔버 등을 이용하여도 된다. 어쨌든, 변환 처리에서 에너지를 부여하기 위해서, 이온 또는 플라즈마를 발생할 수 있는 챔버에서 변환 처리를 행한다.
또한，에너지를 부여하기 위한 수단으로서, 가열 처리를 행하여도 된다. 이 경우, 예를 들면 100℃∼300℃에서의 온도에서 수십초 내지 수분 정도의 가열 처리를 들 수 있다.
다음으로，도 1의 (a) 및 (b)에 도시한 자기 저항 효과 소자의 제조 방법을 전체적으로 설명한다.
(1) 기초층(12)의 형성
기판(도시 생략) 위에, 미세 가공 프로세스에 의해 미리 하부 전극(11)을 형성해 둔다. 하부 전극(11) 위에, 기초층(12)으로서 예를 들면 Ta[5㎚]/Ru[2㎚]를 성막한다. Ta은 하부 전극의 거칠기를 완화하기 위한 버퍼층이다. Ru은 그 위에 성막되는 스핀 밸브막의 결정 배향 및 결정 입경을 제어하는 시드층이다.
(2) 피닝층(13)의 형성
기초층(12) 위에 피닝층(13)을 성막한다. 피닝층(13)의 재료로서는, PtMn, PdPtMn, lrMn, RuRhMn 등의 반강자성 재료를 이용할 수 있다.
(3) 핀층(14)의 형성
피닝층(13) 위에 핀층(14)을 형성한다. 핀층(14)에는, 예를 들면 하부 핀층(141)(Co90Fe10), 자기 결합층(142)(Ru) 및 상부 핀층(143)(Co90Fe10)으로 이루어지는 신세틱 핀층을 이용할 수 있다.
(4) 스페이서층의 형성
다음으로，스페이서층을 형성한다. 스페이서층은, 도 1의 (a)와 같은 CCP 구조를 갖는 것이어도 되고, 도 1의 (b)와 같은 금속층이어도 된다.
CCP 구조의 스페이서층은, 예를 들면 일본 특허 공개 제2006-54257호 공보에 개시되어 있는 방법으로 형성할 수 있다. 금속층으로 이루어지는 스페이서층은, 금속 성막 챔버에서 Cu, Au, Ag, Cr, Mn 등을 성막함으로써 형성할 수 있다.
(5) 프리층의 형성
다음으로，도 4를 참조하여 설명한 방법에 따라서, SF층(21)을 포함하는 프리층(18)을 형성한다.
(6) 캡층(19) 및 상부 전극(20)의 형성
프리층(18) 위에, 캡층(19)으로서 예를 들면 Cu[1㎚]/Ru[10㎚]를 적층한다. 캡층(19) 위에 스핀 밸브막에 수직 통전하기 위한 상부 전극(20)을 형성한다.
<실시예>
<실시예 1>
본 실시예에서는, 도 1의 (b)에 도시한 자기 저항 효과 소자를 제작하였다. 실시예 1의 자기 저항 효과 소자의 구성을 나타낸다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
핀층(14): Co90Fe10[4㎚]/Ru[0.85㎚]/Co90Fe10[4㎚]
스페이서층(올 메탈)(16): Cu[3㎚]
하부 프리층(181): Co90Fe10[2㎚]
SF층(21): 도 4의 방법에 의해 제작한 (Fe80Co20[0.4㎚]의 질화층)×5층
상부 프리층(182): Co90Fe10[2㎚]
캡층(19)
상부 전극(20)
여기에서, 스페이서층(16)까지 적층한 후에, SF층을 포함하는 프리층을 형성하는 방법에 대하여 설명한다. 본 실시예와 같이 SF층을 포함하는 프리층을 형성하는 경우, 우선 통상의 프리층의 절반의 막 두께의 자성층을 적층하고, 그 위에 SF층(21)을 형성한다. 본 실시예에서는 하부 프리층(181)으로서 2㎚의 Co90Fe10을 성막하였다.
다음으로，도 4의 (a)의 공정에서, SF층으로 변환되는 제1 금속층(211)으로서 두께 0.4㎚의 Fe80Fe20을 성막하였다. 도 4의 (b)의 공정에서, 이하와 같이 하여 변환 처리를 행하였다. 우선，Ar 이온 빔을 금속층 표면에 조사한 상태에서, 질소 가스를 변환 처리 챔버에 플로우하였다. Ar 이온 빔의 가속 조건은 60V로 하였다. 이와 같이 하여, 1층째의 극박의 질화층(211')을 형성하였다. 질소 가스의 플로우를 스톱하여, 기판을 금속 성막 챔버로 옮기었다. 도 4의 (c)의 공정에서, SF층으로 변환되는 제2 금속층(212)으로 하여 두께 0.4㎚의 Fe80Fe20을 다시 성막하였다. 도 4의 (d)의 공정에서, 제2 금속층(212)의 변환 처리를 행하였다. 이 변환 처리의 조건은, 도 4의 (b)에서의 질화 조건과 동일하게 하였다. 이와 같이 하여 2층째의 극박의 질화층(212')을 형성하였다. 이와 같은 금속층의 성막 및 질화 처리를 합계 5회 반복함으로써, 최종적으로 막 두께 2㎚의 Fe80Fe20의 질화층으로 이루어지는 SF층(21)을 형성하였다.
SF층(21)의 형성을 완료한 후, 기판을 금속 성막 챔버로 옮기고, 상부 프리층, 캡층의 성막을 행하였다. 제조되는 CPP 소자는, 모든 층을 성막한 후에 행하는 열 처리에 의해 최종적인 층 구성으로 되므로, 성막 도중의 단계에서는 최종적인 층 구성으로 되어 있지 않은 경우도 있다. 실제로 캡층까지 성막한 후에 행하는 열 처리도 에너지 어시스트 효과를 나타낸다. 이 열 처리는 280℃에서 4시간 행하였다.
<실시예 2>
SF층(21)으로서, 도 4의 방법에 의해 제작한 (Co64Fe16B20[0.4㎚]의 질화층)×5층을 이용한 이외에는 실시예 1과 마찬가지로 하여 자기 저항 효과 소자를 제작하였다.
<실시예 3>
SF층(21)으로서, 도 4의 방법에 의해 제작한 (Fe50Co50[0.4㎚]의 질화층)×5층을 이용한 이외에는 실시예 1과 마찬가지로 하여 자기 저항 효과 소자를 제작하였다.
<실시예 4>
SF층(21)으로서, 도 4의 방법에 의해 제작한 (Ni95Fe5[0.4㎚]의 질화층)×5층을 이용한 이외에는 실시예 1과 마찬가지로 하여 자기 저항 효과 소자를 제작하였다.
<비교예 1>
비교예 1로서, 프리층(18)이 막 두께 4㎚의 Co90Fe10으로 이루어지고 SF층을 포함하지 않는 자기 저항 효과 소자를 제작하였다. 비교예 1의 자기 저항 효과 소자의 구성을 나타낸다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
핀층(14): Co90Fe10[4㎚]/Ru[0.85㎚]/C90Fe10[4㎚]
스페이서층(올 메탈)(16): Cu[3㎚]
프리층(18): Co90Fe10[4㎚]
캡층(19)
상부 전극(20)
<비교예 2>
비교예 2에서는, SF층(21)으로서, 1㎚의 Fe80Fe20의 산화층을 이용한 이외에는, 실시예 1과 마찬가지로 하여 자기 저항 효과 소자를 제작하였다.
상기한 바와 같이 하여 제작한 실시예 1∼실시예 4 및 비교예 1, 비교예 2의 자기 저항 효과 소자의 특성을 평가하였다. 각 소자에 대하여, 전류를 핀층(14)으로부터 프리층(18)의 방향으로 흘려서(전자를 프리층(18)으로부터 핀층(14)의 방향으로 흘려서), 면적 저항 및 MR 변화율을 측정하였다. 여기에서, 전류를 프리층(18)으로부터 핀층(14)의 방향으로 흘리는 (전자를 핀층(14)으로부터 프리층(18)의 방향으로 흘리는) 경우, 스핀 트랜스퍼 토크 효과에 의한 노이즈가 커진다. 이 때문에, 스핀 트랜스퍼 노이즈를 저감하기 위해서는, 상기한 바와 같이 전류를 핀층(14)으로부터 프리층(18)의 방향으로 흘리는 것이 바람직하다.
도 7에, 실시예 1∼실시예 4 및 비교예 1, 비교예 2의 자기 저항 효과 소자의 면적 저항(RA)과 MR 변화율을 나타낸다. 비교예 1의 소자에서는, RA=약 0.08Ω㎛2, MR 변화율=약 0.8％이었다. 실시예 1의 소자에서는, RA=0.1Ω㎛2, MR 변화율 =1.1％이었다. 또한，실시예 2∼실시예 4의 소자에서도, 비교예 1의 소자와 비교하여, 면적 저항(RA) 및 MR 변화율이 개선되어 있었다. 즉, 질화물이 형성되기 어려운 자성 원소를 모 재료로 하는 경우에서도, 형성 방법을 연구함으로써, 모든 실시예에서 MR 변화율의 증대를 확인할 수 있었다. 또한，그 중 최대의 MR 변화율의 증대를 나타낸 것은, 가장 Fe 함유량이 큰 Fe80Fe20을 모재로 하는 것이었다. 즉, Fe 함유량이 높은 금속 재료와 질소를 함유하는 층일수록, MR 변화율의 증대 효과가 크다는 것을 알 수 있었다. 조성으로서, Fe 함유량이 5원자％ 이상인 금속 재료와 질소를 함유하는 층이 유효하다는 것을 알 수 있다.
또한，비교예 2의 소자에서는, RA=0.14Ω㎛2, MR 변화율=0.8％이며, 면적 저항 RA의 증대만이 생기고, MR 변화율의 증대는 확인되지 않았다. 즉, 질소 분위기에의 폭로가 아니라, 산소 분위기에 폭로한 샘플에서는 RA의 증대만이 보여지고, MR 변화율의 증대는 생기지 않았다. Fe 함유량이 큰 재료이더라도, 질화물이 아니라 산화물인 경우에는, 면적 저항 RA의 증대만이 보여지고, MR 변화율의 증대는 얻는 것이 곤란하다. 면적 저항의 증대가 생기는 것은 자기 헤드의 응용으로서 바람직하지 못하다. 면적 저항 RA는 낮은 것이 바람직하기 때문에, 산화물보다도 질화물 쪽이 바람직하다는 것을 알 수 있었다.
이상의 MR 변화율의 결과를 질소 또는 산소에 폭로하기 전의 금속 모재의 Fe 조성에 대하여 플롯하여 도 8에 나타낸다. 도 8로부터 알 수 있는 바와 같이, 질소 분위기에 폭로한 샘플에서는，질소 분위기에 폭로하기 전의 금속 모재의 Fe 함 유량이 5원자％ 이상이면, MR 변화율의 증대를 확인할 수 있었다. 한편，Fe 함유량이 5원자％ 이상이어도, 산소 분위기에 폭로한 샘플의 경우에는 MR 변화율의 증대는 전혀 확인할 수 없었다. 즉, Fe 함유량이 5원자％ 이상이고, 또한 질소 폭로한 샘플은 면적 저항 RA의 증대를 초래하지 않아, MR 변화율의 증대를 발생시킬 수 있다는 것을 알 수 있었다.
또한，실시예 1의 소자에 대하여 단면 투과형 전자 현미경(단면 TEM) 상을 관측한 바, 스페이서층(16)의 결정 배향면과, 하부 프리층(181)의 결정 배향면이 양자의 계면을 경계로 하여 서로 다르다는 것을 알 수 있었다. 또한，하부 프리층에 상당하는 부분과, (Fe80Co20[0.4㎚]의 질화층)×5로 이루어지는 SF층에 상당하는 부분은 동일한 결정 배향면을 갖는다는 것을 알 수 있었다. 또한，이들 부분의 결정 배향면과, 그 위의 상부 프리층에 상당하는 부분의 결정 배향면은 서로 달랐다.
단면 TEM 상을 고속 푸리에 변환(FFT)하여 결정 배향면의 역격자 스폿을 얻었다. 스페이서층(16)의 역격자 스폿과, SF층(21)(및 하부 프리층(181))의 역격자 스폿을, [001] 방위의 스폿을 중심으로 하여 겹치게 하였다. 스페이서층(16)과 SF층(21)에서, 중심의 스폿으로부터 역격자 스폿까지의 간격이 거의 동일하고, 등가라고 생각되는 결정 배향면끼리가 약 60도 기울어 있다는 것을 알 수 있었다.
이에 대하여, 실시예 2∼실시예 4 및 비교예 1에서는, 실시예 1과 같이 2개의 층의 결정 배향면의 사이에 기울기가 생기도록 하는 계면의 존재는 확인되지 않았다.
이상의 결과는 이하와 같이 설명할 수 있다. 금속층의 적층과 질화 처리를 5회 반복하여 SF층을 형성하는 경우, 1층당 금속층의 막 두께가 충분히 얇다(이 경우, 0.4㎚). 얇은 금속층에 대하여 이온 또는 플라즈마를 이용한 질화 처리를 행하면，금속층의 구성 원자에 충분한 에너지가 공급된다. 이 때문에, 금속층이 막 두께 전체에 걸쳐 확실하게 질화막으로 변환되어, 양호한 스핀 필터 기능을 나타내게 된다. 또한，Fe 함유량이 많은 금속층을 이용하여 질화 처리한 경우에는, SF층(및 하부 프리층)과 기초의 스페이서층 사이에서 결정 배향면에 기울기가 생기어, 한층 더한 효과가 부가되어, 더욱 양호한 스핀 필터 기능을 나타내게 된다. 이 때문에, 도 7에 도시한 바와 같이, 실시예 1은 실시예 2∼실시예 4와 비교하여, 면적 저항(RA) 및 MR 변화율이 더욱 높게 되었다고 생각된다.
<실시예 5>
이하의 재료를 이용하여, 도 2의 (b)에 도시한 자기 저항 효과 소자를 제작하였다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
하부 핀층(141): Co90Fe10[4㎚]
반강자성 결합층(142): Ru[0.85㎚]
제1 상부 핀층(144): Co90Fe10[2㎚]
SF층(21): 실시예 1∼실시예 4 중 어느 하나의 질화층
제2 상부 핀층(145): Co90Fe10[2㎚]
스페이서층(올 메탈)(16): Cu[3㎚]
프리층(18): Co90Fe10[4㎚]
캡층(19): Cu[1㎚]/Ru[10㎚]
상부 전극(20)
<실시예 6>
이하의 재료를 이용하여, 도 2의 (a)에 도시한 자기 저항 효과 소자를 제작하였다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
하부 핀층(141): Co90Fe10[4㎚]
반강자성 결합층(142): Ru[0.85㎚]
제1 상부 핀층(144): Co90Fe10[2㎚]
SF층(21): 실시예 1∼실시예 4 중 어느 하나의 질화층
제2 상부 핀층(145): Co90Fe10[2㎚]
스페이서층(CCP-NOL)(16): Al2O3 절연층(161) 및 Cu 전류 패스(162)
프리층(18): Co90Fe10[4㎚]
캡층(19): Cu[1㎚]/Ru[10㎚]
상부 전극(20)
<실시예 7>
이하의 재료를 이용하여, 도 1의 (a)에 도시한 자기 저항 효과 소자를 제작하였다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
핀층(14): Co90Fe10[4㎚]/Ru[0.85㎚]/Co90Fe10[4㎚]
스페이서층(CCP-NOL)(16): Al2O3 절연층(161) 및 Cu 전류 패스(162)
하부 프리층(181): Co90Fe10[2㎚]
SF층(21): 실시예 1∼실시예 4 중 어느 하나의 질화층
상부 프리층(182): Co90Fe10[2㎚]
캡층(19): Cu[1㎚]/Ru[10㎚]
상부 전극(20)
<실시예 8>
이하의 재료를 이용하여, 도 3의 (b)에 도시한 자기 저항 효과 소자를 제작 하였다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
하부 핀층(141): Co90Fe10[4㎚]
반강자성 결합층(142): Ru[0.85㎚]
제1 상부 핀층(144): Co90Fe10[2㎚]
SF층(22): 실시예 1∼실시예 4 중 어느 한쪽의 질화층
제2 상부 핀층(145): Co90Fe10[2㎚]
스페이서층(올 메탈)(16): Cu[3㎚]
하부 프리층(181): Co90Fe10[2㎚]
SF층(21): 실시예 1∼실시예 4 중 어느 한쪽의 질화층
상부 프리층(182): Co90Fe10[2㎚]
캡층(19): Cu[1㎚]/Ru[10㎚]
상부 전극(20)
<실시예 9>
이하의 재료를 이용하여, 도 3의 (a)에 도시한 자기 저항 효과 소자를 제작하였다.
하부 전극(11)
기초층(12): Ta[1㎚]/Ru[2㎚]
피닝층(13): Ir22Mn78[7㎚]
하부 핀층(141): Co90Fe10[4㎚]
반강자성 결합층(142): Ru[0.85㎚]
제1 상부 핀층(144): Co90Fe10[2㎚]
SF층(22): 실시예 1 내지 실시예 4 중 어느 하나의 질화층
제2 상부 핀층(145): Co90Fe10[2㎚]
스페이서층(CCP-NOL)(16): Al2O3 절연층(161) 및 Cu 전류 패스(162)
하부 프리층(181): Co90Fe10[2㎚]
SF층(21): 실시예 1∼실시예 4 중 어느 하나의 질화층
상부 프리층(182): Co90Fe10[2㎚]
캡층(19): Cu[1㎚]/Ru[10㎚]
상부 전극(20)
이들 실시예 5∼실시예 9의 자기 저항 효과 소자에서도, 실시예 1∼실시예 4의 자기 저항 효과 소자와 마찬가지의 효과를 얻을 수 있다.
<자기 저항 효과 소자의 응용>
이하, 실시 형태에 따른 자기 저항 효과 소자의 응용에 대하여 설명한다.
CPP 소자의 소자 저항 RA는, 고밀도 대응의 관점으로부터, 0·5mΩ·㎛2 이하가 바람직하고, 0.3Ω·㎛2 이하가 보다 바람직하다. 소자 저항 RA를 산출하는 경우에는, CPP 소자의 저항 R에 스핀 밸브막의 통전 부분의 실효 면적 A를 곱한다. 여기에서, 소자 저항 R은 직접 측정할 수 있다. 한편, 스핀 밸브막의 통전 부분의 실효 면적 A는 소자 구조에 의존하는 값이기 때문에, 그 결정에는 주의를 요한다.
예를 들면, 스핀 밸브막의 전체를 실효적으로 센싱하는 영역으로서 패터닝하고 있는 경우에는, 스핀 밸브막 전체의 면적이 실효 면적 A로 된다. 이 경우, 소자 저항을 알맞게 설정하는 관점으로부터, 스핀 밸브막의 면적을 적어도 0.04㎛2 이하로 하고, 300Gbpsi 이상의 기록 밀도에서는 0.02㎛2 이하로 한다.
그러나，스핀 밸브막에 접하여 스핀 밸브막보다 면적이 작은 하부 전극(11) 또는 상부 전극(20)을 형성한 경우에는, 하부 전극(11) 또는 상부 전극(20)의 면적이 스핀 밸브막의 실효 면적 A로 된다. 하부 전극(11) 또는 상부 전극(20)의 면적이 서로 다른 경우에는, 작은 쪽의 전극의 면적이 스핀 밸브막의 실효 면적 A로 된다. 이 경우, 소자 저항을 알맞게 설정하는 관점으로부터, 작은 쪽의 전극의 면적을 적어도 0.04㎛2 이하로 한다.
스핀 밸브막의 면적이 가장 작은 부분은 상부 전극(20)과 접촉하고 있는 부분이므로, 그 폭을 트랙 폭 Tw라고 생각한다. 또한，하이트 방향에 관해서는, 역시 상부 전극(20)과 접촉하고 있는 부분이 가장 작으므로, 그 폭을 하이트 길이 D 라고 생각한다. 스핀 밸브막의 실효 면적 A는, A=Tw×D로 된다.
실시 형태에 따른 자기 저항 효과 소자에서는, 전극 사이의 저항 R을 100Ω 이하로 할 수 있다. 이 저항 R은, 예를 들면 헤드 짐벌 어셈블리(HGA)의 선단에 장착한 재생 헤드부의 2개의 전극 패드간에서 측정되는 저항값이다.
실시 형태에 따른 자기 저항 효과 소자에서, 핀층(14) 또는 프리층(18)이 fcc 구조인 경우에는, fcc(111) 배향성을 갖는 것이 바람직하다. 핀층(14) 또는 프리층(18)이 bcc 구조를 갖는 경우에는, bcc(110) 배향성을 갖는 것이 바람직하다. 핀층(14) 또는 프리층(18)이 hcp 구조를 갖는 경우에는, hcp(001) 배향 또는 hcp(110) 배향성을 갖는 것이 바람직하다.
본 발명의 실시 형태에 따른 자기 저항 효과 소자의 결정 배향성은, 분산각에서 5.0도 이내가 바람직하고, 3.5도 이내가 보다 바람직하며, 3.0도 이내가 보다 바람직하다. 이것은, X선 회절의 θ-2θ 측정에 의해 얻어지는 피크 위치에서의 로킹 커브의 반값폭으로서 구해진다. 또한，소자 단면으로부터의 나노 디프랙션 스폿에서의 스폿의 분산 각도로서 검지할 수 있다.
반강자성막의 재료에도 의존하지만, 일반적으로 반강자성막과 핀층(14)/스페이서층(16)/프리층(18)에서는 격자 간격이 서로 다르기 때문에，각각의 층에서 배향의 분산각을 따로따로 산출하는 것이 가능하다. 예를 들면，백금망간(PtMn)과 핀층(14)/스페이서층(16)/프리층(18)에서는, 격자 간격이 서로 다른 것이 많다. 백금망간(PtMn)은 비교적 두꺼운 막이기 때문에，결정 배향의 변동을 측정하는 것에는 적합한 재료이다. 핀층(14)/스페이서층(16)/프리층(18)에 대해서는, 핀 층(14)과 프리층(18)에서 결정 구조가 bcc 구조와 fcc 구조라고 하는 것과 같이 서로 다른 경우도 있다. 이 경우, 핀층(14)과 프리층(18)은 각각 서로 다른 분산각을 갖게 된다.
<자기 헤드>
도 9는, 실시 형태에 따른 자기 저항 효과 소자를 자기 헤드에 내장한 상태를 나타내고 있다. 도 9는, 자기 기록 매체(도시 생략)에 대향하는 매체 대향면에 대하여, 거의 평행한 방향으로 자기 저항 효과 소자를 절단한 단면도이다. 도 10은, 이 자기 저항 효과 소자를 매체 대향면 ABS에 대하여 수직인 방향으로 절단한 단면도이다.
도 9에 도시한 자기 헤드는, 소위 하드 어버티드(hard abutted) 구조를 갖는다. 자기 저항 효과막 SV의 상하에는, 하부 전극(11)과 상부 전극(20)이 각각 형성되어 있다. 도 9에서, 자기 저항 효과막의 양측면에는, 바이어스 자계 인가막(41)과 절연막(42)이 적층하여 형성되어 있다. 도 10에 도시한 바와 같이, 자기 저항 효과막의 매체 대향면에는 보호층(43)이 형성되어 있다.
자기 저항 효과막에 대한 센스 전류는, 그 상하에 배치된 하부 전극(11), 상부 전극(20)에 의해 화살표 A로 나타낸 바와 같이, 막면에 대하여 거의 수직 방향으로 통전된다. 또한，좌우에 형성된 한쌍의 바이어스 자계 인가막(41, 41)에 의해, 자기 저항 효과막에는 바이어스 자계가 인가된다. 이 바이어스 자계에 의해, 자기 저항 효과막의 프리층(18)의 자기 이방성을 제어하여 단자구화함으로써 그 자구 구조가 안정화되어, 자벽의 이동에 수반하는 바크하우젠 노이즈(Barkhausen noise)를 억제할 수 있다. 자기 저항 효과막의 S/N비가 향상되어 있으므로, 자기 헤드에 응용한 경우에 고감도의 자기 재생이 가능하게 된다.
<하드디스크 및 헤드 짐벌 어셈블리>
도 10에 도시한 자기 헤드는, 기록 재생 일체형의 자기 헤드 어셈블리에 내장하여, 자기 기록 장치에 탑재할 수 있다. 도 11은, 이와 같은 자기 기록 장치의 개략 구성을 예시하는 주요부 사시도이다. 본 실시 형태의 자기 기록 장치(150)는, 로터리 액튜에이터를 이용한 형식의 장치이다. 도 10에서, 자기 디스크(200)는, 스핀들(152)에 장착되고, 도시하지 않은 구동 장치 제어부로부터의 제어 신호에 응답하는 도시하지 않은 모터에 의해 화살표 A의 방향으로 회전한다. 본 실시 형태의 자기 기록 장치(150)는, 복수의 자기 디스크(200)를 구비하여도 된다.
자기 디스크(200)에 저장하는 정보의 기록 재생을 행하는 헤드 슬라이더(153)는, 박막 형상의 서스펜션(154)의 선단에 부착되어 있다. 헤드 슬라이더(153)는, 전술한 어느 하나의 실시 형태에 따른 자기 저항 효과 소자를 포함하는 자기 헤드를 그 선단 부근에 탑재하고 있다.
자기 디스크(200)가 회전하면，헤드 슬라이더(153)의 매체 대향면(ABS)은 자기 디스크(200)의 표면으로부터 소정의 부상량을 갖고 유지된다. 혹은 슬라이더가 자기 디스크(200)와 접촉하는 소위「접촉 주행형」이어도 된다.
서스펜션(154)은 액튜에이터 암(155)의 일단에 접속되어 있다. 액튜에이터 암(155)의 타단에는, 리니어 모터의 일종인 보이스 코일 모터(156)가 설치되어 있다. 보이스 코일 모터(156)는, 보빈부에 감긴 도시하지 않은 구동 코일과, 이 코 일을 사이에 끼우도록 대향하여 배치된 영구 자석 및 대향 요크로 이루어지는 자기 회로로 구성된다.
액튜에이터 암(155)은, 스핀들(157)의 상하 2개소에 설치된 도시하지 않은 볼 베어링에 의해 유지되고, 보이스 코일 모터(156)에 의해 회전 섭동을 자유롭게 할 수 있도록 되어 있다.
도 12는, 액튜에이터 암(155)으로부터 앞의 헤드 짐벌 어셈블리를 디스크측으로부터 바라본 확대 사시도이다. 즉, 어셈블리(160)는, 액튜에이터 암(155)을 갖고，액튜에이터 암(155)의 일단에는 서스펜션(154)이 접속되어 있다. 서스펜션(l54)의 선단에는, 전술한 어느 하나의 실시 형태에 따른 자기 저항 효과 소자를 포함하는 자기 헤드를 구비하는 헤드 슬라이더(153)가 부착되어 있다. 서스펜션(154)은 신호의 기입 및 판독용의 리드선(164)을 갖고，이 리드 선(164)과 헤드 슬라이더(153)에 내장된 자기 헤드의 각 전극이 전기적으로 접속되어 있다. 도 12에서 참조 부호 165는 어셈블리(160)의 전극 패드이다.
본 실시 형태에 의하면, 전술한 자기 저항 효과 소자를 포함하는 자기 헤드를 구비함으로써, 높은 기록 밀도로 자기 디스크(200)에 자기적으로 기록된 정보를 확실하게 판독하는 것이 가능하게 된다.
<자기 메모리>
실시 형태에 따른 자기 저항 효과 소자를 탑재한 자기 메모리에 대하여 설명한다. 실시 형태에 따른 자기 저항 효과 소자를 이용하여, 예를 들면 메모리 셀이 매트릭스 형상으로 배치된 랜덤 액세스 자기 메모리(MRAM: magnetic random access memory) 등의 자기 메모리를 실현할 수 있다.
도 13은, 실시 형태에 따른 자기 메모리의 매트릭스 구성의 일례를 나타내는 도면이다. 이 도 13은, 메모리 셀을 어레이 형상으로 배치한 경우의 회로 구성을 나타낸다. 어레이 내의 1비트를 선택하기 위해서, 열 디코더(350), 행 디코더(351)가 구비되어 있으며, 비트선(334)과 워드선(332)에 의해 스위칭 트랜지스터(330)가 온으로 되어 일의로 선택되고, 센스 앰프(352)에 의해 검출함으로써 자기 저항 효과막 내의 자기 기록층(프리층)에 기록된 비트 정보를 읽어낼 수 있다. 비트 정보를 기입할 때는, 특정한 기입 워드선(323)과 비트선(322)에 기입 전류를 흘려서 발생하는 자장을 인가한다.
도 14는, 실시 형태에 따른 자기 메모리의 매트릭스 구성의 다른 예를 나타내는 도면이다. 이 경우, 매트릭스 형상으로 배선된 비트선(322)과 워드선(334)이, 각각 디코더(360, 361)에 의해 선택되고, 어레이 내의 특정한 메모리 셀이 선택된다. 각각의 메모리 셀은, 자기 저항 효과막 SV와 다이오드 D가 직렬로 접속된 구조를 갖는다. 여기에서, 다이오드 D는, 선택된 자기 저항 효과막 SV 이외의 메모리 셀에서 센스 전류가 우회하는 것을 방지하는 역할을 갖는다. 기입은, 특정한 비트선(322)과 기입 워드선(323)에 각각에 기입 전류를 흘려서 발생하는 자장에 의해 행해진다.
도 15는, 본 발명의 실시 형태에 따른 자기 메모리의 주요부를 나타내는 단면도이다. 도 16은, 도 15의 A-A'선을 따르는 단면도이다. 이들 도면에 도시한 구조는, 도 13 또는 도 14에 도시한 자기 메모리에 포함되는 1비트분의 메모리 셀 에 대응한다. 이 메모리 셀은, 기억 소자 부분(311)과 어드레스 선택용 트랜지스터 부분(312)을 갖는다.
기억 소자 부분(311)은, 자기 저항 효과막 SV와, 이것에 접속된 한 쌍의 배선(322, 324)을 갖는다.
한편，어드레스 선택용 트랜지스터 부분(312)에는, 비아(326) 및 매립 배선(328)을 통해서 접속된 트랜지스터(330)가 형성되어 있다. 이 트랜지스터(330)는, 게이트에 인가되는 전압에 따라서 스위칭 동작을 하고, 자기 저항 효과막 SV와 배선(334)의 전류 경로의 개폐를 제어한다.
또한，자기 저항 효과막 SV의 아래쪽에는, 기입 배선(323)이, 배선(322)과 거의 직교하는 방향으로 설치되어 있다. 이들 기입 배선(322, 323)은, 예를 들면 알루미늄(Al), 구리(Cu), 텅스텐(W), 탄탈(Ta) 혹은 이들 중 어느 하나를 함유하는 합금에 의해 형성할 수 있다.
이와 같은 구성의 메모리 셀에서, 비트 정보를 자기 저항 효과막 SV에 기입할 때에는, 배선(322, 323)에 기입 펄스 전류를 흘리고, 그들 전류에 의해 유기되는 합성 자장을 인가함으로써 자기 저항 효과막의 기록층의 자화를 적절히 반전시킨다.
또한，비트 정보를 읽어낼 때에는, 배선(322)과, 자기 기록층을 포함하는 자기 저항 효과막 SV와, 하부 전극(324)을 통하여 센스 전류를 흘리고, 자기 저항 효과막 SV의 저항값 또는 저항값의 변화를 측정한다.
실시 형태에 따른 자기 메모리는, 전술한 실시 형태에 따른 자기 저항 효과 소자를 이용함으로써, 셀 사이즈를 미세화하여도, 기록층의 자구를 확실하게 제어하여 확실한 기입을 확보할 수 있고, 또한, 읽어내기도 확실하게 행할 수 있다.
<그 밖의 실시 형태>
본 발명은 상기의 실시 형태에 한정되지 않고 확장, 변경 가능하며, 확장, 변경한 실시 형태도 본 발명의 기술적 범위에 포함된다. 자기 저항 효과막의 구체적인 구조나, 기타, 전극, 바이어스 인가막, 절연막 등의 형상이나 재질에 관해서는, 당업자가 공지의 범위로부터 적절히 선택함으로써 본 발명을 마찬가지로 실시하여, 마찬가지의 효과를 얻을 수 있다. 예를 들면，자기 저항 효과 소자를 재생용 자기 헤드에 적용할 때에, 소자의 상하에 자기 실드를 부여함으로써, 자기 헤드의 검출 분해능을 규정할 수 있다.
또한，본 발명의 실시 형태는, 길이 자기 기록 방식뿐만 아니라, 수직 자기 기록 방식의 자기 헤드 혹은 자기 재생 장치에 대해서도 적용할 수 있다. 또한，본 발명의 자기 기록 장치는, 특정한 기록 매체를 정상적으로 구비한 소위 고정식의 것이어도 되며, 한편, 기록 매체를 교체 가능한 소위「리무버블」방식의 것이어도 된다.
그 밖에, 본 발명의 실시 형태를 기초로 하여, 당업자가 적절히 설계 변경하여 실시할 수 있는 모든 자기 저항 효과 소자, 자기 헤드, 자기 기록 장치 및 자기 메모리도 마찬가지로 본 발명의 범위에 속한다. 예를 들면, 본 발명의 실시 형태에 따른 자기 저항 효과 소자는 고기록 밀도에 대응한 모든 HDD에 이용할 수 있으며, 민생 용도로 사용되는 퍼스널 컴퓨터, 휴대형 음악·비디오 플레이어, 카 내비 게이션, 비디오 무비 등의 기록 장치에 적용할 수 있다.
도 1은 실시 형태에 따른 자기 저항 효과 소자의 단면도.
도 2는 실시 형태에 따른 자기 저항 효과 소자의 단면도.
도 3은 실시 형태에 따른 자기 저항 효과 소자의 단면도.
도 4는 실시 형태에 따른 자기 저항 효과 소자의 제조 방법을 설명하는 단면도.
도 5는 실시 형태에 따른 자기 저항 효과 소자를 제조하기 위해서 이용되는 장치의 구성도.
도 6은 도 5의 변환 처리 챔버의 일례를 나타내는 구성도.
도 7은 실시예 1∼실시예 4 및 비교예 1의 자기 저항 효과 소자의 면적 저항(RA)과 MR 변화율을 나타내는 도면.
도 8은 질소 또는 산소에 폭로하기 전의 금속 모재의 Fe 조성과 MR 변화율과의 관계를 나타내는 도면.
도 9는 실시 형태에 따른 자기 헤드의 단면도.
도 10은 실시 형태에 따른 자기 헤드의 단면도.
도 11은 실시 형태에 따른 자기 기록 재생 장치의 사시도.
도 12는 실시 형태에 따른 자기 헤드 짐벌 어셈블리의 사시도.
도 13은 실시 형태에 따른 자기 메모리의 매트릭스 구성의 일례를 나타내는 도면.
도 14는 실시 형태에 따른 자기 메모리의 매트릭스 구성의 다른 예를 나타내 는 도면.
도 15는 실시 형태에 따른 자기 메모리의 주요부를 나타내는 단면도.
도 16은 도 15의 A-A'선을 따르는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 기판 SV: 자기 저항 효과막
11: 하부 전극 12: 기초층
13: 피닝층 14: 핀층
141: 하부 핀층 142: 자기 결합층
143: 상부 핀층 15: 하부 금속층
16: 스페이서층 161: 절연층
162: 전류 패스 17: 상부 금속층
18: 프리층 19: 캡층
20: 상부 전극 21, 22: SF층
41: 바이어스 자계 인가막 42: 절연막
43: 보호층 50: 반송 챔버
51: 로드 락 챔버 52: 프리클리닝 챔버
53: 제1 금속 성막 챔버 54: 제2 금속 성막 챔버
60: 변환 처리 챔버 61: 진공 펌프
62: 공급관 70: 이온 소스
71, 72, 73: 그리드 74: 뉴트라이저
75: 플라즈마 여기원 80: 기판 홀더
150: 자기 기록 재생 장치 152: 스핀들
153: 헤드 슬라이더 154: 서스펜션
155: 액튜에이터 암 156: 보이스 코일 모터
157: 스핀들 160: 자기 헤드 어셈블리
164: 리드선 200: 자기 기록 자기 디스크
311: 기억 소자 부분 312: 선택용 트랜지스터 부분
322: 비트선 323: 워드선
326: 비아 330: 스위칭 트랜지스터
350: 열 디코더 351: 행 디코더
352: 센스 앰프 360: 디코더

Claims (11)

  1. 자화 방향이 실질적으로 한 방향으로 고착된 자화 고착층과, 자화 방향이 외부 자계에 대응하여 변화하는 자화 자유층과, 상기 자화 고착층과 상기 자화 자유층 사이에 형성된 중간층과, 상기 자화 고착층 또는 자화 자유층 위에 형성된 캡층과, 상기 자화 고착층 내, 상기 자화 자유층 내, 상기 자화 고착층과 상기 중간층과의 계면, 상기 중간층과 상기 자화 자유층과의 계면 및 상기 자화 고착층 또는 자화 자유층과 상기 캡층과의 계면 중 어느 하나에 형성된 기능층을 포함하는 자기 저항 효과막과,
    상기 자기 저항 효과막의 막면에 수직으로 전류를 흐르게 하기 위한 한 쌍의 전극을 갖고,
    상기 기능층은, Fe 함유량이 5원자％ 이상인 금속 재료와 질소를 함유하는 층으로 이루어지는 것을 특징으로 하는 자기 저항 효과 소자.
  2. 제1항에 있어서,
    상기 기능층의 결정 배향의 분산각이 5도 이하인 것을 특징으로 하는 자기 저항 효과 소자.
  3. 제1항에 있어서,
    상기 자화 고착층 또는 상기 자화 자유층의 결정 배향의 분산각이 5도 이하 인 것을 특징으로 하는 자기 저항 효과 소자.
  4. 제1항에 있어서,
    상기 중간층은 Au, Ag 및 Cu로 이루어지는 군으로부터 선택된 원소를 함유하는 금속층인 것을 특징으로 하는 자기 저항 효과 소자.
  5. 제1항에 있어서,
    상기 중간층은 산소 또는 질소를 함유하는 절연층 및 상기 절연층을 관통하는 전류 패스를 포함하는 것을 특징으로 하는 자기 저항 효과 소자.
  6. 제5항에 있어서,
    상기 전류 패스는 Au, Ag, Cu, Fe, Co 및 Ni로 이루어지는 군으로부터 선택된 원소를 함유하는 것을 특징으로 하는 자기 저항 효과 소자.
  7. 제1항의 자기 저항 효과 소자를 갖는 자기 헤드 짐벌 어셈블리.
  8. 제7항의 자기 헤드 짐벌 어셈블리를 갖는 자기 기록 장치.
  9. 자화 방향이 실질적으로 한 방향으로 고착된 자화 고착층과, 자화 방향이 외부 자계에 대응하여 변화하는 자화 자유층과, 상기 자화 고착층과 상기 자화 자유 층 사이에 형성된 중간층과, 상기 자화 고착층 또는 자화 자유층 위에 형성된 캡층과, 상기 자화 고착층 내, 상기 자화 자유층 내, 상기 자화 고착층과 상기 중간층과의 계면, 상기 중간층과 상기 자화 자유층과의 계면 및 상기 자화 고착층 또는 자화 자유층과 상기 캡층과의 계면 중 어느 하나에 형성된 기능층을 포함하는 자기 저항 효과막과, 상기 자기 저항 효과막의 막면에 수직으로 전류를 흐르게 하기 위한 한 쌍의 전극을 갖는 자기 저항 효과 소자의 제조 방법으로서,
    상기 기능층을 형성하는데 있어서, Fe 함유량이 5원자％ 이상인 금속층을 성막하는 공정과, 상기 금속층을 질소 분위기 속에 폭로(暴露)하는 공정을 1 모듈로 하고, 이 모듈을 2회 이상 반복하는 것을 특징으로 하는 자기 저항 효과 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 기능층의 막 두께를 T 나노미터, 상기 모듈의 반복 횟수를 N으로 할 때,
    N≥(T/0.5)×x
    (여기에서, x는 1∼2의 상수, T≥1)
    을 만족시키는 것을 특징으로 하는 자기 저항 효과 소자의 제조 방법.
  11. 제9항에 있어서,
    1회에 성막하는 상기 금속층의 막 두께가 1㎚ 이하인 것을 특징으로 하는 자 기 저항 효과 소자의 제조 방법.
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