KR20090058874A - Laminated semiconductor package and method for manufacturing the same - Google Patents
Laminated semiconductor package and method for manufacturing the same Download PDFInfo
- Publication number
- KR20090058874A KR20090058874A KR1020070125666A KR20070125666A KR20090058874A KR 20090058874 A KR20090058874 A KR 20090058874A KR 1020070125666 A KR1020070125666 A KR 1020070125666A KR 20070125666 A KR20070125666 A KR 20070125666A KR 20090058874 A KR20090058874 A KR 20090058874A
- Authority
- KR
- South Korea
- Prior art keywords
- wafer
- interpose
- semiconductor package
- laminated semiconductor
- pads
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 23
- 238000000034 method Methods 0.000 title claims description 35
- 235000012431 wafers Nutrition 0.000 claims description 161
- 239000002184 metal Substances 0.000 claims description 44
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 43
- 229910000679 solder Inorganic materials 0.000 claims description 41
- 229910052718 tin Inorganic materials 0.000 claims description 33
- 238000007789 sealing Methods 0.000 claims description 21
- 238000005520 cutting process Methods 0.000 claims description 16
- 229910052802 copper Inorganic materials 0.000 claims description 8
- 229910052797 bismuth Inorganic materials 0.000 claims description 7
- 229910052738 indium Inorganic materials 0.000 claims description 7
- 229910052737 gold Inorganic materials 0.000 claims description 6
- 230000008569 process Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 230000008901 benefit Effects 0.000 description 3
- 238000011161 development Methods 0.000 description 3
- 238000004806 packaging method and process Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 239000006059 cover glass Substances 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000012858 packaging process Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Micromachines (AREA)
Abstract
Description
본 발명은 적층 반도체 패키지 및 이의 제조 방법에 관한 것으로, 특히 MEMS 소자가 형성된 웨이퍼와 ASIC 또는 ROIC 소자가 형성된 웨이퍼를 본딩한 적층 반도체 패키지 및 이의 제조 방법에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a laminated semiconductor package and a method for manufacturing the same, and more particularly, to a laminated semiconductor package and a method for manufacturing the same, in which a wafer on which a MEMS device is formed and a wafer on which an ASIC or ROIC device is formed are bonded.
본 발명은 정보통신부 및 정보통신연구진흥원의 IT산업기반조성사업의 일환으로 수행한 연구로부터 도출된 것이다[과제관리번호: 2007-기반-12, 과제명: RFID/USN 실환경 적용 및 MEMS 제품 최적화 공정 기술 개발].The present invention is derived from a study conducted as part of the IT industry infrastructure development project of the Ministry of Information and Communication and the Ministry of Information and Telecommunication Research and Development. [Task Management No .: 2007-Based-12, Title: RFID / USN Real Environment Application and MEMS Product Optimization] Process technology development].
MEMS(Micro Electro Mechanical System)란 반도체 가공 기술을 이용하여 센서, 마이크로 액츄에이터, 자이로스코프 등을 가공하는 기술 분야를 말한다. 따라서, 반도체 기술이 갖는 정밀 가공성, 제품간 균일성, 우수한 생산성 등이 적용되어 성능을 향상시키고 가격을 낮추는 기술로 인정되고 있다. MEMS (Micro Electro Mechanical System) refers to a technical field for processing sensors, micro actuators, gyroscopes, etc. using semiconductor processing technology. Therefore, it is recognized as a technology for improving the performance and lowering the price by applying the precision workability, uniformity between products, excellent productivity and the like of the semiconductor technology.
MEMS 소자들, 예를 들면 가속도 센서나 각속도 센서 및 공진형 자이로스코프 등과 같은 소자는 보호를 위하여 또는 감도를 높이기 위하여 패키징된다. MEMS 소 자 제조 기술의 급속한 발전으로 고밀도 및 소형화가 실혐됨으로써 패키지도 이에 따른 소형화가 요구된다. MEMS devices, for example, acceleration sensors or devices such as angular velocity sensors and resonant gyroscopes, are packaged for protection or to increase sensitivity. The rapid development of MEMS device manufacturing technology has resulted in high density and miniaturization, and the package has to be miniaturized accordingly.
이에 따라 소자가 있는 웨이퍼 상태에서 패키지를 실시하는 웨이퍼 스케일 패키징이 많이 시도되고 있다. Accordingly, a lot of attempts have been made to wafer scale packaging in which wafers are packaged in the state where the device is present.
종래 일반적인 웨이퍼 스케일 패키징에 의한 MEMS 소자 패키지는 유리 계열의 덮개용 기판과 실리콘 계열의 소자용 기판을 양극 본딩하여 결합하는 구조로서, 덮개용 유리 기판의 두께로 인하여 그 두께가 두꺼워질 수 밖에 없고 유리 기판에 형성되는 큰 비아홀로 인해 사이즈를 줄이는 데에 한계가 있다. 이러한 크기가 큰 MEMS 소자 패키지의 사용은 장치의 소형화를 저해하는 결과를 초래한다. Conventional MEMS device package by wafer scale packaging is a structure that bonds the glass-based cover substrate and the silicon-based device substrate by anodic bonding, the thickness of the cover glass substrate is bound to be thick and glass Large via holes formed in the substrate limit the size reduction. The use of such large MEMS device packages results in a reduction in device miniaturization.
또한, 평면 상에 각각의 소자를 단위 소자의 상태로 배열하고 와이어 본딩 공정을 이용하는 방법은, MEMS 소자의 밀폐(hermetic) 특성이 요구되는 경우에 각각의 소자에 캡(cap)을 사용하여 기밀성을 유지하기 때문에 전체적인 패키지의 부피가 크고 공정이 복잡한 단점이 있다. In addition, the method of arranging each element in the state of a unit element on a plane and using a wire bonding process includes using a cap on each element when a hermetic characteristic of the MEMS element is required. The disadvantage is that the overall package is bulky and the process is complicated.
따라서, 적층 패키지의 두께를 줄이고 그 제조 공정을 단순화하기 위한 방법이 요구된다. Accordingly, what is needed is a method for reducing the thickness of a laminated package and simplifying its manufacturing process.
따라서, 본 발명의 목적은, MEMS 소자와 이를 구동하기 위한 ASIC(Application Specific Integrated Circuit) 또는 ROIC(Readout Integrated Circuit) 소자를 웨이퍼 레벨에서 본딩하여 기밀성을 유지하고 절단(sawing) 공정으로 패키징을 마무리함으로써 패키지의 크기를 줄이고 그 제조 공정을 단순화하기 위한 방법을 제공하는 데에 있다. Accordingly, an object of the present invention is to bond a MEMS device and an Application Specific Integrated Circuit (ASIC) or a Readout Integrated Circuit (ROIC) device for driving the same at the wafer level to maintain airtightness and to finish packaging in a sawing process. It is to provide a method for reducing the size of the package and simplify the manufacturing process.
이를 위하여, 본 발명의 일실시 예에 따른 적층 반도체 패키지는, MEMS 소자가 형성된 제 1 웨이퍼; 상기 제 1 웨이퍼 상에 위치하며, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼; 및 상기 제 1 및 제 2 웨이퍼 사이에 위치하여 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하며, 적어도 일 측면에는 PCB 기판과의 전기적 연결을 위한 전극 패드가 형성된 인터포즈 웨이퍼를 포함한다. To this end, the stacked semiconductor package according to an embodiment of the present invention, the first wafer on which the MEMS device is formed; A second wafer positioned on the first wafer and having an ASIC or ROIC element formed thereon; And an interpose wafer positioned between the first and second wafers to electrically connect the MEMS device and the ASIC or ROIC device, and at least one side of which has an electrode pad for electrical connection with the PCB substrate.
또한, 이를 위하여, 본 발명의 일실시 예에 따른 적층 반도체 패키지 제조 방법은, (a) MEMS 소자가 형성된 제 1 웨이퍼를 제공하는 단계; (b) ASIC 소자 또는 ROIC 소자가 형성된 제 2 웨이퍼를 제공하는 단계; (c) 다수 개의 비아가 배열되어 있으며, 상기 MEMS 소자와 상기 ASIC 또는 ROIC 소자를 전기적으로 연결하기 위한 금속 배선이 형성된 인터포즈 웨이퍼를 제공하는 단계; (d) 상기 제 1 웨이퍼, 인터포즈 웨이퍼 및 제 2 웨이퍼를 차례로 적층하여 본딩하는 단계; 및 (d) 하 나의 상기 MEMS 소자와 하나의 상기 ASIC 또는 ROIC 소자를 포함하도록 적층된 구조물을 절단하되, 상기 절단 시에 적어도 하나의 상기 비아의 중심 축을 따라 절단함으로써 상기 인터포즈 웨이퍼의 적어도 일 측면에 PCB 기판과의 전기적 연결을 위한 전극 패드를 생성하는 단계를 포함한다. In addition, for this purpose, a method of manufacturing a laminated semiconductor package according to an embodiment of the present invention, (a) providing a first wafer on which the MEMS device is formed; (b) providing a second wafer having an ASIC device or a ROIC device formed thereon; (c) providing an interpose wafer having a plurality of vias arranged thereon, wherein metal interconnects are formed to electrically connect the MEMS device and the ASIC or ROIC device; (d) stacking and bonding the first wafer, the interposed wafer, and the second wafer in sequence; And (d) cutting at least one side of the interpose wafer by cutting a stacked structure comprising one of the MEMS device and one of the ASIC or ROIC devices, cutting along the central axis of at least one of the vias during the cutting. Generating an electrode pad for electrical connection with the PCB substrate.
본 발명은, 인터포즈 웨이퍼를 사용하여 MEMS 소자와 ASIC 또는 ROIC 소자를 본딩함으로써 반도체 패키지의 크기를 줄이고, MEMS 소자의 기밀성을 유지할 수 있는 장점이 있다. The present invention has the advantage of reducing the size of the semiconductor package and maintaining the airtightness of the MEMS device by bonding the MEMS device and the ASIC or ROIC device using an interpose wafer.
또한, 본 발명은, 인터포즈 웨이퍼의 측면에 형성된 전극 패드를 PCB 기판과 연결함으로써 그 부피를 줄이고 공정 비용을 절감할 수 있는 이점이 있다. In addition, the present invention, by connecting the electrode pad formed on the side of the interpose wafer and the PCB substrate has the advantage that can be reduced in volume and process cost.
하기에서 본 발명을 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 그리고 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 또한, 하기의 설명에서 어떤 층 위에 다른 층이 존재한다고 할 때, 상기 두 층은 인접할 수도 있고, 그 사이에 제 3의 층이 존재할 수도 있다. In the following description of the present invention, when it is determined that detailed descriptions of related known functions or configurations may unnecessarily obscure the gist of the present invention, the detailed description thereof will be omitted. Terms to be described later are terms defined in consideration of functions in the present invention, and may be changed according to intentions or customs of users or operators. Therefore, the definition should be made based on the contents throughout the specification. In addition, in the following description, when another layer is present on a layer, the two layers may be adjacent to each other, and a third layer may be present therebetween.
이하에서는, 인터포즈 웨이퍼를 이용하여 웨이퍼 레벨에서 MEMS 소자와 ASIC 또는 ROIC 소자를 본딩함으로써 공정을 단순화 시키고 비용을 절감시킨 반도체 적층 패키지의 제조 방법 및 이에 의하여 제조된 반도체 적층 패키지에 대하여 설명하기로 한다. Hereinafter, a method of manufacturing a semiconductor stack package and a method of manufacturing a semiconductor stack package by simplifying a process and reducing costs by bonding an MEMS device and an ASIC or ROIC device at a wafer level using an interpose wafer will be described. .
이하, 본 발명의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 일실시 예에 따른 반도체 적층 패키지의 단면도이다. 도 1을 참조하면, 본 발명의 일실시 예에 따른 반도체 적층 패키지는 MEMS 소자가 형성된 제 1 웨이퍼(100), ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200) 및 상기 제 1 웨이퍼(100)와 상기 제 2 웨이퍼(200)를 전기적, 물리적으로 연결하는 인터포즈 웨이퍼(300)를 포함한다. 1 is a cross-sectional view of a semiconductor laminate package according to an embodiment of the present invention. Referring to FIG. 1, a semiconductor stack package according to an embodiment of the present invention may include a
제 1 웨이퍼(100)의 상부에는 MEMS 소자(110), 솔더 패드(111a, 111b) 및 실링 패드(121a, 121b)가 형성된다. The
솔더 패드(111a, 111b)는 제 1 웨이퍼(100)와 인터포즈 웨이퍼(300)를 본딩하며, 인터포즈 웨이퍼(300)와 MEMS 소자(110)를 전기적으로 연결한다. 만약, 인터포즈 웨이퍼(300)의 하단에 솔더 패드(311a, 311b)가 형성된 경우라면 제 1 웨이퍼(100)의 솔더 패드(111a, 111b)는 생략될 수 있다. The
실링 패드(121a, 121b)는 MEMS 소자(110)가 용접 밀폐(hermetic seal)를 요 구하는 경우 형성될 수 있으며, MEMS 소자(110)를 둘러싸며 MEMS 소자(110)의 주위에 형성된다. The sealing
제 2 웨이퍼(200)의 하부에는 솔더 패드(211a, 211b)가 형성된다. 솔더 패드(211a, 211b)는 제 2 웨이퍼(200)와 인터포즈 웨이퍼(300)를 본딩하며, 제 2 웨이퍼(200)에 형성된 ASIC 또는 ROIC 소자(미도시)와 인터포즈 웨이퍼(300)를 전기적으로 연결한다. 만약, 인터포즈 웨이퍼(300)의 상부에 솔더 패드(311c, 311d)가 형성된 경우라면 제 2 웨이퍼(200)의 솔더 패드(211a, 211b)는 생략될 수 있다.
한편, 상기 제 1 웨이퍼(100)에 형성된 솔더 패드(111a, 111b) 및 실링 패드(121a, 121b)와 상기 제 2 웨이퍼(200)의 하부에 형성된 솔더 패드(211a, 211b)는, 플럭스(flux)의 사용이 가능한 경우에는 Sn, Sn/Bi, Sn/In 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있으며, 소자의 오염 문제로 인하여 플럭스를 사용하지 않는 경우에는 Au/Sn으로 이루어질 수 있다. Meanwhile, the
인터포즈 웨이퍼(300)는, 솔더 패드(311a, 311b, 311c, 311d), 실링 패드(321a, 321b), 비아(331a, 331b), 금속 배선(341a, 341b, 341c, 341d) 및 전극 패드(351a, 351b)를 포함한다. The
솔더 패드(311a, 311b)는 제 1 웨이퍼(100)와 인터포즈 웨이퍼(300)를 본딩하며, 제 1 웨이퍼(100)에 형성된 MEMS 소자(110)를 인터포즈 웨이퍼(300)와 전기적으로 연결한다. 만약 제 1 웨이퍼(100)에 솔더 패드(111a, 111b)가 형성된 경우 라면 인터포즈 웨이퍼(300)의 솔더 패드(311a, 311b)는 생략될 수 있다. The
솔더 패드(311c, 311d)는 제 2 웨이퍼(200)와 인터포즈 웨이퍼(300)를 본딩하며, 제 2 웨이퍼(200)에 형성된 ASIC 또는 MEMS 소자(110)를 인터포즈 웨이퍼(300)와 전기적으로 연결한다. 만약 제 2 웨이퍼(200)의 하부에 솔더 패드(211a, 211b)가 형성된 경우라면 인터포즈 웨이퍼의 솔더 패드(311c, 311d)는 생략될 수 있다. The
실링 패드(321a, 321b)는, MEMS 소자(110)가 용접 밀폐(hermetic seal)를 요구하는 경우 형성될 수 있으며, MEMS 소자(110)를 둘러쌀 수 있는 위치에 형성된다. 만약 제 1 웨이퍼에 실링 패드(121a, 121b)가 형성된 경우라면 인터포즈 웨이퍼의 실링 패드(321a, 321b)는 생략될 수 있다. The
비아(331a, 331b)는, 인터포즈 웨이퍼(300) 내에 간격을 두고 서로 대향하여 위치하며, 금속 배선(341a, 341b, 341c, 341d)을 통하여 제 1 웨이퍼(100)와 제 2 웨이퍼(200)를 전기적으로 연결한다. 상기 비아(331a, 331b)는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있다. The
금속 배선(341a, 341b)은 인터포즈 웨이퍼(300)의 하단에 형성되며 각각 제 1 비아(331a)와 제 2 비아(331b)에 연결된다. The
금속 배선(341c, 341d)은 인터포즈 웨이퍼(300)의 상단에 형성되며 각각 제 1 비아(331a)와 제 2 비아(331b)에 연결된다.
전극 패드(351a, 351b)는, 인터포즈 웨이퍼(300)의 양 측면에 형성되며, 인터포즈 웨이퍼(300)를 PCB 기판과 전기적으로 연결한다. 전극 패드(351a, 351b)는 비아가 배열된 인터포즈 웨이퍼를 비아의 중심 축을 따라 절단함으로써 생긴 절단면에 위치하는 것으로서 비아(331a, 331b)와 마찬가지로 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나로 이루어질 수 있다. 인터포즈 웨이퍼를 비아의 중심 축을 따라 절단함으로써 생긴 절단면을 전극 패드(351a, 351b)로 이용하기 위한 공정은 후술하기로 한다. The
한편, 전극 패드는 인터포즈 웨이퍼(300)의 일 측면에만 형성될 수도 있는데 이를 도 2를 참조하여 설명하면 다음과 같다. Meanwhile, the electrode pad may be formed only on one side of the
도 2는 본 발명의 다른 실시 예에 따른 반도체 적층 패키지의 단면도이다. 도 2에 따른 반도체 적층 패키지의 기본적인 구성은 도 1에 따른 반도체 적층 패키지의 구성과 같으며, 이에 대한 상세한 설명은 생략한다. 2 is a cross-sectional view of a semiconductor laminate package in accordance with another embodiment of the present invention. The basic configuration of the semiconductor stack package according to FIG. 2 is the same as that of the semiconductor stack package according to FIG. 1, and a detailed description thereof will be omitted.
도 2를 참조하면, 본 발명의 일실시 예에 따른 인터포즈 웨이퍼(300)에는 일 측면에만 전극 패드(351a)가 형성되어 있다. 이 때, 금속 배선(341b, 341d)으로의 전기적인 연결을 위한 연결 금속 배선(341e)이 더 형성되어 있음을 알 수 있다. Referring to FIG. 2, an
도 2와 같이 형성된 패키지는 전극 패드(351a)가 한쪽 면에 위치하고 있기 때문에 이후 PCB 기판 등에 고정되는 경우에 한쪽 면의 정렬에만 집중할 수 있는 장점이 있다. The package formed as shown in FIG. 2 has an advantage that the
이하에서는 관련된 도면들을 참조하여 본 발명의 실시 예들에 따른 반도체 적층 패키지의 제조 방법에 대하여 설명한다. Hereinafter, a method of manufacturing a semiconductor laminated package according to embodiments of the present invention will be described with reference to the accompanying drawings.
먼저, 도 3을 참조하여 본 발명의 일실시 예에 따른 인터포즈 웨이퍼(300)의 제조 과정에 대하여 설명한다. First, a manufacturing process of the
먼저, 도 3의 (a)와 같이, 웨이퍼 상에 비아를 형성하고 각 비아를 금속으로 채워넣는다. 이 때, 비아를 채우는 데에는 Sn, Cu, Sn/Bi, Sn/In, Au/Sn 및 Sn/Ag/Cu 중 어느 하나의 금속을 이용할 수 있다. First, as shown in FIG. 3A, vias are formed on a wafer and each via is filled with metal. In this case, any one metal of Sn, Cu, Sn / Bi, Sn / In, Au / Sn, and Sn / Ag / Cu may be used to fill the via.
이후, 도 3의 (b)와 같이, 웨이퍼 상부에 3개씩의 비아를 잇는 금속 배선을 형성하고, 웨이퍼 하부에는 상기 3개의 비아 중 가운데 비아를 제외한 나머지 2개의 비아의 하단에 금속 배선을 형성한다. Thereafter, as shown in FIG. 3B, metal wires connecting three vias are formed in the upper portion of the wafer, and metal wirings are formed in the lower portion of the two vias except for the middle vias among the three vias. .
이후, 도 3의 (c)와 같이, 상부에 형성된 금속 배선의 상단에는 각 비아의 사이에 위치하도록 솔더 패드를 형성하고, 하부에 형성된 금속 배선의 하단에는 각각 1개의 솔더 패드를 형성한다. 또한, 웨이퍼 하단의 금속 배선이 형성되지 않은 부분에 MEMS 소자의 밀폐 특성을 위한 실링 패드를 형성한다. 상기 솔더 패드와 실링 패드가 생략될 수 있음은 앞서 언급한 바와 같다. Thereafter, as illustrated in FIG. 3C, solder pads are formed on the upper ends of the metal wires formed on the upper portions of the vias, and one solder pad is formed on the lower ends of the metal wires formed on the lower portions thereof. In addition, a sealing pad for sealing properties of the MEMS device is formed at a portion where the metal wiring at the bottom of the wafer is not formed. As described above, the solder pad and the sealing pad may be omitted.
도 3과 같이 인터포즈 웨이퍼를 제작함에 있어서는, MEMS 소자(110)가 형성된 제 1 웨이퍼(100)와 ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200)의 크기 및 각각의 웨이퍼에 형성된 솔더 패드, 실링 패드 등을 고려한 수치를 적용하여야 할 것이다. In manufacturing the interposed wafer as shown in FIG. 3, the size of the
하기에서는 도 3과 같은 제조 공정에 의하여 제작된 인터포즈 웨이퍼(300)를 이용하여 MEMS 소자(110)가 형성된 제 1 웨이퍼(100) 및 ASIC 또는 ROIC 소자가 형 성된 제 2 웨이퍼(200)를 본딩하는 과정에 대하여 설명하기로 한다. Hereinafter, the
발명의 이해를 돕기 위하여, MEMS 소자(110)가 형성된 제 1 웨이퍼(100), ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200) 및 인터포즈 웨이퍼(300)를 본딩하기 전의 웨이퍼 정렬 상태를 도 4를 참조하여 설명하면 다음과 같다. To facilitate understanding of the invention, a wafer alignment state before bonding the
도 4를 참조하면, 아래로부터 MEMS 소자(110)가 형성된 제 1 웨이퍼(100), 인터포즈 웨이퍼(300) 및 ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼(200)가 차례로 정렬되어 있다. Referring to FIG. 4, the
제 1 웨이퍼(100)에 형성된 솔더 패드(111a, 111b)는 인터포즈 웨이퍼(300)의 하단에 형성된 솔더 패드(311a, 311b)와 각각 본딩되며, 제 1 웨이퍼(100)에 형성된 실링 패드(121a, 121b)는 인터포즈 웨이퍼(300)의 하단에 형성된 실링 패드(321a, 321b)와 각각 본딩된다. The
제 2 웨이퍼(200)의 하단에 형성된 솔더 패드(211a, 211b)는 인터포즈 웨이퍼(300)의 상단에 형성된 솔더 패드(311c, 311d)와 각각 본딩된다. The
상기에서 언급한 바와 같이 상기 솔더 패드 및 실링 패드가 어느 한 웨이퍼 상에만 존재할 수도 있기 때문에, 솔더 패드끼리 또는 실링 패드끼리 본딩되는 대신 어느 한 웨이퍼의 솔더 패드 또는 실링 패드가 다른 웨이퍼 상에 직접 본딩되거나 금속 배선에 본딩될 수도 있다. As mentioned above, since the solder pad and the sealing pad may exist only on either wafer, instead of bonding the solder pads or the sealing pads together, the solder pad or the sealing pad of one wafer is directly bonded on the other wafer, or It may be bonded to the metal wiring.
도 4와 같이 본딩할 웨이퍼들을 정렬하기 위하여는 도 3의 인터포즈 웨이퍼(300) 제조 공정에서 각 웨이퍼들이 구비하는 소자의 형성 위치 및 크기 등을 고 려하여야 함은 앞서 언급한 바와 같다. In order to align the wafers to be bonded as shown in FIG. 4, the position and size of elements formed in each wafer in the manufacturing process of the
한편, 상기와 같이 정렬된 웨이퍼들을 본딩하여 도 5와 같은 적층 웨이퍼를 구성하고 이후 절단선(I-I')에 따른 절단 작업이 이루어지면 도 1에서 보인 바와 같은 적층 반도체 패키지가 형성된다. 상기와 같이 비아의 중심 축을 지나는 절단선(I-I')에 따른 절단 작업이 이루어지면 상기 비아는 인터포즈 웨이퍼(300)의 측면에 전극 패드를 형성한다. 따라서, 절단 작업을 소잉 블레이드(sawing blade)를 이용하여 수행하는 경우에는 인터포즈 웨이퍼(300)의 제조 공정시에 비아의 폭이 소잉 블레이드의 폭보다 충분히 크게 형성해야 한다. Meanwhile, when the wafers aligned as described above are bonded to form a stacked wafer as shown in FIG. 5, and a cutting operation is performed along the cutting line I-I ', a stacked semiconductor package as shown in FIG. 1 is formed. When the cutting operation is performed along the cutting line I-I 'passing through the center axis of the via as described above, the via forms an electrode pad on the side surface of the
한편, MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우에는 도 4와 같이 일괄적으로 웨이퍼들을 본딩하는 대신 제 1 웨이퍼와 인터포즈 웨이퍼(300)를 먼저 웨이퍼 레벨에서 본딩한 후, ASIC 또는 ROIC 소자를 플립칩 공정으로 본딩할 수 있는데 도 6은 이를 나타내는 도면이다. On the other hand, when the size of the MEMS unit device and the ASIC or ROIC unit device does not match, instead of bonding the wafers in a batch as shown in FIG. 4, after bonding the first wafer and the interposed
도 6과 같이 본딩된 적층 웨이퍼를 절단선(II-II')을 따라 절단하면 도 7과 같은 적층 반도체 패키지가 형성된다. 도 7과 같은 적층 반도체 패키지는 인터포즈 웨이퍼(300)의 상면에 금속 배선(341c, 341d)이 노출되어 있기 때문에 솔더 및 와이어를 사용하여 외부 전극과 연결하는 패키징 공정에 자율성을 부과한다. When the bonded wafer as shown in FIG. 6 is cut along the cutting line II-II ′, the stacked semiconductor package as shown in FIG. 7 is formed. In the multilayer semiconductor package illustrated in FIG. 7, since the
도 8 내지 도 13은 본 발명의 일실시 예에 따른 반도체 적층 패키지를 PCB 기판에 본딩하기 위한 방법을 나타내는 도면이다. 이하에서는, 상기와 같이 형성된 적층 반도체 패키지를 PCB 기판 상에 본딩하는 방법을 도 8 내지 도 13을 참조하여 설명한다. 8 to 13 are views illustrating a method for bonding a semiconductor laminate package to a PCB substrate according to an embodiment of the present invention. Hereinafter, a method of bonding the laminated semiconductor package formed as described above on a PCB substrate will be described with reference to FIGS. 8 to 13.
도 8은 도 1과 같이 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이고, 도 9는 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한, 양 측면에 전극 패드(351a)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다. FIG. 8 is a diagram illustrating a state in which a multilayer semiconductor package including an interposed
도 8 및 도 9를 참조하면, PCB 기판(400)에 형성된 사각형 홈의 양쪽 모서리 부분에는 금속 패드(451)가 형성되어 있다. 8 and 9,
사각형 홈에 정렬된 적층 반도체 패키지의 전극 패드(351a, 351b)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다. The
도 8 및 도 9와 같은 방법으로 PCB 기판(400)과 적층 반도체 패키지를 본딩하기 위하여는 PCB 기판(400)의 사각형 홈은 적층 반도체 패키지의 크기 및 전극 패드(351a, 351b)의 위치를 미리 고려하여 형성한다. In order to bond the
도 10은 도 2와 같이 일 측면에만 전극 패드(351a)가 형성된 인터포즈 웨이 퍼(300)를 포함하는 적층 반도체 패키지를 일측이 낮게 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다. FIG. 10 is a diagram illustrating a state in which a multilayer semiconductor package including an
도 10을 참조하면, PCB 기판(400)은 일측이 낮게 형성되어 있으며, 높이의 경계선 부분에 위치한 모서리에는 금속 패드(451)가 형성되어 있다. Referring to FIG. 10, one side of the
상기 높이의 경계선 부분에 정렬된 적층 반도체 패키지의 전극 패드(351a)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다. The
도 11은 도 2와 같이 일 측면에만 전극 패드(351a)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 PCB 기판에 수직하게 정렬하는 모습을 나타내는 도면이다. FIG. 11 is a diagram illustrating an example in which a multilayer semiconductor package including an interposed
도 11을 참조하면, PCB 기판(400)에는 간격을 두고 금속 패드(451)가 배열되어 있으며, 적층 반도체 패키지의 전극 패드(351a)는 솔더(450)를 이용하여 금속 패드(451)와 연결된다. Referring to FIG. 11,
도 11과 같이, 적층된 패키지를 PCB 기판(400)에 수직으로 고정하는 경우에는 좁은 공간에 많은 종류의 센서를 집적화할 수 있는 장점이 있다. As shown in FIG. 11, when the stacked packages are vertically fixed to the
도 12는 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 사각형 홈이 형성된 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다. FIG. 12 includes an
도 12를 참조하면, PCB 기판(400)에 형성된 사각형 홈의 양쪽 모서리 부분에는 금속 패드(451)가 형성되어 있으며, 사각형 홈에 정렬된 적층 반도체 패키지의 전극 패드(351a, 351b)는 PCB 기판(400)에 형성된 금속 패드(451)와 와이어 본딩된다. Referring to FIG. 12,
도 12와 같은 방법으로 PCB 기판(400)과 적층 반도체 패키지를 본딩하기 위하여는 PCB 기판(400)의 사각형 홈은 적층 반도체 패키지의 크기 및 전극 패드(351a, 351b)의 위치를 미리 고려하여 형성한다. In order to bond the
도 13은 도 7과 같이 ASIC 또는 ROIC 단위 소자의 크기가 MEMS 단위 소자의 크기보다 작아 플립칩 공정을 이용하여 본딩한 양 측면에 전극 패드(351a, 351b)가 형성된 인터포즈 웨이퍼(300)를 포함하는 적층 반도체 패키지를 전극 패드(351a, 351b)가 형성된 평평한 PCB 기판(400)에 정렬하는 모습을 나타내는 도면이다. FIG. 13 includes an
도 13을 참조하면, PCB 기판(400)에는 간격을 두고 금속 패드(451)가 형성되어 있으며, 적층 반도체 패키지의 전극 패드(351a, 351b)는 PCB 기판(400)에 형성된 금속 패드(451)와 와이어 본딩된다. Referring to FIG. 13,
한편, 이상에서는 본 발명의 바람직한 실시 예에 대하여 도시하고 설명하였지만, 본 발명은 상술한 특정의 실시 예에 한정되지 아니하면, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의하여 다양한 변형 실시가 가능한 것은 물론이고, 이러한 변형 실 시들은 본 발명의 기술적 사상이나 전망으로부터 개별적으로 이해되어 져서는 안될 것이다. On the other hand, while the above has been shown and described with respect to the preferred embodiment of the present invention, the present invention is not limited to the above-described specific embodiments, the technology to which the present invention belongs without departing from the spirit of the invention claimed in the claims Various modifications may be made by those skilled in the art, and these modifications should not be individually understood from the technical spirit or the prospect of the present invention.
도 1은 본 발명의 일실시 예에 따른 반도체 적층 패키지의 단면도, 1 is a cross-sectional view of a semiconductor laminate package according to an embodiment of the present invention;
도 2는 본 발명의 다른 실시 예에 따른 반도체 적층 패키지의 단면도, 2 is a cross-sectional view of a semiconductor laminate package according to another embodiment of the present invention;
도 3은 본 발명의 일실시 예에 따른 인터포즈 웨이퍼의 제조 과정을 나타내는 도면, 3 is a view showing a manufacturing process of an interposed wafer according to an embodiment of the present invention;
도 4는 MEMS 소자가 형성된 제 1 웨이퍼, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼 및 인터포즈 웨이퍼를 본딩하기 전의 웨이퍼 정렬 상태를 나타내는 도면, 4 is a view showing a wafer alignment state before bonding a first wafer on which a MEMS element is formed, a second wafer on which an ASIC or ROIC element is formed, and an interpose wafer;
도 5는 MEMS 소자가 형성된 제 1 웨이퍼, ASIC 또는 ROIC 소자가 형성된 제 2 웨이퍼 및 인터포즈 웨이퍼를 본딩한 후의 웨이퍼 정렬 상태를 나타내는 도면, 5 is a view showing a wafer alignment state after bonding a first wafer on which a MEMS element is formed, a second wafer on which an ASIC or ROIC element is formed, and an interpose wafer;
도 6은 MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우의 웨이퍼 정렬 상태를 나타내는 도면, 6 is a view showing a wafer alignment state when the sizes of the MEMS unit elements and the ASIC or ROIC unit elements do not match;
도 7은 MEMS 단위 소자와 ASIC 또는 ROIC 단위 소자의 크기가 일치하지 않는 경우의 반도체 적층 패키지의 단면도, 7 is a cross-sectional view of a semiconductor stacked package in a case where the size of the MEMS unit device and the ASIC or ROIC unit device do not match;
도 8 내지 도 13은 본 발명의 일실시 예에 따른 반도체 적층 패키지를 웨이퍼를 PCB 기판에 본딩하기 위한 방법을 나타내는 도면. 8 to 13 illustrate a method for bonding a wafer to a PCB substrate in a semiconductor laminate package in accordance with one embodiment of the present invention.
Claims (16)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070125666A KR100902913B1 (en) | 2007-12-05 | 2007-12-05 | Laminated semiconductor package and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070125666A KR100902913B1 (en) | 2007-12-05 | 2007-12-05 | Laminated semiconductor package and method for manufacturing the same |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090058874A true KR20090058874A (en) | 2009-06-10 |
KR100902913B1 KR100902913B1 (en) | 2009-06-15 |
Family
ID=40989183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070125666A KR100902913B1 (en) | 2007-12-05 | 2007-12-05 | Laminated semiconductor package and method for manufacturing the same |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100902913B1 (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9490198B1 (en) | 2015-08-17 | 2016-11-08 | Electronics And Telecommunications Research Institute | Transmitting and receiving package |
CN115219094A (en) * | 2022-07-06 | 2022-10-21 | 无锡惠贻华普微电子有限公司 | Waterproof type pressure sensor |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106744647A (en) * | 2016-12-20 | 2017-05-31 | 苏州晶方半导体科技股份有限公司 | MEMS chip encapsulating structure and method for packing |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6512300B2 (en) * | 2001-01-10 | 2003-01-28 | Raytheon Company | Water level interconnection |
KR20060074146A (en) * | 2004-12-27 | 2006-07-03 | 삼성전자주식회사 | Semiconductor package module |
-
2007
- 2007-12-05 KR KR1020070125666A patent/KR100902913B1/en active IP Right Grant
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9490198B1 (en) | 2015-08-17 | 2016-11-08 | Electronics And Telecommunications Research Institute | Transmitting and receiving package |
CN115219094A (en) * | 2022-07-06 | 2022-10-21 | 无锡惠贻华普微电子有限公司 | Waterproof type pressure sensor |
Also Published As
Publication number | Publication date |
---|---|
KR100902913B1 (en) | 2009-06-15 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9278851B2 (en) | Vertical mount package and wafer level packaging therefor | |
KR100886717B1 (en) | Stacked semiconductor package and method of manufacturing thereof | |
US9406747B2 (en) | Component in the form of a wafer level package and method for manufacturing same | |
US8610271B2 (en) | Chip package and manufacturing method thereof | |
JP4766143B2 (en) | Semiconductor device and manufacturing method thereof | |
US20080124835A1 (en) | Hermetic seal and reliable bonding structures for 3d applications | |
US20090039527A1 (en) | Sensor-type package and method for fabricating the same | |
TWI569402B (en) | Chip package | |
CN101872757B (en) | Recess chip packaging structure and laminated packaging structure using same | |
KR20110027628A (en) | Integrated circuit packaging system with conductive pillars and method of manufacture thereof | |
US20090127639A1 (en) | Semiconductor apparatus | |
EP3104410B1 (en) | Multi-chip module, on-board computer, sensor interface substrate, and multi-chip module manufacturing method | |
CN105140253A (en) | Backside illuminated image chip wafer level three-dimensional (3D) stack structure and packaging technology | |
CN106098717A (en) | high reliability chip packaging method and structure | |
KR100902913B1 (en) | Laminated semiconductor package and method for manufacturing the same | |
CN205984988U (en) | High reliability chip package structure | |
CN102398886B (en) | Packaged structure with micro-electromechanical device and manufacture method thereof | |
US8872318B2 (en) | Through interposer wire bond using low CTE interposer with coarse slot apertures | |
CN105826308A (en) | Semiconductor device | |
KR20080020137A (en) | Stack package having a reverse pyramidal shape | |
CN103915461B (en) | Cmos image sensor method for packing | |
JP5925432B2 (en) | Optical sensor and optical sensor manufacturing method | |
EP4318580A1 (en) | Semiconductor package using substrate block integration | |
KR101188904B1 (en) | Semi-conductor stacking package via interwiring | |
TWI376755B (en) | Semiconductor package structure and manufacturing method thereof |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130527 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20140529 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20150527 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20160527 Year of fee payment: 8 |
|
FPAY | Annual fee payment |
Payment date: 20170529 Year of fee payment: 9 |