KR20090050576A - 피엘엘 장치 및 방법 - Google Patents

피엘엘 장치 및 방법

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KR20090050576A
KR20090050576A KR1020070117093A KR20070117093A KR20090050576A KR 20090050576 A KR20090050576 A KR 20090050576A KR 1020070117093 A KR1020070117093 A KR 1020070117093A KR 20070117093 A KR20070117093 A KR 20070117093A KR 20090050576 A KR20090050576 A KR 20090050576A
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오태영
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엘지전자 주식회사
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/001—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which a pulse counter is used followed by a conversion into an analog signal

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

본 발명은 디지털 PLL(Phase Locked Loop) 장치 및 방법에 관한 것으로서 기준 클럭신호에 따라 출력 클럭신호를 카운트하여 주파수 오프셋 값을 검출함과 아울러 출력 클럭신호를 미리 설정된 값으로 분주하여 상기 기준 클럭신호에 따라 위상 검출 값으로 생성하며, 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이가 아닐 경우에 그 주파수 오프셋 값에 따라 위상 에러값을 발생하여 출력 클럭신호의 주파수를 조절하며, 주파수 오프셋 값이 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이일 경우에는 위상 검출 값에 따라 위상 에러값을 발생하여 출력 클럭신호의 위상을 조절한다.
카운터, 궤환 분주기, 디지털 PLL, DCO, 엔코더, 주파수오프셋, 위상 에러값

Description

피엘엘 장치 및 방법{Apparatus and method of Phase Locked Loop}
본 발명은 PLL(Phase Locked Loop) 장치 및 방법에 관한 것이다.
일반적으로 PLL(Phase Locked Loop) 장치는 통신 시스템이나 가전제품 등에서 널리 사용되고 있는 것으로서 위상에 대한 부궤환(negative feedback) 루프를 사용하여 입력신호와 출력신호의 위상차(phase difference)를 줄이거나 위상차가 없도록 하는 것이다.
이러한 PLL 장치를 아날로그 회로로 구성할 경우에 반도체 소자의 제조 변동이나 온도 및 전압 등과 같은 동작 조건의 변동에 따라 안정하게 동작하지 않게 된다. 또한 아날로그 PLL 장치는 디지털 PLL 장치에 비해서 크기가 크다.
그러므로 최근에는 디지털 PLL 장치를 많이 사용하고 있다. 상기 디지털 PLL 장치는 고속의 클럭신호와 카운터를 이용한 높은 시간 분해능(rime resolution)으로 기준 클럭신호와 궤환 클럭신호를 샘플링하는 장치와, 궤환 분주기의 카운트 값을 샘플링하여 위상 에러 값을 검출하는 장치가 알려져 있다.
상기 기준 클럭신호와 궤환 클럭신호를 샘플링하는 장치는 높은 주파수의 클럭신호와 카운터를 이용하므로 PLL 장치 자체의 크기가 커지고, 전력소모가 많다.
그러므로 높은 정밀도를 요구하지 않을 경우에 상기 궤환 분주기의 카운트 값을 샘플링하여 위상 에러 값을 검출하는 디지털 PLL 장치가 많이 사용되고 있다.
그러나 상기 궤환 분주기의 카운트 값을 샘플링하여 위상 에러 값을 검출하는 디지털 PLL 장치는 디지털 루프 필터의 초기 값에 따라 출력 클럭신호가 기준 클럭신호에 록킹(locking)되지 못하는 경우가 발생한다.
그러므로 본 발명은 출력 클럭신호가 기준 클럭신호에 정확히 록킹되는 PLL 장치 및 방법을 제공한다.
또한 본 발명은 기준 클럭신호의 주파수가 급격하게 변경되어도 디지털 루프 필터를 초기화시키지 않고, 출력 클럭신호가 기준 클럭신호에 바로 록킹되는 PLL 장치 및 방법을 제공한다.
이러한 목적을 가지는 본 발명의 PLL 장치 및 방법에 따르면, 기준 클럭신호에 따라 출력 클럭신호를 카운트하여 주파수 오프셋 값을 검출한다. 그리고 출력 클럭신호를 미리 설정된 값으로 분주하여 상기 기준 클럭신호에 따라 위상 검출 값으로 출력한다.
상기 주파수 오프셋 값을 미리 설정된 주파수 오프셋 최대값 및 주파수 오프 셋 최소값과 비교한다. 비교 결과 상기 주파수 오프셋 값이 상기 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이가 아닐 경우에 위상 검출 값을 무시하고, 상기 주파수 오프셋 값에 따라 위상 에러값을 발생하여 출력 클럭신호의 주파수를 조절한다.
비교 결과 상기 주파수 오프셋 값이 상기 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이일 경우에는 위상 검출 값에 따라 위상 에러값을 발생하여 출력 클럭신호의 위상을 조절한다.
그러므로 본 발명의 PLL 장치는 기준 클럭신호에 따라 출력 클럭신호의 주파수 및 위상을 검출하는 주파수/위상 검출부와, 상기 주파수/위상 검출부가 검출한 주파수 및 위상에 따라 위상 에러값을 발생하는 엔코더와, 상기 엔코더가 발생한 위상 에러 값을 필터링하는 디지털 루프 필터와, 상기 디지털 로프 필터의 출력신호에 따라 상기 출력 클럭신호를 생성하는 DCO(Digitally Controlled Oscillator)를 포함하여 구성됨을 특징으로 한다.
상기 주파수/위상 검출부는, 상기 기준 클럭신호에 따라 상기 출력 클럭신호를 카운트하여 주파수 오프셋 값으로 출력하는 카운터와, 상기 출력 클럭신호를 카운트하여 분주하고, 분주 값을 상기 기준 클럭신호에 따라 위상 검출값으로 출력하는 궤환 분주기를 포함하여 구성됨을 특징으로 한다.
상기 엔코더는 상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이를 벗어날 경우에 상기 주파수 오프셋 값에 따라 주파수 증가 값 또는 주파수 감소 값을 상기 디지털 루프 필터로 출력하고, 상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이일 경우에 상기 위상 검출 값에 따라 위상 에러 값을 상기 디지털 루프 필터로 출력하는 것을 특징으로 한다.
상기 위상 검출 값에 따른 위상 에러 값은, 상기 위상 검출 값이
Figure 112007082260469-PAT00001
(여기서, N은 위상 검출 값을 발생하는 궤환 분주기의 최대 카운트 값임)보다 작을 경우에 '위상 에러 값 = - 위상 검출 값 - 1'로 발생하고, 위상 검출 값이
Figure 112007082260469-PAT00002
보다 작지 않을 경우에 '위상 에러 값 = N - 위상 검출 값'으로 발생하는 것을 특징으로 한다.
그리고 본 발명의 PLL 방법은, DCO(Digitally Controlled Oscillator)가 발생하는 출력 클럭신호를 카운터가 기준 클럭신호에 따라 카운트하여 주파수 오프셋 값으로 출력하고, 상기 출력 클럭신호를 궤환 분주기가 카운트하여 분주하고, 분주 값을 상기 기준 클럭신호에 따라 위상 검출값으로 출력하는 단계와, 상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이가 아닐 경우에 엔코더가 주파수 증가 값 또는 주파수 감소 값을 발생하여 상기 DCO가 발생하는 출력 클럭신호의 주파수를 조절하는 단계와, 상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이일 경우에 상기 엔코더가 상기 위상 검출 값에 따라 위상 에러 값을 발생하여 DCO가 발생하는 출력 클럭신호의 위상을 조절하는 단계를 포함하여 구성됨을 특징으로 한다.
상기 주파수 오프셋 값이 상기 주파수 오프셋 최대 값 보다 클 경우에 상기 엔코더가 상기 주파수 감소 값을 발생하는 것을 특징으로 한다.
상기 주파수 오프셋 값이 상기 주파수 오프셋 최소 값 보다 작을 경우에 상기 엔코더가 상기 주파수 증가 값을 발생하는 것을 특징으로 한다.
상기 위상 검출 값에 따른 위상 에러 값의 발생은, 상기 위상 검출 값과
Figure 112007082260469-PAT00003
(여기서, N은 위상 검출 값을 발생하는 궤환 분주기의 최대 카운트 값임)을 비교하는 단계와, 상기 비교 결과 위상 검출 값이
Figure 112007082260469-PAT00004
보다 작을 경우에 '위상 에러 값 = - 위상 검출 값 - 1'로 위상 에러 값을 발생하는 단계와, 상기 위상 검출 값이
Figure 112007082260469-PAT00005
보다 작지 않을 경우에 '위상 에러 값 = N - 위상 검출 값'으로 위상 에러 값을 발생하는 단계를 포함하여 구성됨을 특징으로 한다.
본 발명은 입력되는 기준 클럭신호와 궤환되는 출력 클럭신호의 위상 차는 물론 주파수 차를 검출하여 출력 클럭신호를 기준 클럭신호에 록킹시킨다. 그러므로 기준 클럭신호의 주파수를 급격하게 변경할 경우에 디지털 루프 필터를 초기화하지 않고서도 바로 변경된 주파수로 출력 클럭신호를 록킹시킬 수 있다.
또한 본 발명은 PLL 장치를 동작시킬 때마다 적절한 디지털 로프 필터의 초기 값을 테이블화하여 저장할 필요가 없으므로 사용자의 실수가 발생하여도 안정하게 출력 클럭신호를 발생할 수 있다. 또한 미리 규정되지 않은 주파수 모드에도 쉽 게 이용이 가능하다.
이하의 상세한 설명은 예시에 지나지 않으며, 본 발명의 실시 예를 도시한 것에 불과하다. 또한 본 발명의 원리와 개념은 가장 유용하고, 쉽게 설명할 목적으로 제공된다.
따라서, 본 발명의 기본 이해를 위한 필요 이상의 자세한 구조를 제공하고자 하지 않았음은 물론 통상의 지식을 가진 자가 본 발명의 실체에서 실시될 수 있는 여러 가지의 형태들을 도면을 통해 예시한다.
도 1은 궤환 분주기의 값을 샘플링하여 위상 에러 값을 검출하는 PLL 장치의 구성을 보인 블록도이다. 여기서, 부호 100은 궤환 분주기이다. 상기 궤환 분주기(100)는 PLL(Phase Locked Loop) 장치가 외부로 출력하는 출력 클럭신호(OUTCLK)를 미리 설정된 값만큼 반복 카운트하여 분주한다.
상기 궤환 분주기(100)의 출력신호는 위상 검출기(102)로 입력된다. 상기 위상 검출기(102)의 클럭단자에는 기준 클럭신호(REFCLK)가 입력된다.
그러므로 상기 위상 검출기(102)는 기준 클럭신호(REFCLK)가 논리 1의 고전위로 상승할 경우에 상기 궤환 분주기(100)의 카운트 값을 위상 검출 값으로 샘플링하여 저장한다.
상기 위상 검출기(102)가 저장한 위상 검출 값은 엔코더(104)로 입력된다. 상기 엔코더(104)는 상기 위상 검출기(102)로부터 입력되는 상기 위상 검출 값이
Figure 112007082260469-PAT00006
(여기서, N은 상기 궤환 분주기(100)의 최대 카운트 값이다)보다 작은지의 여부를 판단한다. 상기 판단 결과 상기 위상 검출 값이
Figure 112007082260469-PAT00007
보다 작을 경우에 다음의 수학식 1과 같이 위상 에러 값을 발생한다.
위상 에러 값 = - 위상 검출 값 - 1
여기서, 위상 검출 값이
Figure 112007082260469-PAT00008
보다 작을 경우에 1을 감산하는 것은 위상 검출의 출력이 0으로 되는 데드 존(dead zone)을 제거하기 위한 것이다.
그리고 상기 판단 결과 상기 위상 검출 값이
Figure 112007082260469-PAT00009
보다 작지 않을 경우에는 다음의 수학식 2와 같이 위상 에러 값을 발생한다.
위상 에러 값 = N - 위상 검출 값
상기 엔코더(104)가 발생하는 위상 에러 값은 디지털 루프 필터(106)에 입력되어 필터링된다. 상기 디지털 루프 필터(106)에서 필터링된 위상 에러 값은 DCO(Digitally Controlled Oscillator)(108)로 입력되는 것으로서 DCO(108)는 상기 디지털 루프 필터(106)의 출력신호에 따라 출력 클럭신호(OUTCLK)를 생성한다.
상기 PLL 장치에 있어서, 상기 출력 클럭신호(OUTCLK)가 상기 기준 클럭신 호(REFCLK)에 록킹되어야 한다. 그러나 상기 디지털 루프 필터(106)의 초기 값에 따라 상기 출력 클럭신호(OUTCLK)가 상기 기준 클럭신호(REFCLK)에 록킹되지 않는 경우가 발생한다.
예를 들면, 도 2a는 기준 클럭신호(REFCLK)이고, 도 2b는 기준 클럭신호(REFCLK)의 2배 주파수를 가지는 출력 클럭신호(OUTCLK)이다. 이 경우에 출력 클럭신호(OUTCLK)의 주파수가 기준 클럭신호(REFCLK)의 2배이므로 디지털 루프 필터(106)에서 출력되는 제어 값이 감소되어야 출력 클럭신호(OUTCLK)가 기준 클럭신호(REFCLK)에 록킹될 수 있다.
그러나 검출하는 위상 에러 값(E1, E2, E3)이 모두 포지티브 값이므로 디지털 루프 필터(106)에서 출력되는 제어 값이 더 커지는 방향으로 출력된다. 따라서 출력 클럭신호(OUTCLK)가 기준 클럭신호(REFCLK)에 록킹되지 않는 에러가 발생하게 된다.
도 3은 본 발명의 PLL 장치의 바람직한 실시 예의 구성을 보인 블록도이다. 여기서, 부호 300은 기준 클럭신호(REFCLK)에 따라 출력 클럭신호(OUTCLK)의 주파수 및 위상을 검출하는 주파수/위상 검출부이다. 상기 주파수/위상 검출부(300)는 카운터(302) 및 궤환 분주기(304)를 포함한다.
상기 카운터(302)는 상기 기준 클럭신호(CLK)에 따라 상기 출력 클럭신호(OUTCLK)를 카운트한다. 즉, 상기 카운터(304)는 상기 기준 클럭신호(CLK)가 입력될 경우에 초기화된 후 상기 출력 클럭신호(OUTCLK)를 카운트하기 시작한다. 그 리고 다시 기준 클럭신호(REFCLK)가 입력될 경우에 현재까지 카운트한 출력 클럭신호(OUTCLK)의 카운트 값을 상기 엔코더(310)로 출력하고, 초기화된 후 상기 출력 클럭신호(OUTCLK)를 다시 카운트하는 동작을 반복 수행한다.
상기 궤환 분주기(304)는 상기 출력 클럭신호(OUTCLK)를 미리 설정된 값만큼 반복 카운트하여 분주하고, 분주하는 카운트 값을 상기 기준 클럭신호(REFCLK)에 따라 상기 엔코더(310)로 출력한다.
상기 엔코더(310)는 상기 카운터(304)의 카운트 값을 주파수 오프셋 값으로 입력하고, 입력한 주파수 오프셋 값을 미리 설정된 주파수 오프셋 최대 값 및 주파수 오프셋 최소 값과 각기 비교한다.
상기 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대 값보다 클 경우에는 상기 기준 클럭신호(REFCLK)의 주파수에 비하여 출력 클럭신호(OUTCLK)의 주파수가 높은 것이다. 이 경우에 상기 엔코더(310)는 위상 에러 값으로 주파수 감소 값을 발생한다.
상기 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최소 값보다 낮을 경우에 상기 기준 클럭신호(REFCLK)의 주파수에 비하여 출력 클럭신호(OUTCLK)의 주파수가 낮은 것이다. 이 경우에 상기 엔코더(310)는 위상 에러 값으로 주파수 상승 값을 발생한다.
그리고 상기 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대 값보다는 낮고, 주파수 오프셋 최소 값보다는 높을 경우에 기준 클럭신호(REFCLK)의 주파수에 출력 클럭신호(OUTCLK)의 주파수가 일치하는 것으로 판단한다.
이와 같이 기준 클럭신호(REFCLK)의 주파수에 출력 클럭신호(OUTCLK)의 주파수가 일치하는 것으로 판단될 경우에 상기 엔코더(310)는 상기 궤환 분주기(304)의 출력신호를 위상 검출 값으로 입력한다.
그리고 상기 엔코더(310)는 상기 입력한 위상 검출 값이
Figure 112007082260469-PAT00010
(여기서, N은 상기 궤환 분주기(304)의 최대 카운트 값이다) 미만인지의 여부를 판단한다. 상기 판단 결과 상기 위상 검출 값이
Figure 112007082260469-PAT00011
미만일 경우에 상기한 수학식 1과 같이 위상 에러 값을 발생한다.
상기 판단 결과 상기 위상 검출 값이
Figure 112007082260469-PAT00012
미만이 아닐 경우에는 상기한 수학식 2와 같이 위상 에러 값을 발생한다.
이와 같이 엔코더(310)가 발생하는 위상 에러 값은 디지털 루프 필터(320)에 입력되어 필터링된다. 상기 디지털 루프 필터(320)에서 필터링된 위상 에러 값은 DCO(Digitally Controlled Oscillator)(330)로 입력되는 것으로서 DCO(330)는 상기 디지털 루프 필터(106)의 출력신호에 따라 상기 기준 클럭신호(REFCLK)에 록킹된 출력 클럭신호(OUTCLK)를 생성한다.
이러한 본 발명의 PLL 장치 및 방법을 도 4 내지 도 6의 도면을 참조하여 보다 상세히 설명한다.
도 4a 및 도 4b는 출력 클럭신호(OUTCLK)를 분주하는 궤환 분주기(304)의 출 력신호의 주파수가 기준 클럭신호(REFCLK)의 주파수보다 2배 이상 높을 경우이다. 이 경우에 기준 클럭신호(REFCLK)에 따라 궤환 분주기(304)가 도 4c에 도시된 바와 같이 위상 검출 값으로 '2'를 출력하고, 이 때, 카운터(302)는 도 4d에 도시된 바와 같이 주파수 오프셋 값으로 '2N+1'을 출력하게 된다.
상기 카운터(302)가 출력하는 '2N+1'은 궤환 분주기(304)의 최대 분주 값 'N'보다 2배 이상 높은 것이다.
이와 같이 카운터(302)가 출력하는 주파수 오프셋 값 '2N+1'은 궤환 분주기(304)의 최대 분주 값 'N'보다 높을 경우에 상기 엔코더(310)는 궤환 분주기(304)가 출력하는 위상 검출 값을 무시하고, 카운터(302)가 출력하는 주파수 오프셋 값 '2N+1'에 따라 위상 에러 값으로 주파수 감소 값을 디지털 루프 필터(320)로 계속 출력한다. 그러면, 상기 출력하는 주파수 감소 값에 따라 DCO(330)는 출력 클럭신호(OUTCLK)의 주파수를 감소시켜 발생하게 된다.
도 5a 및 도 5b는 출력 클럭신호(OUTCLK)를 분주하는 궤환 분주기(304)의 출력신호의 주파수가 기준 클럭신호(REFCLK)의 주파수보다 낮은 경우이다. 이 경우에 기준 클럭신호(REFCLK)에 따라 궤환 분주기(304)가 도 5c에 도시된 바와 같이 위상 검출 값으로 '7'을 출력하고, 이 때, 카운터(302)는 도 5d에 도시된 바와 같이 주파수 오프셋 값으로 '6'을 출력하게 된다.
즉, 도 5의 예에서는 기준 클럭신호(REFCLK)의 1주기동안 카운터(302)가 '6'개의 주파수 오프셋 값을 출력한 것이고, 그 '6'은 궤환 분주기(304)의 최대 분주 값 'N'보다 매우 작은 값이다.
따라서 상기 엔코더(310)는 궤환 분주기(304)가 출력하는 위상 검출 값을 무시하고, 카운터(302)가 출력하는 주파수 오프셋 값 '6'에 따라 위상 에러 값으로 주파수 증가 값을 디지털 루프 필터(320)로 계속 출력한다. 그러면, 상기 출력하는 주파수 증가 값에 따라 DCO(330)는 출력 클럭신호(OUTCLK)의 주파수를 증가시켜 발생하게 된다.
도 6a 및 도 6b는 출력 클럭신호(OUTCLK)를 분주하는 궤환 분주기(304)의 출력신호의 주파수와 기준 클럭신호(REFCLK)의 주파수의 차이가 크지 않은 경우이다. 도 6의 예에서는 궤환 분주기(304)의 카운트 값이 '0∼N-1'을 갖도록 설계한 경우이다. 즉, 궤환 분주기(304)가 출력 클럭신호(OUTCLK)를 N 분주하도록 설계되어 있다.
도 6c에 도시된 기준 클럭신호(REFCLK)의 1주기 동안 궤환 분주기(304)가 도 6d에 도시된 바와 같이 위상 검출 값으로 'N+1'을 출력한다. 상기 위상 검출 값 'N+1'은 궤환 분주기(304)의 최대 분주 값 'N'과 큰 차이가 없다.
이러한 경우에 상기 엔코더(310)는 카운터(302)가 출력하는 주파수 오프셋 값을 무시하고, 종래와 같이 궤환 분주기(304)가 출력하는 위상 검출 값으로 상기 수학식 1 또는 수학식 2에 따라 위상 에러 값을 발생하여 디지털 루프 필터(320)로 출력한다.
그러면, 상기 위상 에러 값에 따라 DCO(330)는 출력 클럭신호(OUTCLK)의 주 파수를 가변시켜 출력 틀럭신호(OUTCLK)가 기준 클럭신호(REFCLK)에 록킹되도록 한다.
도 7a 및 도 7b는 본 발명의 PLL 방법을 보인 신호 흐름도이다. 도 7a를 참조하면, 카운터(302)가 기준 클럭신호(REFCLK)에 따라 출력 클럭신호(OUTCLK)를 카운트한 주파수 오프셋 값을 엔코더(310)가 입력한다(S700).
그리고 상기 엔코더(310)는 상기 입력한 주파수 오프셋 값과 미리 설정된 주파수 오프셋 최대 값을 비교한다(S702). 상기 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대 값보다 클 경우에 상기 엔코더(310)는 주파수 감소 값을 발생하여 디지털 루프 필터(320)로 출력한다(S704). 그러면, 상기 주파수 감소 값에 따라 DCO(330)가 출력 클럭신호(OUTCLK)의 주파수를 감소시켜 발생하게 된다(S706).
상기 단계(S702)의 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대 값보다 크지 않을 경우에 상기 엔코더(310)는 상기 주파수 오프셋 값을 미리 설정된 주파수 오프셋 최소 값과 비교한다(S708). 상기 비교 결과 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최소 값보다 작을 경우에 상기 엔코더(310)는 주파수 증가 값을 발생하여 디지털 루프 필터(320)로 출력한다(S710). 그러면, 상기 주파수 증가 값에 따라 DCO(330)가 출력 클럭신호(OUTCLK)의 주파수를 증가시켜 발생하게 된다(S712).
이와 같은 상태에서 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대 값 보다 작고, 미리 설정된 주파수 오프셋 최소 값보다는 클 경우에 도 7b에 도시된 바와 같이 상기 엔코더(310)는 궤환 분주기(304)가 카운트하는 위상 검출 값을 입력한다(S714).
그리고 상기 엔코더(310)는 상기 입력한 위상 검출 값을
Figure 112007082260469-PAT00013
과 비교한다(S716).
상기 비교 결과 위상 검출 값＜
Figure 112007082260469-PAT00014
일 경우에 상기 엔코더(310)는 상기 수학식 1에 따라 위상 에러 값을 계산한다(S718). 그리고 상기 비교 결과 위상 검출 값＜
Figure 112007082260469-PAT00015
이 아닐 경우에 상기 엔코더(310)는 상기 수학식 2에 따라 위상 에러 값을 계산한다(S720).
이와 같이 위상 에러 값이 계산되면, 상기 엔코더(310)는 계산된 위상 에러 값을 디지털 루프 필터(320)로 출력한다(S722). 그러면, DCO(330)가 상기 위상 에러 값에 따라 출력 클럭신호(OUTCLK)의 주파수를 조절하여 출력 클럭신호(OUTCLK)가 기준 클럭신호(REFCLK)에 록킹되게 한다.
이상에서는 대표적인 실시 예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시 예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.
그러므로 본 발명의 권리범위는 설명된 실시 예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
본 발명은 통신 시스템이나 가전제품 등에서 널리 사용되고 있는 PLL 장치 및 방법에 관한 것으로서 먼저 주파수 오프셋 값에 따라 DCO가 발생하는 출력 클럭신호의 주파수를 조절한다. 그리고 출력 클럭신호의 주파수 조절이 완료되었을 경우에 위상 검출신호에 따라 위상 에러신호를 발생하여 출력 클럭신호를 기준 클럭신호에 록킹시킨다.
도 1은 궤환 분주기의 값을 샘플링하는 PLL 장치의 구성을 보인 블록도,
도 2a 및 도 2b는 궤환 분주기의 값을 샘플링하는 PLL 장치에서 발생되는 에러를 설명하기 위한 도면,
도 3은 본 발명의 PLL 장치의 바람직한 실시 예의 구성을 보인 블록도,
도 4 내지 도 6은 본 발명의 PLL 장치의 동작을 설명하기 위한 파형도, 및
도 7은 본 발명의 PLL 방법을 보인 신호흐름도이다.

Claims (8)

  1. 기준 클럭신호에 따라 출력 클럭신호의 주파수 및 위상을 검출하는 주파수/위상 검출부;
    상기 주파수/위상 검출부가 검출한 주파수 및 위상에 따라 위상 에러값을 발생하는 엔코더;
    상기 엔코더가 발생한 위상 에러 값을 필터링하는 디지털 루프 필터; 및
    상기 디지털 로프 필터의 출력신호에 따라 상기 출력 클럭신호를 생성하는 DCO(Digitally Controlled Oscillator)를 포함하여 구성된 PLL 장치.
  2. 제 1 항에 있어서, 상기 주파수/위상 검출부는;
    상기 기준 클럭신호에 따라 상기 출력 클럭신호를 카운트하여 주파수 오프셋 값으로 출력하는 카운터; 및
    상기 출력 클럭신호를 카운트하여 분주하고, 분주 값을 상기 기준 클럭신호에 따라 위상 검출값으로 출력하는 궤환 분주기를 포함하여 구성됨을 특징으로 하는 PLL 장치.
  3. 제 1 항에 있어서, 상기 엔코더는;
    상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이를 벗어날 경우에 상기 주파수 오프셋 값에 따라 주파수 증가 값 또는 주파수 감소 값을 상기 디지털 루프 필터로 출력하고, 상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이일 경우에 상기 위상 검출 값에 따라 위상 에러 값을 상기 디지털 루프 필터로 출력하는 것을 특징으로 하는 PLL 장치.
  4. 제 3 항에 있어서, 상기 위상 검출 값에 따른 위상 에러 값은;
    상기 위상 검출 값이
    Figure 112007082260469-PAT00016
    (여기서, N은 위상 검출 값을 발생하는 궤환 분주기의 최대 카운트 값임)보다 작을 경우에 '위상 에러 값 = - 위상 검출 값 - 1'로 발생하고, 위상 검출 값이
    Figure 112007082260469-PAT00017
    보다 작지 않을 경우에 '위상 에러 값 = N - 위상 검출 값'으로 발생하는 것을 특징으로 하는 PLL 장치.
  5. DCO(Digitally Controlled Oscillator)가 발생하는 출력 클럭신호를 카운터가 기준 클럭신호에 따라 카운트하여 주파수 오프셋 값으로 출력하고, 상기 출력 클럭신호를 궤환 분주기가 카운트하여 분주하고, 분주 값을 상기 기준 클럭신호에 따라 위상 검출값으로 출력하는 단계;
    상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프셋 최소값의 사이가 아닐 경우에 엔코더가 주파수 증가 값 또는 주파수 감소 값을 발생하여 상기 DCO가 발생하는 출력 클럭신호의 주파수를 조절하는 단계; 및
    상기 주파수 오프셋 값이 미리 설정된 주파수 오프셋 최대값 및 주파수 오프 셋 최소값의 사이일 경우에 상기 엔코더가 상기 위상 검출 값에 따라 위상 에러 값을 발생하여 DCO가 발생하는 출력 클럭신호의 위상을 조절하는 단계를 포함하여 구성된 PLL 방법.
  6. 제 5 항에 있어서, 상기 주파수 오프셋 값이 상기 주파수 오프셋 최대 값 보다 클 경우에;
    상기 엔코더가 상기 주파수 감소 값을 발생하는 것을 특징으로 하는 PLL 방법.
  7. 제 5 항에 있어서, 상기 주파수 오프셋 값이 상기 주파수 오프셋 최소 값 보다 작을 경우에;
    상기 엔코더가 상기 주파수 증가 값을 발생하는 것을 특징으로 하는 PLL 방법.
  8. 제 5 항에 있어서, 상기 위상 검출 값에 따른 위상 에러 값의 발생은;
    상기 위상 검출 값과
    Figure 112007082260469-PAT00018
    (여기서, N은 위상 검출 값을 발생하는 궤환 분주기의 최대 카운트 값임)을 비교하는 단계;
    상기 비교 결과 위상 검출 값이
    Figure 112007082260469-PAT00019
    보다 작을 경우에 '위상 에러 값 = - 위상 검출 값 - 1'로 위상 에러 값을 발생하는 단계; 및
    상기 위상 검출 값이
    Figure 112007082260469-PAT00020
    보다 작지 않을 경우에 '위상 에러 값 = N - 위상 검출 값'으로 위상 에러 값을 발생하는 단계를 포함하여 구성됨을 특징으로 하는 PLL 장치.
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