KR20090018458A - Nitride semiconductor device and method of manufacturing the same - Google Patents

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Abstract

A nitride semiconductor device and a method for manufacturing the same are provided to lower an operating voltage by increasing an area of a quantum well structure of an active layer. A substrate(100) is provided. An n-type clad layer(120) is formed on the substrate. A surface unevenness(120a) is formed in an upper side of the n-type clad layer. An active layer(130) is formed on the surface unevenness of the n-type clad layer according to the profile of the surface unevenness. A p-type clad layer(140) is formed on the active layer. A transparent conductor layer(150) and a p type electrode(160) are successively formed on the p-type clad layer. The p-type clad layer and the active layer are partially removed by using the mesa etching. An n-type electrode(170) is formed on the n-type clad layer exposed by the mesa etching. The surface unevenness is formed with hemi spherical shape or the polygonal shape. A buffer layer(110) is formed in the interface between the substrate and the n type clad layer.

Description

질화물 반도체 소자 및 그 제조방법{NITRIDE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}Nitride semiconductor device and its manufacturing method {NITRIDE SEMICONDUCTOR DEVICE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 발광다이오드(LED), 레이저다이오드(LD) 등의 발광소자, 태양전지, 광센서 등의 수광소자, 또는 트랜지스터, 파워디바이스 등의 전자디바이스에 사용되는 질화물 반도체 소자에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a light emitting device such as a light emitting diode (LED), a laser diode (LD), a light emitting device such as a solar cell, an optical sensor, or a nitride semiconductor device used for electronic devices such as transistors and power devices.

최근, GaN 등의 Ⅲ-Ⅴ 질화물 반도체는, 우수한 물리적, 화화적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ 질화물 반도체 재료를 이용한 LED 혹은 LD는 청색 또는 녹색 파장대의 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 이러한 발광 소자는 전광판, 조명 장치 등 각종 제품의 광원으로 응용되고 있다. 상기 Ⅲ-Ⅴ 질화물 반도체는 통상 InXAlYGa1 -X- YN (0≤X, 0≤Y, X+Y≤1)의 조성식을 갖는 GaN계 물질로 이루어져 있다.Recently, III-V nitride semiconductors such as GaN have been spotlighted as core materials of light emitting devices such as light emitting diodes (LEDs) or laser diodes (LDs) due to their excellent physical and chemical properties. LEDs or LDs using III-V nitride semiconductor materials are widely used in light emitting devices for obtaining light in the blue or green wavelength band, and these light emitting devices are applied to light sources of various products such as electronic displays and lighting devices. The III-V nitride semiconductor is generally made of a GaN-based material having a composition formula of In X Al Y Ga 1 -X- Y N (0≤X, 0≤Y, X + Y≤1).

그러면, 이하 도 1을 참조하여 상기와 같이 Ⅲ-Ⅴ 질화물 반도체를 사용한 종래의 질화물 반도체 소자(LED)에 대하여 상세하게 설명한다.Next, a conventional nitride semiconductor device (LED) using a III-V nitride semiconductor as described above will be described in detail with reference to FIG. 1.

도 1은 종래 기술에 따른 질화물 반도체 소자의 구조를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically showing the structure of a nitride semiconductor device according to the prior art.

도 1에 도시된 바와 같이, 종래 기술에 따라 질화물 반도체를 사용한 LED 소자는, 광투과성 기판(100) 상에 GaN으로 된 버퍼층(110), n형 클래드층(120), 단일 양자 우물(SQW) 구조의 InGaN 또는 InGaN을 함유하는 다중 양자 우물(MQW) 구조의 활성층(130), p형 클래드층(140)이 순차 적층된 기본 구조를 가진다.As shown in FIG. 1, an LED device using a nitride semiconductor according to the related art includes a buffer layer 110 made of GaN, an n-type cladding layer 120, and a single quantum well SQW on a light transmissive substrate 100. An active layer 130 and a p-type cladding layer 140 having a multi-quantum well (MQW) structure containing InGaN or InGaN having a structure are sequentially stacked.

그리고, 상기 p형 클래드층(140)과 활성층(130)은 일부 메사 식각(mesa etching) 공정에 의하여 그 일부 영역이 제거된 바, n형 클래드층(120)의 일부 상면이 노출되어 있다. In addition, since some regions of the p-type cladding layer 140 and the active layer 130 are removed by some mesa etching process, some top surfaces of the n-type cladding layer 120 are exposed.

상기 노출된 n형 클래드층(120)의 상면에는 n형 전극(170)이 형성되어 있고, p형 클래드층(160) 상에는 ITO 등으로 이루어진 투명 도전체층(150)과 p형 전극(160)이 순차 적층된 구조로 형성되어 있다.An n-type electrode 170 is formed on the exposed n-type cladding layer 120, and a transparent conductor layer 150 made of ITO or the like is formed on the p-type cladding layer 160. It is formed in a stacked structure.

상술한 바와 같이, 상기 질화물 반도체 소자는 InGaN으로 이루어진 우물층(well layer)을 갖는 단일 양자 우물 또는 다중 양자 우물 구조의 활성층(130)을 갖는 이중 헤테로 구조를 채용할 수 있다.As described above, the nitride semiconductor device may adopt a double heterostructure having an active layer 130 having a single quantum well or a multiple quantum well structure having a well layer made of InGaN.

그런데, 상기 활성층을 다중 양자 우물 구조로 하면, 높은 발광 효율 및 발광 광도는 얻을 수 있었으나, 질화물 반도체 소자를 조명용 광원이나 옥외 디스플레이의 광원으로 사용하기에는 발광 효율 및 발광 광도 즉, 광 출력에 있어서 여전히 한계가 있다.By the way, when the active layer has a multi-quantum well structure, high luminous efficiency and luminous intensity can be obtained, but it is still limited in luminous efficiency and luminous intensity, i.e., light output, to use a nitride semiconductor element as a light source for illumination or an outdoor display. There is.

따라서, 상기 질화물 반도체 소자의 발광 효율 및 광 출력을 향상시킬 수 있는 질화물 반도체 소자 관련 기술의 개발이 계속적으로 요구되고 있다.Therefore, there is a continuous demand for development of a nitride semiconductor device related technology capable of improving the light emitting efficiency and light output of the nitride semiconductor device.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위하여, 활성층의 양자우물구조 면적을 증가시켜 동작 전압(Vf)을 낮추고, 발광효율을 높일 수 있는 질화물 반도체 소자를 제공하는 데 있다.An object of the present invention is to provide a nitride semiconductor device that can lower the operating voltage (V f ) by increasing the area of the quantum well structure of the active layer to increase the luminous efficiency in order to solve the above problems.

또한, 본 발명의 다른 목적은 상기한 질화물 반도체 소자의 제조방법을 제공하는 데 있다.Another object of the present invention is to provide a method of manufacturing the above-mentioned nitride semiconductor device.

상기한 목적을 달성하기 위해, 본 발명은 기판과, 상기 기판 상에 형성되되, 상면이 표면 요철을 갖는 n형 클래드층과, 상기 n형 클래드층의 표면 요철 일부분 상에 상기 표면 요철의 프로파일을 따라 형성되어 있는 활성층과, 상기 활성층 상에 형성되어 있는 p형 클래드층과, 상기 p형 클래드층 상에 형성되어 있는 p형 전극 및 상기 활성층이 형성되지 않은 n형 클래드층 상에 형성되어 있는 n형 전극을 포함하는 것을 특징으로 하는 질화물 반도체 소자를 제공한다.In order to achieve the above object, the present invention provides a substrate, an n-type cladding layer formed on the substrate, the upper surface having a surface irregularities, and a profile of the surface irregularities on a portion of the surface irregularities of the n-type cladding layer; The active layer formed along with the p-type cladding layer formed on the active layer, the p-type electrode formed on the p-type cladding layer and the n-type cladding layer on which the active layer is not formed. It provides a nitride semiconductor device comprising a type electrode.

또한, 상기 본 발명의 질화물 반도체 소자에서, 상기 표면 요철은 반구형 또는 다각형 형태로 형성되는 것이 바람직하며, 상기 반구형의 표면 요철은 상기 n형 클래드층 표면에 대하여 반구 표면이 30° 이하의 경사각을 갖게 형성되는 것이 더욱 바람직하다.In the nitride semiconductor device of the present invention, the surface irregularities are preferably formed in a hemispherical or polygonal shape, and the hemispherical surface irregularities have a hemispherical surface having an inclination angle of 30 ° or less with respect to the n-type cladding layer surface. More preferably.

또한, 상기 본 발명의 질화물 반도체 소자에서, 상기 기판과 n형 클래드층의 계면에 형성된 버퍼층을 더 포함하는 것이 바람직하다.Further, in the nitride semiconductor device of the present invention, it is preferable to further include a buffer layer formed at the interface between the substrate and the n-type cladding layer.

또한, 상기 본 발명의 질화물 반도체 소자에서, 상기 반구형의 표면 요철은 2㎛ 내지 20㎛ 범위의 지름을 갖는 것이 바람직하다.In the nitride semiconductor device of the present invention, the hemispherical surface irregularities preferably have a diameter in the range of 2 μm to 20 μm.

또한, 상기 본 발명의 질화물 반도체 소자에서, 상기 표면 요철은 상기 n형 클래드층의 전체 면적 중 20% 내지 60% 범위 내에 위치하는 것이 바람직하다.In addition, in the nitride semiconductor device of the present invention, the surface irregularities are preferably located in the range of 20% to 60% of the total area of the n-type cladding layer.

상기한 다른 목적을 달성하기 위해 본 발명은 기판 상에 n형 클래드층을 형성하는 단계와, 상기 n형 클래드층의 상부 표면 일부분을 식각하여 표면 요철을 형성하는 단계와, 상기 n형 클래드층 상에 상기 표면 요철의 프로파일을 따라 활성층을 형성하는 단계와, 상기 활성층 상에 p형 클래드층을 형성하는 단계와, 상기 p형 클래드층과 활성층 및 n형 클래드층의 일부를 메사 식각하여 상기 n형 클래드층의 상면 일부를 노출시키는 단계와, 상기 노출된 n형 클래드층 상에 n형 전극을 형성하는 단계 및 상기 p형 클래드층 상에 p형 전극을 형성하는 단계;를 포함하는 질화물 반도체 소자의 제조방법을 제공한다.In order to achieve the above object another object of the present invention is to form an n-type cladding layer on a substrate, to form a surface irregularities by etching a portion of the upper surface of the n-type cladding layer, and on the n-type cladding layer Forming an active layer along the profile of the surface unevenness, forming a p-type cladding layer on the active layer, mesa-etching a portion of the p-type cladding layer, the active layer and the n-type cladding layer to form the n-type Exposing a portion of an upper surface of the clad layer, forming an n-type electrode on the exposed n-type cladding layer, and forming a p-type electrode on the p-type cladding layer. It provides a manufacturing method.

또한, 상기 본 발명의 질화물 반도체 소자의 제조방법에서, 상기 표면 요철 을 형성하는 식각 공정은 건식 식각 또는 습식 식각 중 선택된 어느 하나를 이용하여 진행하는 것이 바람직하다.In addition, in the method of manufacturing the nitride semiconductor device of the present invention, the etching process for forming the surface irregularities is preferably carried out using any one selected from dry etching or wet etching.

또한, 상기 본 발명의 질화물 반도체 소자의 제조방법에서, 상기 표면 요철은 반구형 또는 다각형 형태로 형성하는 것이 바람직하며, 보다 구체적으로 상기 반구형의 표면 요철은 상기 n형 클래드층 표면에 대하여 반구 표면이 30° 이하의 경사각을 갖도록 형성하는 것이 바람직하다.In the method of manufacturing the nitride semiconductor device of the present invention, the surface irregularities are preferably formed in a hemispherical or polygonal shape, more specifically, the hemispherical surface irregularities have a hemispherical surface of 30 with respect to the n-type cladding layer surface. It is preferable to form so that it may have an inclination angle of degrees or less.

또한, 상기 본 발명의 질화물 반도체 소자의 제조방법에서, 상기 기판 상에 n형 클래드층을 형성하는 단계 이전에, 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것이 바람직하다.In addition, in the method of manufacturing the nitride semiconductor device of the present invention, it is preferable to further include forming a buffer layer on the substrate before the step of forming the n-type clad layer on the substrate.

본 발명은 단위 면적 내에 형성할 수 있는 활성층의 양자우물구조 면적을 증가시켜 동작 전압(Vf)을 낮추고, 발광효율을 높여 고출력 특성을 확보할 수 있다.The present invention can increase the area of the quantum well structure of the active layer that can be formed in the unit area to lower the operating voltage (V f ), to increase the luminous efficiency to secure high output characteristics.

본 발명의 질화물 반도체 소자 및 그의 제조방법에 대한 구체적인 기술적 구성에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조하여 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.Details of the technical configuration of the nitride semiconductor device and the manufacturing method of the present invention will be clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.

도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 병기 하였다.In the drawings, the thickness of layers, films, panels, regions, etc., are exaggerated for clarity. Throughout the specification, similar parts have been given the same reference numerals.

질화물 반도체 소자의 구조Structure of Nitride Semiconductor Device

도 2를 참고하여 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조에 대하여 상세히 설명한다.Referring to Figure 2 will be described in detail with respect to the structure of the nitride semiconductor device according to an embodiment of the present invention.

도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조를 나타낸 단면도이다.2 is a cross-sectional view illustrating a structure of a nitride semiconductor device according to an embodiment of the present invention.

도 2에 도시한 바와 같이, 본 발명의 일 실시예에 따른 질화물 반도체 소자는, 광투과성인 기판(100)과, 상기 기판(100) 상에 버퍼층(110), n형 클래드층(120), 활성층(130) 및 p형 클래드층(140)이 순차 적층되어 이루어진 발광 구조물을 포함하고, 특히, 본 발명에 따른 상기 n형 클래드층(120)의 상부면은 표면 요철(120a)을 가지고 있으며, 이에 따라 그 위에 위치하는 활성층(130) 또한 상기 n형 클래드층(120) 표면 요철(120a)의 프로파일과 동일한 프로파일을 가지게 형성되어 있다.As shown in FIG. 2, the nitride semiconductor device according to the embodiment of the present invention includes a substrate 100 that is light transmissive, a buffer layer 110, an n-type cladding layer 120, The active layer 130 and the p-type cladding layer 140 includes a light emitting structure formed by sequentially stacked, in particular, the upper surface of the n-type cladding layer 120 according to the present invention has a surface irregularities (120a), Accordingly, the active layer 130 positioned thereon is also formed to have the same profile as the profile of the surface irregularities 120a of the n-type cladding layer 120.

상기 기판(100)은 바람직하게, 사파이어를 포함하는 투명한 재료를 이용하여 형성되며. 사파이어 이외에, 기판(100)은 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(AlN)로 형성될 수 있다. The substrate 100 is preferably formed using a transparent material including sapphire. In addition to sapphire, the substrate 100 may be formed of zinc oxide (ZnO), gallium nitride (GaN), silicon carbide (SiC), and aluminum nitride (AlN).

상기 버퍼층(110)은, 상기 n형 클래드층(120)을 성장하기 전에 상기 기판(100)과의 격자정합을 향상시키기 위한 층으로, 일반적으로 GaN 또는 Ga을 포함 한 질화물로 형성되어 있으며, 이는 소자의 특성 및 공정 조건에 따라 생략 가능하다.The buffer layer 110 is a layer for improving lattice matching with the substrate 100 before growing the n-type cladding layer 120, and is generally formed of a nitride including GaN or Ga. It may be omitted depending on the characteristics of the device and the process conditions.

상기 n형 및 p형 클래드층(120, 140)과 활성층(130)은, InXAlYGa1 -X- YN 조성식(여기서, 0≤X, 0≤Y, X+Y≤1)을 갖는 반도체 물질로 이루어질 수 있다.The n-type and p-type cladding layers 120 and 140 and the active layer 130 have an In X Al Y Ga 1- X- Y N composition formula (where 0 ≦ X, 0 ≦ Y, and X + Y ≦ 1). It may be made of a semiconductor material having.

보다 구체적으로, 상기 n형 질화물 반도체층(120)은 n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, n형 도전형 불순물로는 예를 들어, Si, Ge, Sn 등을 사용하고, 바람직하게는 Si를 주로 사용한다. 또한, 상기 n형 클래드층(120)은 상부면에 반구형 또는 다각형으로 형성된 표면 요철(120a)을 가지고 있으며, 본 실시예에서는 도 2에 도시한 바와 같이 반구형의 표면 요철(120a)을 도시하고 있다.More specifically, the n-type nitride semiconductor layer 120 may be formed of a GaN layer or a GaN / AlGaN layer doped with n-type conductive impurities, for example, Si, Ge, Sn Etc. are used, and preferably Si is mainly used. In addition, the n-type cladding layer 120 has surface irregularities 120a formed in a hemispherical shape or a polygonal shape on an upper surface thereof. In this embodiment, the surface irregularities 120a of a hemispherical shape are shown in FIG. .

또한, 상기 반구형의 표면 요철(120a)은 상기 n형 클래드층(120) 표면에 대하여 반구 표면 중 상기 n형 클래드층(120) 표면과 접하는 면이 30° 이하의 경사각을 갖게 형성되어 있으며, 이는 이 위에 형성되는 상기 활성층(130)의 프로파일을 균일하게 유지하기 위함이다.In addition, the hemispherical surface irregularities 120a are formed to have an inclination angle of 30 ° or less with respect to the n-type cladding layer 120 surface of the hemispherical surface in contact with the n-type cladding layer 120 surface. This is to maintain a uniform profile of the active layer 130 formed thereon.

또한, 상기 반구형의 표면 요철(120a)은 2㎛ 내지 20㎛ 범위의 지름을 갖고, 상기 n형 클래드층(120)의 전체 면적 중 20% 내지 60% 범위 내에 위치하게 형성된 것이 바람직하다.In addition, the hemispherical surface irregularities 120a have a diameter in a range of 2 μm to 20 μm, and are formed to be positioned in a range of 20% to 60% of the total area of the n-type cladding layer 120.

따라서, 상기 활성층(130)은 상기 n형 클래드층(120)의 표면 요철(120a) 프로파일과 동일한 프로파일로 형성되어 있는 바, 단위 면적에 해당하는 양자우물구조의 면적을 증가시켜 구동 전압은 낮추는 동시에 발광효율을 향상시킬 수 있다.Therefore, the active layer 130 is formed with the same profile as the surface unevenness 120a profile of the n-type cladding layer 120, thereby increasing the area of the quantum well structure corresponding to the unit area and lowering the driving voltage. The luminous efficiency can be improved.

상기 활성층(130)은 복수개의 양자우물층과 복수개의 양자장벽층이 교번하여 적층된 다중양자우물(Multi-Quantum Well) 구조 또는 단일양자우물 구조로 이루어질 수 있다.The active layer 130 may have a multi-quantum well structure or a single quantum well structure in which a plurality of quantum well layers and a plurality of quantum barrier layers are alternately stacked.

상기 p형 클래드층(140)은 p형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 이루어질 수 있으며, p형 도전형 불순물로는 예를 들어, Mg, Zn, Be 등을 사용하고, 바람직하게는 Mg를 주로 사용한다.The p-type cladding layer 140 may be formed of a GaN layer or a GaN / AlGaN layer doped with p-type conductive impurities. For example, Mg, Zn, Be, or the like may be used as the p-type conductive impurities. Preferably, Mg is mainly used.

그리고, 상기 p형 클래드층(140) 및 활성층(130)의 일부는 메사 식각(mesa etching)으로 제거되어, 저면에 위치하는 n형 클래드층(120)의 일부를 노출하고 있다.A portion of the p-type cladding layer 140 and the active layer 130 are removed by mesa etching to expose a portion of the n-type cladding layer 120 disposed on the bottom surface.

상기 메사 식각에 의해 노출된 n형 질화물 반도체층(120) 상의 소정 부분에는 반사 역할 및 전극 역할을 동시에 하는 n형 전극(160)이 형성되어 있고, 상기 p형 질화물 반도체층(140) 상에는 전류를 확산시키기 위한 투명 도전체층(150) 및 p형 전극(160)이 순차 형성되어 있다.A predetermined portion of the n-type nitride semiconductor layer 120 exposed by the mesa etching is formed with an n-type electrode 160 that serves as a reflection and an electrode at the same time, the current is applied to the p-type nitride semiconductor layer 140 The transparent conductor layer 150 and the p-type electrode 160 for diffusing are sequentially formed.

상기 투명 도전체층(150)은, 전류 주입 면적을 증가시켜 전류확산 효과를 향상시키기 위한 층으로 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 TCO(Transparent Conductive Oxide)로 이루어진 그룹에서 선택된 어느 하나의 막으로 이루어짐이 바람직하다.The transparent conductor layer 150 is an indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO) as a layer for increasing a current injection area to improve a current diffusion effect. ) And TCO (Transparent Conductive Oxide) is preferably made of any one film selected from the group consisting of.

질화물 반도체 소자의 제조방법Manufacturing Method of Nitride Semiconductor Device

본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법에 대하여 도 3a 내지 3d 및 앞서 설명한 도 2를 참고로 하여 상세히 설명한다.A method of manufacturing a nitride semiconductor device according to an embodiment of the present invention will be described in detail with reference to FIGS. 3A to 3D and FIG. 2 described above.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도이다.3A to 3D are cross-sectional views sequentially illustrating a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.

우선, 도 3a에 도시한 바와 같이, 기판(100) 상에 버퍼층(110) 및 상면에 형성된 표면 요철(120a)을 갖는 n형 클래드층(120)을 순차적으로 형성한다.First, as shown in FIG. 3A, an n-type cladding layer 120 having a buffer layer 110 and surface irregularities 120a formed on an upper surface thereof is sequentially formed on the substrate 100.

여기서, 상기 기판(100)은 바람직하게는, 사파이어를 포함하는 투명한 재료를 이용하여 형성하며, 사파이어 이외에, 기판(110)은 징크 옥사이드(zinc oxide, ZnO), 갈륨 나이트라이드(gallium nitride, GaN), 실리콘 카바이드(silicon carbide, SiC) 및 알루미늄 나이트라이드(aluminum nitride, AlN)로 형성할 수 있다.Here, the substrate 100 is preferably formed using a transparent material including sapphire, in addition to sapphire, the substrate 110 is zinc oxide (ZnO), gallium nitride (GaN) , Silicon carbide (SiC) and aluminum nitride (AlN).

상기 버퍼층(110)은 상기 기판(100)과 n형 클래드층(120)의 격자정합을 향상시키기 위한 층으로, GaN 계열 또는 SiC 계열의 버퍼층을 더 형성할 수 있으며, 이는 공정 조건 및 소자 특성에 따라 생략 가능하다.The buffer layer 110 is a layer for improving lattice matching between the substrate 100 and the n-type cladding layer 120, and may further form a GaN-based or SiC-based buffer layer, which may be applied to process conditions and device characteristics. It can be omitted accordingly.

상기 n형 클래드층(120)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 물질일 수 있으며, 유기금속화학 증착 공정과 같은 공지의 질화물 증착 공정을 통해 형성될 수 있다. The n-type cladding layer 120 may be a semiconductor material having an Al x In y Ga (1-xy) N composition formula, where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, and 0 ≦ x + y ≦ 1. It may be formed through a known nitride deposition process, such as an organometallic chemical deposition process.

보다 구체적으로, 상면에 형성된 표면 요철(120a)을 갖는 상기 n형 클래드층(120)은 먼저, n형 도전형 불순물이 도핑된 GaN층 또는 GaN/AlGaN층으로 n형 클래드층(120)을 형성한 다음, 습식 또는 건식 식각 공정으로 상기 n형 클래드층(120)의 상부 표면 일부분을 제거하여 표면 요철(120a)을 형성한다. 이때, 상기 표면 요철(120a)은 후술하는 활성층(130)의 면적을 증가시키는 역할을 하는 것으로써, 반구형 또는 다각형의 형태로 공정 조건 및 소자의 특성에 따라 변경하여 형성할 수 있다.More specifically, the n-type cladding layer 120 having the surface unevenness 120a formed on the upper surface of the n-type cladding layer 120 is first formed of a GaN layer or a GaN / AlGaN layer doped with n-type conductive impurities. Next, a portion of the upper surface of the n-type cladding layer 120 is removed by a wet or dry etching process to form surface irregularities 120a. In this case, the surface unevenness 120a serves to increase the area of the active layer 130, which will be described later, and may be formed in a hemispherical or polygonal shape according to process conditions and device characteristics.

그러나, 상기 표면 요철(120a)이 형성된 n형 클래드층(120) 상에 형성될 활성층(130)의 성장 균일도를 고려할 때, 상기 표면 요철(120a)은 반구형으로 형성하는 것이 바람직하며, 이는 상기 n형 클래드층(120) 표면에 대하여 반구 표면 중 상기 n형 클래드층(120) 표면과 접하는 면이 30° 이하의 경사각을 갖도록 형성하는 것이 더욱 바람직하다.However, in consideration of the growth uniformity of the active layer 130 to be formed on the n-type cladding layer 120 having the surface unevenness 120a, the surface unevenness 120a is preferably formed in a hemispherical shape. It is more preferable to form a surface of the hemisphere surface in contact with the surface of the n-type cladding layer 120 with an inclination angle of 30 ° or less with respect to the surface of the type cladding layer 120.

또한, 상기 반구형의 표면 요철(120a)은 후속 공정에 의해 형성될 활성층의 면적을 증가시키기 위하여 2㎛ 내지 20㎛ 범위의 지름을 갖고, 상기 n형 클래드층(120)의 전체 면적 중 20% 내지 60% 범위 내에 위치하도록 형성하는 것이 바람직하다.In addition, the hemispherical surface irregularities 120a have a diameter in the range of 2 μm to 20 μm in order to increase the area of the active layer to be formed by a subsequent process, and 20 to 20% of the total area of the n-type cladding layer 120. It is preferred to form it in the 60% range.

그런 다음, 도 3b에 도시한 바와 같이, 표면 요철(120a)이 형성된 n형 클래드층(120) 상에 활성층(130) 및 p형 클래드층(140)을 순차적으로 형성한다. 이때, 상기 활성층(130) 및 p형 클래드층(140)은 하부에 위치하는 n형 클래드층(120)의 표면 요철(120a)에 의해 이와 동일한 프로파일을 가지게 형성된다. 즉, 단위 면적당 형성할 수 있는 활성층(130)의 면적을 증가시켜 발광효율을 향상시킬 수 있다.3B, the active layer 130 and the p-type cladding layer 140 are sequentially formed on the n-type cladding layer 120 on which the surface irregularities 120a are formed. In this case, the active layer 130 and the p-type cladding layer 140 are formed to have the same profile by the surface irregularities 120a of the n-type cladding layer 120 disposed below. That is, the luminous efficiency may be improved by increasing the area of the active layer 130 that can be formed per unit area.

상기 활성층(130) 및 p형 클래드층(140)은 AlxInyGa(1-x-y)N 조성식(여기서, 0≤x≤1, 0≤y≤1, 0≤x+y≤1임)을 갖는 반도체 물질일 수 있으며, 유기금속화학 증착 공정과 같은 공지의 질화물 증착 공정을 통해 형성될 수 있다. The active layer 130 and the p-type cladding layer 140 have an Al x In y Ga (1-xy) N composition formula, where 0 ≦ x ≦ 1, 0 ≦ y ≦ 1, and 0 ≦ x + y ≦ 1. It may be a semiconductor material having, and may be formed through a known nitride deposition process, such as organometallic chemical deposition process.

이어서, 도 3c에 도시한 바와 같이, 상기 n형 클래드층(120)의 일부 영역이 노출되도록 상기 p형 클래드층(140)과 활성층(130) 및 n형 클래드층(120)의 일부 영역을 제거하는 메사 식각(mesa etching) 공정을 실시한다.Subsequently, as shown in FIG. 3C, some regions of the p-type cladding layer 140, the active layer 130, and the n-type cladding layer 120 are removed to expose some regions of the n-type cladding layer 120. A mesa etching process is performed.

그런 다음, 도 3d에 도시한 바와 같이, 상기 p형 클래드층(140) 상에 전류를 확산시키기 위한 투명 도전체층(150) 및 p형 전극(160)을 순차적으로 형성한다.3D, the transparent conductor layer 150 and the p-type electrode 160 for diffusing current are sequentially formed on the p-type cladding layer 140.

상기 투명 도전체층(150)은, 전류 주입 면적을 증가시켜 전류확산 효과를 향상시키기 위한 층으로 ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), ITZO(Indium Tin Zinc Oxide) 및 TCO(Transparent Conductive Oxide)로 이루어진 그룹에서 선택된 어느 하나의 막으로 이루어짐이 바람직하다.The transparent conductor layer 150 is an indium tin oxide (ITO), tin oxide (TO), indium zinc oxide (IZO), or indium tin zinc oxide (ITZO) as a layer for increasing a current injection area to improve a current diffusion effect. ) And TCO (Transparent Conductive Oxide) is preferably made of any one film selected from the group consisting of.

이어서, 본 발명은 도 2에 도시한 바와 같이 상기 노출된 n형 클래드층(120) 상에 n형 전극(170)을 형성한다.Next, the present invention forms the n-type electrode 170 on the exposed n-type cladding layer 120 as shown in FIG.

이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.Although the preferred embodiments of the present invention have been described in detail above, those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. Accordingly, the scope of the present invention is not limited thereto, and various modifications and improvements of those skilled in the art using the basic concept of the present invention as defined in the following claims also fall within the scope of the present invention.

도 1은 종래 기술에 따른 질화물 반도체 소자의 구조를 나타낸 단면도.1 is a cross-sectional view showing the structure of a nitride semiconductor device according to the prior art.

도 2는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 구조를 나타낸 단면도.2 is a cross-sectional view showing a structure of a nitride semiconductor device according to an embodiment of the present invention.

도 3a 내지 도 3d는 본 발명의 일 실시예에 따른 질화물 반도체 소자의 제조방법을 순차적으로 나타낸 공정단면도.3A through 3D are cross-sectional views sequentially illustrating a method of manufacturing a nitride semiconductor device according to an embodiment of the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

100 : 기판 110 : 버퍼층100 substrate 110 buffer layer

120 : n형 클래드층 120a : 표면 요철120: n-type cladding layer 120a: surface irregularities

130 : 활성층 140 : p형 클래드층130: active layer 140: p-type cladding layer

150 : 투명도전체층 160 : p형 전극150: transparent conductive layer 160: p-type electrode

170 : n형 전극170: n-type electrode

Claims (13)

기판;Board; 상기 기판 상에 형성되되, 상면이 표면 요철을 갖는 n형 클래드층;An n-type cladding layer formed on the substrate, the upper surface having an uneven surface; 상기 n형 클래드층의 표면 요철 일부분 상에 상기 표면 요철의 프로파일을 따라 형성되어 있는 활성층;An active layer formed along a profile of the surface irregularities on a portion of the surface irregularities of the n-type cladding layer; 상기 활성층 상에 형성되어 있는 p형 클래드층;A p-type cladding layer formed on the active layer; 상기 p형 클래드층 상에 형성되어 있는 p형 전극; 및A p-type electrode formed on the p-type cladding layer; And 상기 활성층이 형성되지 않은 n형 클래드층 상에 형성되어 있는 n형 전극;을 포함하는 것을 특징으로 하는 질화물 반도체 소자.And an n-type electrode formed on the n-type cladding layer in which the active layer is not formed. 제1항에 있어서,The method of claim 1, 상기 표면 요철은 반구형 또는 다각형 형태로 형성된 것을 특징으로 하는 질화물 반도체 소자.The surface irregularities are nitride semiconductor device, characterized in that formed in a hemispherical or polygonal shape. 제2항에 있어서,The method of claim 2, 상기 반구형의 표면 요철은 상기 n형 클래드층 표면에 대하여 반구 표면 중 상기 n형 클래드층 표면과 접하는 면이 30° 이하의 경사각을 갖게 형성된 것을 특 징으로 하는 질화물 반도체 소자.The hemispherical surface unevenness is a nitride semiconductor device characterized in that the surface of the hemisphere in contact with the surface of the n-type cladding layer has an inclination angle of 30 ° or less with respect to the surface of the n-type cladding layer. 제1항에 있어서,The method of claim 1, 상기 기판과 n형 클래드층의 계면에 형성된 버퍼층을 더 포함하는 것을 특징으로 하는 질화물 반도체 소자.And a buffer layer formed at an interface between the substrate and the n-type cladding layer. 제2항에 있어서,The method of claim 2, 상기 반구형의 표면 요철은 2㎛ 내지 20㎛ 범위의 지름을 갖는 것을 특징으로 하는 질화물 반도체 소자.The hemispherical surface irregularities are nitride semiconductor device, characterized in that having a diameter in the range of 2㎛ 20㎛. 제1항에 있어서,The method of claim 1, 상기 표면 요철은 상기 n형 클래드층의 전체 면적 중 20% 내지 60% 범위 내에 위치하는 것을 특징으로 하는 질화물 반도체 소자.The surface irregularities are nitride semiconductor device, characterized in that located in the range of 20% to 60% of the total area of the n-type cladding layer. 기판 상에 n형 클래드층을 형성하는 단계;Forming an n-type cladding layer on the substrate; 상기 n형 클래드층의 상부 표면 일부분을 식각하여 표면 요철을 형성하는 단 계;Etching a portion of the upper surface of the n-type cladding layer to form surface irregularities; 상기 n형 클래드층 상에 상기 표면 요철의 프로파일을 따라 활성층을 형성하는 단계;Forming an active layer along the profile of the surface irregularities on the n-type cladding layer; 상기 활성층 상에 p형 클래드층을 형성하는 단계;Forming a p-type cladding layer on the active layer; 상기 p형 클래드층과 활성층 및 n형 클래드층의 일부를 메사 식각하여 상기 n형 클래드층의 상면 일부를 노출시키는 단계;Mesa-etching a portion of the p-type cladding layer, an active layer, and an n-type cladding layer to expose a portion of the upper surface of the n-type cladding layer; 상기 노출된 n형 클래드층 상에 n형 전극을 형성하는 단계; 및Forming an n-type electrode on the exposed n-type cladding layer; And 상기 p형 클래드층 상에 p형 전극을 형성하는 단계;를 포함하는 질화물 반도체 소자의 제조방법.Forming a p-type electrode on the p-type cladding layer. 제7항에 있어서,The method of claim 7, wherein 상기 표면 요철을 형성하는 식각 공정은 건식 식각 또는 습식 식각 중 선택된 어느 하나를 이용하여 진행하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.The etching process for forming the surface irregularities is a method of manufacturing a nitride semiconductor device, characterized in that the progress using any one selected from dry etching or wet etching. 제7항에 있어서,The method of claim 7, wherein 상기 표면 요철은 반구형 또는 다각형 형태로 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.The surface asperity is a method of manufacturing a nitride semiconductor device, characterized in that formed in a hemispherical or polygonal shape. 제9항에 있어서,The method of claim 9, 상기 반구형의 표면 요철은 상기 n형 클래드층 표면에 대하여 반구 표면 중 상기 n형 클래드층 표면과 접하는 면이 30° 이하의 경사각을 갖도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.And said hemispherical surface irregularities are formed such that a surface of said hemispherical surface which contacts said n-type cladding layer surface has an inclination angle of 30 degrees or less with respect to said n-type cladding layer surface. 제7항에 있어서,The method of claim 7, wherein 상기 기판 상에 n형 클래드층을 형성하는 단계 이전에, Prior to forming an n-type cladding layer on the substrate, 상기 기판 상에 버퍼층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.And forming a buffer layer on the substrate. 제9항에 있어서,The method of claim 9, 상기 반구형의 표면 요철은 2㎛ 내지 20㎛ 범위의 지름을 갖게 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.The hemispherical surface irregularities are formed to have a diameter in the range of 2㎛ 20㎛. 제7항에 있어서,The method of claim 7, wherein 상기 표면 요철은 상기 n형 클래드층의 전체 면적 중 20% 내지 60% 범위 내에 위치하도록 형성하는 것을 특징으로 하는 질화물 반도체 소자의 제조방법.The surface irregularities are formed to be positioned in the range of 20% to 60% of the total area of the n-type cladding layer.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101028286B1 (en) * 2009-12-28 2011-04-11 엘지이노텍 주식회사 Semiconductor light emitting device and fabricating method tereof
US8878158B2 (en) 2010-04-05 2014-11-04 Lg Innotek Co., Ltd. Light emitting device, light emitting device package, and lighting system

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003092426A (en) * 2001-09-18 2003-03-28 Nichia Chem Ind Ltd Nitride compound semiconductor light emitting element and its manufacturing method
KR100643474B1 (en) * 2005-09-06 2006-11-10 엘지전자 주식회사 Light emitting device
KR100705226B1 (en) * 2005-12-15 2007-04-06 엘지전자 주식회사 Device having three dimentional structure light emitting layer and method for fabricating the same
KR101241477B1 (en) * 2006-01-27 2013-03-08 엘지이노텍 주식회사 Nitride semiconductor light-emitting device and manufacturing method thereof

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101028286B1 (en) * 2009-12-28 2011-04-11 엘지이노텍 주식회사 Semiconductor light emitting device and fabricating method tereof
US8796705B2 (en) 2009-12-28 2014-08-05 Lg Innotek Co., Ltd. Light emitting device, light emitting device package and illumination system
US10283673B2 (en) 2009-12-28 2019-05-07 Lg Innotek Co., Ltd. Light emitting device, light emitting device package and illumination system
US8878158B2 (en) 2010-04-05 2014-11-04 Lg Innotek Co., Ltd. Light emitting device, light emitting device package, and lighting system

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