KR20080051714A - 듀얼모드 ｗｐａｎ 송수신기 - Google Patents

듀얼모드 ｗｐａｎ 송수신기 Download PDF

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KR20080051714A
KR20080051714A KR1020060123288A KR20060123288A KR20080051714A KR 20080051714 A KR20080051714 A KR 20080051714A KR 1020060123288 A KR1020060123288 A KR 1020060123288A KR 20060123288 A KR20060123288 A KR 20060123288A KR 20080051714 A KR20080051714 A KR 20080051714A
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박타준
조군식
이재형
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Abstract

본 발명의 일실시예에 따른 듀얼모드 WPAN 송수신기는, 저속 모드시, 저 전송율에 해당되는 저속 비트 데이타를 확산하는 저속 확산 송신부; 고속모드시, 고 전송율에 해당되는 고속 비트 데이타를 엔코딩하는 고속 엔코딩 송신부를 포함하는 듀얼모드 WPAN 송신기와,
아날로그 I 및 Q 신호를 디지탈 I 및 Q 신호로 변환하는 A/D 부; 상기 A/D 부로부터의 디지탈 I 및 Q 신호를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호의 위상오차를 상쇄하는 미분부; 저속모드시, 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 역확산시켜 저속 비트 데이타를 검출하는 저속 역확산 수신부; 및 고속 모드시, 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부를 포함하는 듀얼모드 WPAN 수신기로 이루어진다.
WPAN, 송수신기, 송신기, 수신기, 데이타 전송율(DATA RATE), 저속, 고속, 듀얼모드

Description

듀얼모드 ＷＰＡＮ 송수신기{DUAL MODE WPAN TRANSCEIVER}
도 1의 (a),(b)는 WPAN 송수신기의 구성도.
도 2는 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기의 구성도.
도 3은 도 2의 저속 확산 송신부의 구성도.
도 4는 도 2의 고속 엔코딩 송신부의 구성도.
도 5는 도 2의 아날로그 파형 생성부의 구성도.
도 6은 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기의 구성도.
도 7은 도 6의 저속 역확산 수신부의 구성도.
도 8은 도 6의 고속 디코딩 수신부의 구성도.
도 9의 (a),(b)는 저속 비트 데이타 패킷 및 고속 비트 데이타 패킷의 구조도.
* 도면의 주요부분에 대한 부호의 설명 *
110 : 저속 확산 송신부 120 : 고속 엔코딩 송신부
130 : 아날로그 파형 생성부 210 : A/D 부
220 : 미분부 230 : 타이밍 추정부
400 : 데이타 전송속도 판별부 410 : 저속 역확산 수신부
420 : 고속 디코딩 수신부 421 : 인버터
422 : 비트 결정부 423 : 디코딩부
LBD : 저속 비트 데이타 HBD : 고속 비트 데이타
DI,DQ : 디지탈 I 및 Q 신호 AI,AQ : 아날로그 I 및 Q 신호
DRI : 전송속도정보
본 발명은 듀얼모드 WPAN 송수신기에 관한 것으로, 특히 시스템 사이즈를 크게 증가시키지 않으면서 저속 데이타 통신(250kbps)과 고속 데이타 통신(2Mbps)을 모두 지원할 수 있도록 구현함으로써, 채널 환경에 따라 적절히 데이타 통신속도를 선택할 수 있고, 이에 따라 시스템 적응성을 향상시킬 수 있는 듀얼모드 WPAN 송수신기에 관한 것이다.
일반적으로, 지그비(Zigbee)로 알려진 근거리 무선 통신(WPAN)의 물리계층 표준인 IEEE 802.15.4는 저속통신속도, 저전력소비, 저가격을 이점으로 하는 근거리 무선통신 표준으로써, 예상되는 응용분야로는 빌딩제어, 홈 네트워크(각종 가전기기, 조명,...), 냉난방제어, 공조제어, 센서 네트워크 등의 네트워크 & 제어용 분야이다.
현재 IEEE 802.15.4 표준에 따르는 지그비에서는 250kbps의 저속 통신속도만을 규정하고 있는데, 기본적인 응용분야에서 단순한 제어만 할 경우에는 저속 통신속도로도 충분할 수 있겠지만, 보다 다양한 응용환경에서 다양한 목적으로 사용되기 위해서는 저속 통신 속도 뿐만아니라 고속 통신속도도 필요할 것이다.
실제로 유사한 근거리 무선통신 표준인 블루투스 통신 분야에서는 데이타 전송율(data rate)의 변경이 가능한 칩들이 나와 있는 상황이다. 또한 현재 일부 지그비(Zigbee) IC 제조사(maker)들이 자사 임의로 설정한(비표준) 고속 전송율(high data rate)을 동시에 지원가능한 듀얼 데이타 전송율(dual data rate) 칩들을 개발하고 있으며, 이때, 고속 데이타 전송율(high data rate)의 예로는 625kbps 또는 1Mbps 등으로 IC 제조사별로 서로 각기 다르다.
도 1의 (a),(b)는 WPAN 송수신기의 구성도로서, 도 1의 (a)는 WPAN 송신기의 구성도이고, 도 1의 (b)는 WPAN 수신기의 구성도이다.
상기 WPAN 송수신기는, 데이타 확산과정을 통해 신호를 저속으로 송신하는 WPAN 송신기와, 상기 WPAN 수신기로부터의 신호를 수신받아 비확산 과정을 통해 데이타를 WPAN 수신기로 이루어진다.
도 1의 (a)를 참조하면, 상기 WPAN 송신기는, 250kbps 속도만 지원하는 WPAN 송신기로서, 저속 비트 데이타를 확산과정을 통한 후 I 신호(DI) 및 Q 신호(DQ)로 변환하는 저속 확산 송신부(11)와, 상기 저속 확산 송신부(11)로부터의 I신호 및 Q 신호를 아날로그 I 및 Q 신호(AI,AQ)로 변환하는 아날로그 파형 생성부(12)를 포함한다.
이후, 상기 아날로그 파형 생성부(12)에서의 아날로그 I 및 Q 신호는 RF 송신부로 전달되어, 상기 RF 송신부를 통해 송신된다.
도 1의 (b)를 참조하면, 상기 WPAN 수신기는, 아날로그 I 및 Q 신호(AI,AQ)를 디지탈 I 및 Q 신호로 변환하는 A/D 부(21)와, 상기 A/D 부(21)로부터의 디지탈 I 및 Q 신호(DI,DQ)를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호(DI,DQ)의 위상오차를 상쇄하는 미분기(22)와, 상기 미분기(22)로부터 미분된 디지탈 I 및 Q 신호(DDI,DDQ)의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부(23)와, 상기 타이밍 추정부(23)에 의해 추정된 타이밍 동기시점에 따라 상기 미분기(22)로부터 미분된 디지탈 I 및 Q 신호(DDI,DDQ)에 대해 역확산 과정을 수행하여 저속 비트 데이타를 검출하는 저속 역확산 수신부(24)를 포함한다.
이때, 상기 저속 역확산 수신부(24)의 역확산 과정은 상기 미분기(22)로부터 미분된 디지탈 I 및 Q 신호(DDI,DDQ)로부터 상관값을 구하는 상관과정, 상기 상관과정을 통한 상관값중 최대 상관값에 해당되는 심벌을 구하는 심벌검출과정과, 상기 검출된 심벌에 매핑된 비트 데이타를 획득하는 비트획득 과정을 포함한다.
그런데, 이와같은 종래 WPAN 송수신기는, 대략 250kbps 정도의 데이타 전송 율만을 지원하므로, 250kbps 표준 속도만을 지원할 수 있는 한계가 있고, 상기 250kbps 이상의 고속 데이타 전송율을 지원할 수 없다는 문제점이 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 그 목적은, 시스템 사이즈를 크게 증가시키지 않으면서 저속 데이타 통신(250kbps)과 고속 데이타 통신(2Mbps)을 모두 지원할 수 있도록 구현함으로써, 채널 환경에 따라 적절히 데이타 통신속도를 선택할 수 있고, 이에 따라 시스템 적응성을 향상시킬 수 있는 듀얼모드 WPAN 송수신기를 제공하는데 있다.
상기한 본 발명의 목적을 달성하기 위해서, 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기는, 저속 모드시, 저 전송율에 해당되는 저속 비트 데이타를 확산시켜 디지탈 I 및 Q 신호로 각각 분리하는 저속 확산 송신부; 고속모드시, 고 전송율에 해당되는 고속 비트 데이타를 엔코딩하여 디지탈 I 및 Q 신호로 각각 분리하는 고속 엔코딩 송신부; 및 상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I 및 Q신호를 아날로그 I 및 Q 신호로 변환하는 아날로그 파형 생성부를 포함하는 것을 특징으로 한다.
또한, 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기는, 아날로그 I 및 Q 신호를 디지탈 I 및 Q 신호로 변환하는 A/D 부; 상기 A/D 부로부터의 디지탈 I 및 Q 신호를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호의 위상오차를 상쇄하는 미분부; 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호에 포함된 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부; 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 역확산시켜 저속 비트 데이타를 검출하고, 고속 모드시에 동작을 정지하는 저속 역확산 수신부; 상기 저속 역확산 수신부로부터의 저속 비트 데이타에 포함된 전송속도정보에 기초해서, 저속 모드인지 고속 모드인지를 판단하는 데이타 전송속도 판별부; 및 상기 데이타 전송속도 판별부에서 고속 모드 판별시, 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부를 포함하는 것을 특징으로 한다.
게다가, 본 발명의 또 다른 실시예에 따른 듀얼모드 WPAN 송수신기는, WPAN 송신기와 WPAN 수신기를 포함하는 WPAN 송수신기에 있어서,
상기 송신기는 저속 모드시, 저 전송율에 해당되는 저속 비트 데이타를 확산시켜 디지탈 I 및 Q 신호로 각각 분리하는 저속 확산 송신부; 고속모드시, 고 전송율에 해당되는 고속 비트 데이타를 엔코딩하여 디지탈 I 및 Q 신호로 각각 분리하는 고속 엔코딩 송신부; 및 상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I 및 Q신호를 아날로그 I 및 Q 신호로 변환하는 아날로그 파형 생 성부를 포함하고,
상기 WPAN 수신기는, 아날로그 I 및 Q 신호를 디지탈 I 및 Q 신호로 변환하는 A/D 부; 상기 A/D 부로부터의 디지탈 I 및 Q 신호를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호의 위상오차를 상쇄하는 미분부; 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부; 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 역확산시켜 저속 비트 데이타를 검출하고, 고속 모드시에 동작을 정지하는 저속 역확산 수신부; 상기 저속 역확산 수신부로부터의 저속 비트 데이타에 포함된 전송속도정보에 기초해서, 저속 모드인지 고속 모드인지를 판단하는 데이타 전송속도 판별부; 및 상기 데이타 전송속도 판별부에서 고속 모드 판별시, 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부를 포함하는 것을 특징으로 한다.
상기 저속 확산 송신부는, 상기 저 전송율에 해당되는 저속 비트 데이타를 기설정된 복수개 비트씩 구분하고, 구분된 복수개 비트의 데이타 각각을 기 매핑된 심벌로 변환하는 비트/심벌 변환부; 상기 비트/심벌 변환부로부터의 심벌 각각을, 복수의 칩을 포함하는 기 매핑된 칩 신호로 변환하는 심벌/칩 변환부; 및 상기 심벌/칩 변환부로부터의 직렬 칩 신호의 홀수번째의 칩과 짝수번째의 칩으로 각각 분리하여 디지탈 I 및 Q 신호를 생성하는 직렬/병렬 변환부를 포함하는 것을 특징으 로 한다.
상기 저속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고, 상기 프레임길이필드에 전송속도정보로서 저속 모드 정보를 포함하는 것을 특징으로 한다.
상기 저속 모드 정보는, 상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 한다.
상기 저속 전송율은 대략 250kbps인 것을 특징으로 한다.
상기 고속 엔코딩 송신부는, 고 전송율에 해당되는 고속 비트 데이타를 홀수번째의 비트 열과 홀수번째의 비트 열로 각각 분리하는 직렬/병렬 변환부; 상기 직렬/병렬 변환부로부터의 홀수번째 비트 열을 엔코딩하여 디지탈 I 신호를 생성하는 제1 엔코딩부; 및 상기 직렬/병렬 변환부로부터의 짝수번째 비트 열을 엔코딩하여 디지탈 Q 신호를 생성하는 제2 엔코딩부를 포함하는 것을 특징으로 한다.
상기 고속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고, 상기 프레임길이필드에 전송속도정보로서 고속 모드 정보를 포함하는 것을 특징으로 한다.
상기 저속 모드 정보는, 상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 한다.
상기 고속 전송율은 대략 2Mbps인 것을 특징으로 한다.
상기 아날로그 파형 생성부는, 상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I신호를 아날로그 형태의 펄스 신호로 변환하는 제1 펄스 세이핑부; 상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 Q신호를 아날로그 형태의 펄스 신호로 변환하는 제2 펄스 세이핑부; 상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제1 D/A 부; 상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 기설정된 지연시간 만큼 지연하는 지연부; 및 상기 지연부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제2 D/A 부를 포함하는 것을 특징으로 한다.
상기 전송속도정보는, 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 패킷구조내의 프레임길이필드중 최상위비트에 포함되는 것을 특징으로 한다.
상기 저속 역확산 수신부는 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호와 기설정된 복수의 기준 PN 코드 각각과 상관시키는 상관부; 상기 상관부로부터의 복수의 상관값중에서 최대 상관값을 검출하는 최대값 검출부; 상기 최대값 검출부에 의해 검출된 최대 상관값에 기 매핑된 심벌을 검출하는 심벌 검출부; 상기 심벌 검출부에 의해 검출된 심벌을 기 매핑된 비트 데이타로 변환하는 심벌/비트 변환부를 포함하는 것을 특징으로 한다.
상기 고속 디코딩 수신부는, 상기 미분부에 의해 미분된 디지탈 Q 신호를 인버팅시키는 인버터; 상기 인버터로부터의 신호가 기준값보다 크면 비트 "1"로 결정 하고, 상기 인버터로부터의 신호가 기준값보다 작으면 비트 "0"으로 결정하는 비트 결정부; 상기 비트 결정부로부터의 비트 신호를 디코딩하여 비트 데이타를 검출하는 디코딩부를 포함하는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 설명되는 실시예에 한정되지 않으며, 본 발명의 실시예는 본 발명의 기술적 사상에 대한 이해를 돕기 위해서 사용된다. 본 발명에 참조된 도면에서 실질적으로 동일한 구성과 기능을 가진 구성요소들은 동일한 부호를 사용할 것이다.
본 발명의 일실시예는 듀얼모드 WPAN 송신기에 대한 것이고, 본 발명의 다른 일실시예는 듀얼모드 WPAN 수신기에 대한 것이고, 또한 본 발명의 또 다른 실시예는 듀얼모드 WPAN 송수신기에 대한 것이다.
이때, 본 발명의 일 실시예에 따른 듀얼모드 WPAN 송수신기는 상기 듀얼모드 WPAN 송신기와 듀얼모드 WPAN 수신기를 포함한다.
도 2는 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기의 구성도이다.
도 2를 참조하면, 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기는, 저속모드시, 저 전송율에 해당되는 저속 비트 데이타(LBD)를 확산시켜 디지탈 I 및 Q 신호(DI,DQ)로 각각 분리하는 저속 확산 송신부(110)와, 고속모드시, 고 전송율에 해당되는 고속 비트 데이타(HBD)를 엔코딩하여 디지탈 I 및 Q 신호(DI,DQ)로 각각 분리하는 고속 엔코딩 송신부(120)와, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 I 및 Q신호(DI,DQ)를 아날로그 I 및 Q 신호(AI,AQ)로 변환하는 아날로그 파형 생성부(130)를 포함한다.
도 3은 도 2의 저속 확산 송신부의 구성도이다.
도 3을 참조하면, 상기 저속 확산 송신부(110)는, 상기 저 전송율에 해당되는 저속 비트 데이타(LBD)를 기설정된 복수개 비트씩 구분하고, 구분된 복수개 비트의 데이타 각각을 기 매핑된 심벌로 변환하는 비트/심벌 변환부(111)와, 상기 비트/심벌 변환부(111)로부터의 심벌 각각을, 복수의 칩을 포함하는 기 매핑된 칩 신호로 변환하는 심벌/칩 변환부(112)와, 상기 심벌/칩 변환부(112)로부터의 직렬 칩 신호의 홀수번째의 칩과 짝수번째의 칩으로 각각 분리하여 디지탈 I 및 Q 신호를 생성하는 직렬/병렬 변환부(113)를 포함한다.
여기서, 상기 저속 전송율(Low Data Rate)은 대략 250kbps가 될 수 있다.
도 4는 도 2의 고속 엔코딩 송신부의 구성도이다.
도 4를 참조하면, 상기 고속 엔코딩 송신부(120)는, 고 전송율에 해당되는 고속 비트 데이타(HBD)를 홀수번째의 비트 열(D1)과 홀수번째의 비트 열(D2)로 각각 분리하는 직렬/병렬 변환부(121)와, 상기 직렬/병렬 변환부(121)로부터의 홀수번째 비트 열을 엔코딩하여 디지탈 I 신호를 생성하는 제1 엔코딩부(122)와, 상기 직렬/병렬 변환부(121)로부터의 짝수번째 비트 열을 엔코딩하여 디지탈 Q 신호를 생성하는 제2 엔코딩부(123)를 포함한다.
여기서, 상기 고속 전송율(High Data Rate)은 대략 2Mbps가 될 수 있다.
도 5는 도 2의 아날로그 파형 생성부의 구성도이다.
도 5를 참조하면, 상기 아날로그 파형 생성부(130)는, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 I신호(DI)를 아날로그 형태의 펄스 신호로 변환하는 제1 펄스 세이핑부(131)와, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 Q신호(DQ)를 아날로그 형태의 펄스 신호로 변환하는 제2 펄스 세이핑부(132)와, 상기 제1 펄스 세이핑부(131)로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제1 D/A 부(133)와, 상기 제1 펄스 세이핑부(131)로부터의 아날로그 형태의 펄스 신호를 기설정된 지연시간 만큼 지연하는 지연부(TC)(134)와, 상기 지연부(134)로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제2 D/A 부(136)를 포함한다.
도 6은 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기의 구성도이다.
도 6을 참조하면, 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기는, 아날로그 I 및 Q 신호(AI,AQ)를 디지탈 I 및 Q 신호로 변환하는 A/D 부(210)와, 상 기 A/D 부(210)로부터의 디지탈 I 및 Q 신호(DI,DQ)를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호(DI,DQ)의 위상오차를 상쇄하는 미분부(220)와, 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부(230)와, 상기 타이밍 추정부(230)에 의해 추정된 타이밍 동기시점에 따라 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)를 역확산시켜 저속 비트 데이타를 검출하고, 고속 모드시에 동작을 정지하는 저속 역확산 수신부(310)와, 상기 저속 역확산 수신부(310)로부터의 저속 비트 데이타에 포함된 전송속도정보에 기초해서, 저속 모드인지 고속 모드인지를 판단하는 데이타 전송속도 판별부(400)와, 상기 데이타 전송속도 판별부(400)에서 고속 모드 판별시, 상기 타이밍 추정부(230)에 의해 추정된 타이밍 동기시점에 따라 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부(320)를 포함한다.
도 7은 도 6의 저속 역확산 수신부의 구성도이다.
도 7을 참조하면, 상기 저속 역확산 수신부(310)는, 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)와 기설정된 복수의 기준 PN 코드 각각과 상관시키는 상관부(311)와, 상기 상관부(311)로부터의 복수의 상관값중에서 최대 상관값을 검출하는 최대값 검출부(312)와, 상기 최대값 검출부(312)에 의해 검출된 최대 상관값에 기 매핑된 심벌을 검출하는 심벌 검출부(313)와, 상기 심벌 검출 부(313)에 의해 검출된 심벌을 기 매핑된 비트 데이타로 변환하는 심벌/비트 변환부(314)를 포함한다.
도 8은 도 6의 고속 디코딩 수신부의 구성도이다.
도 8을 참조하면, 상기 고속 디코딩 수신부(320)는, 상기 미분부(220)에 의해 미분된 디지탈 Q 신호(DDQ)를 인버팅시키는 인버터(321)와, 상기 인버터(321)로부터의 신호가 기준값보다 크면 비트 "1"로 결정하고, 상기 인버터(321)로부터의 신호가 기준값보다 작으면 비트 "0"으로 결정하는 비트 결정부(322)와, 상기 비트 결정부(322)로부터의 비트 신호를 디코딩하여 비트 데이타를 검출하는 디코딩부(323)를 포함한다.
도 9의 (a),(b)는 저속 비트 데이타 패킷 및 고속 비트 데이타 패킷의 구조도이다.
도 9의 (a)는 저속 비트 데이타 패킷의 구조도로서, 도 9의 (a)를 참조하면, 상기 저속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어질 수 있다.
이때, 상기 프레임길이필드에 전송속도정보(DRI)로서 저속 모드 정보를 포함할 수 있으며, 특히 상기 저속 모드 정보는, 상기 프레임길이필드의 최상위비 트(MSB)에 포함될 수 있다.
도 9의 (b)를 참조하면, 상기 고속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어질 수 있다.
상기 프레임길이필드에 전송속도정보(DRI)로서 고속 모드 정보를 포함할 수 있으며, 특히 상기 고속 모드 정보는, 상기 프레임길이필드의 최상위비트(MSB)에 포함될 수 있다.
도 6 및 도 9의 (a),(b)를 참조하면, 상기 데이타 전송속도 판별부(400)는, 상기 저속 역확산 수신부(310)로부터의 저속 비트 데이타의 패킷구조내의 프레임길이필드중 최상위비트(MSB)에 포함된 상기 전송속도정보(DRI)를 기초하여 전송 속도를 판별할 수 있다.
이하, 본 발명의 작용 및 효과를 첨부한 도면에 의거하여 상세히 설명한다.
본 발명의 하나의 실시예인 듀얼모드 WPAN 송수신기는 본 발명의 일 실시예에 따른 듀얼모드 WPAN 송신기와 본 발명의 다른 일실시예인 듀얼모드 WPAN 수신기를 포함한다.
또한, 본 발명의 듀얼모드 WPAN 송수신기는 대략 250kbps 정도의 저 데이타 전송율과 대략 2Mbps 정도의 고 데이타 전송율을 모두 지원할 수 있으며, 저 데이타 전송율과 고 데이타 전송율을 지원하는 듀얼모드 WPAN 송수신기는 모뎀(modem) 또는 맥(MAC)에서 전송속도를 판단하여 250kbps 속도로 전송할지 아니면 2Mbps 속도로 전송할지의 여부를 결정하고, 결정된 전송속도로의 전송모드를 제어할 수 있다.
이하, 도 2 내지 도 5 및 도 9를 참조하여 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기에 대해 설명한다.
먼저, 도 2를 참조하면, 본 발명의 일실시예에 따른 듀얼모드 WPAN 송신기의 저속 확산 송신부(110)는, 모드선택신호(SM)가 저속모드일 경우, 저 전송율에 해당되는 저속 비트 데이타(LBD)를 확산시켜 디지탈 I 및 Q 신호(DI,DQ)로 각각 분리하여 아날로그 파형 생성부(130)로 출력한다.
그리고, 상기 듀얼모드 WPAN 송신기의 고속 엔코딩 송신부(120)는 상기 모드선택신호(MS)가 고속모드일 경우, 고 전송율에 해당되는 고속 비트 데이타(HBD)를 엔코딩하여 디지탈 I 및 Q 신호(DI,DQ)로 각각 분리하여 아날로그 파형 생성부(130)로 출력한다.
이때, 상기 아날로그 파형 생성부(130)는, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 I 및 Q신호(DI,DQ)를 아날로그 I 및 Q 신호(AI,AQ)로 변환하여 출력한다.
도 3을 참조하면, 상기 저속 확산 송신부(110)의 비트/심벌 변환부(111)는, 대략 250kbps(bit per second) 등의 저 전송율(Low Data Rate)에 해당되는 저속 비트 데이타(LBD)를 기설정된 복수개 비트씩, 즉 4비트 구분하고, 이러한 4비트의 데이타 각각을 기 매핑된 심벌로 변환하여 심벌/칩 변환부(112)로 출력한다. 즉, IEEE 802.15.4 표준에 따르면, 4비트의 데이타가 하나의심벌로 매칭되므로, 대략 250kbps(bit per second)의 비트 데이타는 대략 62.5ksps(symbol per second)(250/4=62.5)의 심벌로 변환된다.
다음, 상기 심벌/칩 변환부(112)는, 상기 비트/심벌 변환부(111)로부터의 심벌 각각을, 복수의 칩을 포함하는 기 매핑된 칩 신호로 변환하여 직렬/병렬 변환부(113)로 출력한다. 즉, IEEE 802.15.4 표준에 따르면, 1개의 심벌은 32개의 칩을 갖는 칩 신호로 변환되므로, 대략 62.5ksps의 심벌은 대략 2Mcpc(chip per second)(62.5 × 32 = 2000)의 칩신호로 변환된다.
그리고, 상기 직렬/병렬 변환부(113)는, 상기 심벌/칩 변환부(112)로부터의 직렬 칩 신호의 홀수번째의 칩과 짝수번째의 칩으로 각각 분리하여 디지탈 I 및 Q 신호를 생성한다.
전술한 저속 확산 송신부(110)의 신호 처리 과정을 통해서, 4비트의 저속 비트 데이타가 32개의 칩 신호로 변환되므로, 결국 비트 데이타 확산(spreading)되는 것이다.
도 4를 참조하면, 상기 고속 엔코딩 송신부(120)의 직렬/병렬 변환부(121)는, 대략 2Mbps 등의 고 전송율(High Data Rate)에 해당되는 고속 비트 데이타(HBD)를 홀수번째의 비트 열(D1)과 홀수번째의 비트 열(D2)로 각각 분리하여 제1 엔코딩부(122) 및 제2 엔코딩부(123)로 출력한다.
상기 제1 엔코딩부(122)는 상기 직렬/병렬 변환부(121)로부터의 홀수번째 비트 열(D1)을 엔코딩하여 디지탈 I 신호(DI)를 생성한다. 상기 제2 엔코딩부(123)는 상기 직렬/병렬 변환부(121)로부터의 짝수번째 비트 열(D2)을 엔코딩하여 디지탈 Q 신호(DQ)를 생성한다.
이와같이 비트 데이타를 엔코딩(pre-coding)하여 보내게 되면 최종 신호의 형태가 FSK 특성을 가지게 되므로, WPAN 수신기에서 PSK 방식보다 구조가 간단한 FSK 방식으로 복조할 수 있어 효과적이다.
도 5를 참조하면, 상기 아날로그 파형 생성부(130)의 제1 펄스 세이핑부(131)는, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 I신호(DI)를 아날로그 형태의 펄스 신호로 변환하여 제1 D/A 부(133)로 출력한다.
또한, 상기 아날로그 파형 생성부(130)의 제2 펄스 세이핑부(132)는, 상기 저속 확산 송신부(110) 또는 상기 고속 엔코딩 송신부(120)로부터의 디지탈 Q신호(DQ)를 아날로그 형태의 펄스 신호로 변환하여 지연부(TC)(134)로 출력한다.
상기 제1 D/A 부(133)는, 상기 제1 펄스 세이핑부(131)로부터의 아날로그 형 태의 펄스 신호를 아날로그 I 신호로 변환한다.
상기 지연부(TC)(134)는, 상기 제1 펄스 세이핑부(131)로부터의 아날로그 형태의 펄스 신호를 기설정된 지연시간 만큼 지연하여 제2 D/A 부(136)로 출력한다. 여기서, 상기 지연시간(TC)은 IEEE 802.15.4 표준에 따르면 대략 한칩 주기에 해당된다.
상기 제2 D/A 부(136)는 상기 지연부(134)로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환한다.
도 9의 (a)는 저속 비트 데이타 패킷의 구조도로서, 도 9의 (a)를 참조하면, 상기 저속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드(SFD), 프레임길이를 표시하는 프레임길이필드(리) 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어질 수 있다.
이때, 상기 프레임길이필드(FL)에 전송속도정보(DRI)로서 저속 모드 정보를 포함할 수 있으며, 특히 상기 저속 모드 정보는, 상기 프레임길이필드의 최상위비트(MSB)에 포함될 수 있다.
즉, IEEE 802.15.4 표준에 따르는 데이타 패킷의 프레임길이필드(FL)중에서 현재 사용되지 않고 있는 최상위비트(MSB)를 전송속도정보를 저장하는 비트로 활용한다.
이하, 도 6 내지 도 8도 및 도 9를 참조하여 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기에 대해 설명한다.
먼저, 도 6을 참조하면, 본 발명의 다른 일실시예에 따른 듀얼모드 WPAN 수신기의 A/D 부(210)는, 아날로그 I 및 Q 신호(AI,AQ)를 디지탈 I 및 Q 신호로 변환하여 미분부(220)로 출력한다.
상기 미분부(220)는, 상기 A/D 부(210)로부터의 디지탈 I 및 Q 신호(DI,DQ)를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호(DI,DQ)의 위상오차를 상쇄하여 타이밍 추정부(230), 데이타 전송속도 판별부(400) 및 저속/고속 겸용 수신부(300)에 출력한다.
여기서, 상기 복소수 신호는 상기 A/D 부(210)로부터의 디지탈 I 및 Q 신호(DI,DQ)를 기설정된 지연시간 만큼 지연시킨 후 컨주게이션(conjugation)을 취하면 생성되는 신호이다.
다음, 상기 타이밍 추정부(230)는, 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하여 동기시점 신호를 저속/고속 겸용 수신부(300)에 출력한다.
상기 데이타 전송속도 판별부(400)는, 상기 저속 역확산 수신부(310)로부터의 저속 비트 데이타에 포함된 전송속도정보(DRI:Data Rate Information)에 기초해서, 저속 모드인지 고속 모드인지를 판단하여 판단된 전송모드를 저속/고속 겸용 수신부(300)에 알린다.
도 9의 (a),(b)를 참조하면, 저 데이타 전송율(250kbps data rate)과 고 데이타 전송율(2Mbps data rate)이 프리엠블 필드, 시작프레임 표시필드(SFD), 프레임길이필드(FL)까지 동일하게 저 데이타 전송율(250kbps data rate)을 사용하므로 동일한 타이밍 추정부(timing estimator)를 사용하여 동기를 획득한다.
이후, 상기 시작프레임 표시필드(SFD)를 체크하고, 프레임길이필드(FL)를 검출한 후, 이 프레임길이필드(FL)의 최상위비트(MSB)에 저장된 전송 속도 정보(DRI)에 따라 저속/고속 겸용 수신부(300)의 고속(2Mbps) 또는 저속(250kbps) 심볼검출이 수행된다.
이후, 상기 저속/고속 겸용 수신부(300)는 저속 역확산 수신부(310) 및 고속 디코딩 수신부(320)를 포함하고, 상기 저속 역확산 수신부(310)는, 상기 타이밍 추정부(230)에 의해 추정된 타이밍 동기시점에 따라 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)를 역확산(de-spreading)시켜 저속 비트 데이타(LBD)를 검출하고, 상기 데이타 전송속도 판별부(400)에서 저속 모드 판별시, 상기 동작을 계속 수행하고, 고속 모드 판별시에는 동작을 정지한다.
그리고, 상기 고속 디코딩 수신부(320)는, 데이타 전송속도 판별부(400)에서 고속 모드 판별시, 상기 타이밍 추정부(230)에 의해 추정된 타이밍 동기시점에 따라 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)를 디코딩(de- pre-coding)하여 고속 비트 데이타(HBD)를 검출한다.
도 7을 참조하면, 상기 저속 역확산 수신부(310)의 상관부(311)는, 상기 미분부(220)에 의해 미분된 디지탈 I 및 Q 신호(DDI,DDQ)와 기설정된 복수의 기준 PN 코드 각각과 상관시켜 각 신호별로 복수의 상관값을 최대값 검출부(312)를 출력한다.
상기 최대값 검출부(312)는, 상기 상관부(311)로부터의 복수의 상관값중에서 최대 상관값을 검출하여 심벌 검출부(313)에 출력한다.
상기 심벌 검출부(313)는, 상기 최대값 검출부(312)에 의해 검출된 최대 상관값에 기 매핑된 심벌을 검출하여 심벌/비트 변환부(314)에 출력한다.
상기 심벌/비트 변환부(314)는, 상기 심벌 검출부(313)에 의해 검출된 심벌을 기 매핑된 비트 데이타로 변환한다.
전술한 상기 저속 역확산 수신부(310)의 신호 처리 과정을 통해서, 32개의 칩을 갖는 칩신호가 4비트의 데이타로 변환되므로, 결국 수신신호가 역확산(de-spreading)되는 것이다.
도 8을 참조하면, 상기 고속 디코딩 수신부(320)의 인버터(321)는, 상기 미분부(220)에 의해 미분된 디지탈 Q 신호(DDQ)를 인버팅시켜 비트 결정부(322)로 출력한다.
상기 비트 결정부(322)는, 상기 인버터(321)로부터의 신호가 기준값보다 크면 비트 "1"로 결정하고, 상기 인버터(321)로부터의 신호가 기준값보다 작으면 비트 "0"으로 결정하여 비트신호를 디코딩부(323)로 출력한다.
상기 디코딩부(323)는, 상기 비트 결정부(322)로부터의 비트 신호를 디코딩하여 비트 데이타를 검출한다.
도 9의 (b)를 참조하면, 상기 고속 비트 데이타는, 타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어질 수 있다.
상기 프레임길이필드에 전송속도정보(DRI)로서 고속 모드 정보를 포함할 수 있으며, 특히 상기 고속 모드 정보는, 상기 프레임길이필드의 최상위비트(MSB)에 포함될 수 있다.
이에 따라, 상기 데이타 전송속도 판별부(400)는, 상기 저속 역확산 수신부(310)로부터의 저속 비트 데이타의 패킷구조내의 프레임길이필드중 최상위비트(MSB)에 포함된 상기 전송속도정보(DRI)를 기초하여 전송 속도를 판별할 수 있다.
도 9를 참조하면, 도 9의 (a)에 도시된 저속 비트 데이타용 패킷구조와, 도 9의 (b)에 도시된 고속 비트 데이타용 패킷구조를 비교하면, 도 9의 (a)에 도시된 저속 비트 데이타는 프리엠블 필드부터 페이로드까지 전체가 저속(250kbps) 데이타인 반면, 도 9의 (b)에 도시된 고속 비트 데이타는 프리엠블 필드, 시작프레임 표시필드(SFD) 및 프레임길이필드(FL)까지는 저속(250kbps) 데이타이고, 이후 페이로드 필드는 고속(2Mbps) 데이터임을 알 수 있다.
즉, WPAN 수신기에서 타임 추정부(또는 동기획득부)를 저속모드 및 고속모드에서 공통부분으로 사용할 수 있으므로 하드웨어 증가를 줄일 수 있고, 데이터의 속도에 대한 정보를 패킷 데이터에 실어주어 WPAN 수신기에서 검출한 데이터를 바탕으로 데이터 수신속도를 결정할 수 있도록 하기 위해, 프리엠블 필드, 시작프레임표시필드(SFD), 프레임길이필드(FL)까지는 저속(250kbps) 확산 데이타(spreading data)를 사용하고, 이후 페이로드 필드만 고속 비확산 데이타(2Mbps non-spreading data)를 사용한다.
전술한 바에 따르면, 본 발명에서는 종래의 IEEE 802.15.4 표준에서 규정한 저 데이타 전송율인 250kbps 속도와 고 데이타 전송율인 2Mbps를 모두 지원할 수 있는 겸용 송수신기를 제안한다.
상술한 바와 같은 본 발명에 따르면, 시스템 사이즈를 크게 증가시키지 않으면서 저속 데이타 통신(250kbps)과 고속 데이타 통신(2Mbps)을 모두 지원할 수 있도록 구현함으로써, 채널 환경에 따라 적절히 데이타 통신속도를 선택할 수 있고, 이에 따라 시스템 적응성을 향상시킬 수 있는 효과가 있다.
즉, 본 발명의 250kbps & 2Mbps 데이터 전송속도를 겸용할 수 있는 듀얼모드 WPAN 송수신기는 다음과 같은 장점을 갖는다.
먼저, 종래에는 250kbps 전송속도만 지원하였으나, 본 발명의 듀얼모드 WPAN 송수신기는 채널 환경에 따라 자동적으로 250kbps와 2Mbps를 선택해서 사용할 수 있으므로, 이를 통해 필요한 응용에 따라 표준 전송률 방식, 표준&고속 전송률 혼합방식, 고속전송률 방식등 다양하게 사용할 수 있다.
또한, 본 발명의 듀얼모드 WPAN 송수신기는, 종래 250kbps 시스템에 단순히 2Mbps 시스템을 복합한 방식이 아니라 종래 시스템 자원을 최대한 공동으로 사용할 수 있도록 하여 최소의 게이트(Gate) 사이즈 증가(10%이하)를 만족한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고 특허청구범위에 의해 한정되며, 본 발명의 장치는 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백하다.

Claims (27)

  1. 저속 모드시, 저 전송율에 해당되는 저속 비트 데이타를 확산시켜 디지탈 I 및 Q 신호로 각각 분리하는 저속 확산 송신부;
    고속모드시, 고 전송율에 해당되는 고속 비트 데이타를 엔코딩하여 디지탈 I 및 Q 신호로 각각 분리하는 고속 엔코딩 송신부; 및
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I 및 Q신호를 아날로그 I 및 Q 신호로 변환하는 아날로그 파형 생성부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  2. 제1항에 있어서, 상기 저속 확산 송신부는,
    상기 저 전송율에 해당되는 저속 비트 데이타를 기설정된 복수개 비트씩 구분하고, 구분된 복수개 비트의 데이타 각각을 기 매핑된 심벌로 변환하는 비트/심벌 변환부;
    상기 비트/심벌 변환부로부터의 심벌 각각을, 복수의 칩을 포함하는 기 매핑된 칩 신호로 변환하는 심벌/칩 변환부; 및
    상기 심벌/칩 변환부로부터의 직렬 칩 신호의 홀수번째의 칩과 짝수번째의 칩으로 각각 분리하여 디지탈 I 및 Q 신호를 생성하는 직렬/병렬 변환부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  3. 제1항에 있어서, 상기 저속 비트 데이타는,
    타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고,
    상기 프레임길이필드에 전송속도정보로서 저속 모드 정보를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  4. 제3항에 있어서, 상기 저속 모드 정보는,
    상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  5. 제1항에 있어서, 상기 저속 전송율은
    대략 250kbps인 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  6. 제1항에 있어서, 상기 고속 엔코딩 송신부는.
    고 전송율에 해당되는 고속 비트 데이타를 홀수번째의 비트 열과 홀수번째의 비트 열로 각각 분리하는 직렬/병렬 변환부;
    상기 직렬/병렬 변환부로부터의 홀수번째 비트 열을 엔코딩하여 디지탈 I 신호를 생성하는 제1 엔코딩부; 및
    상기 직렬/병렬 변환부로부터의 짝수번째 비트 열을 엔코딩하여 디지탈 Q 신호를 생성하는 제2 엔코딩부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  7. 제3항에 있어서, 상기 고속 비트 데이타는,
    타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고,
    상기 프레임길이필드에 전송속도정보로서 고속 모드 정보를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  8. 제7항에 있어서, 상기 고속 모드 정보는,
    상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  9. 제1항에 있어서, 상기 고속 전송율은
    대략 2Mbps인 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  10. 제1항에 있어서, 상기 아날로그 파형 생성부는,
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I신호를 아날로그 형태의 펄스 신호로 변환하는 제1 펄스 세이핑부;
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 Q신호를 아날로그 형태의 펄스 신호로 변환하는 제2 펄스 세이핑부;
    상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제1 D/A 부;
    상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 기설정된 지연시간 만큼 지연하는 지연부; 및
    상기 지연부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제2 D/A 부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송신기.
  11. 아날로그 I 및 Q 신호를 디지탈 I 및 Q 신호로 변환하는 A/D 부;
    상기 A/D 부로부터의 디지탈 I 및 Q 신호를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호의 위상오차를 상쇄하는 미분부;
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부;
    상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 역확산시켜 저속 비트 데이타를 검출하고, 고속 모드시에 동작을 정지하는 저속 역확산 수신부; 및
    상기 저속 역확산 수신부로부터의 저속 비트 데이타에 포함된 전송속도정보에 기초해서, 저속 모드인지 고속 모드인지를 판단하는 데이타 전송속도 판별부;
    상기 데이타 전송속도 판별부에서 고속 모드 판별시, 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 수신기.
  12. 제11항에 있어서, 상기 전송속도정보는,
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 패킷구조내의 프레임길이필드중 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 수신기.
  13. 제11항에 있어서, 상기 저속 역확산 수신부는
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호와 기설정된 복수의 기준 PN 코드 각각과 상관시키는 상관부;
    상기 상관부로부터의 복수의 상관값중에서 최대 상관값을 검출하는 최대값 검출부;
    상기 최대값 검출부에 의해 검출된 최대 상관값에 기 매핑된 심벌을 검출하는 심벌 검출부;
    상기 심벌 검출부에 의해 검출된 심벌을 기 매핑된 비트 데이타로 변환하는 심벌/비트 변환부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 수신기.
  14. 제11항에 있어서, 상기 고속 디코딩 수신부는,
    상기 미분부에 의해 미분된 디지탈 Q 신호를 인버팅시키는 인버터;
    상기 인버터로부터의 신호가 기준값보다 크면 비트 "1"로 결정하고, 상기 인버터로부터의 신호가 기준값보다 작으면 비트 "0"으로 결정하는 비트 결정부;
    상기 비트 결정부로부터의 비트 신호를 디코딩하여 비트 데이타를 검출하는 디코딩부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 수신기.
  15. WPAN 송신기와 WPAN 수신기를 포함하는 듀얼모드 WPAN 송수신기에 있어서,
    상기 송신기는
    저속 모드시, 저 전송율에 해당되는 저속 비트 데이타를 확산시켜 디지탈 I 및 Q 신호로 각각 분리하는 저속 확산 송신부;
    고속모드시, 고 전송율에 해당되는 고속 비트 데이타를 엔코딩하여 디지탈 I 및 Q 신호로 각각 분리하는 고속 엔코딩 송신부; 및
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I 및 Q신호를 아날로그 I 및 Q 신호로 변환하는 아날로그 파형 생성부를 포함하고,
    상기 WPAN 수신기는,
    아날로그 I 및 Q 신호를 디지탈 I 및 Q 신호로 변환하는 A/D 부;
    상기 A/D 부로부터의 디지탈 I 및 Q 신호를 그 인접하는 복소수 신호와의 위상 차분하여 상기 디지탈 I 및 Q 신호의 위상오차를 상쇄하는 미분부;
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 프리엠블 정보에 기초해서 타이밍 동기시점을 추정하는 타이밍 추정부;
    상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 역확산시켜 저속 비트 데이타를 검출하고, 고속 모드시에 동작을 정지하는 저속 역확산 수신부; 및
    상기 저속 역확산 수신부로부터의 저속 비트 데이타에 포함된 전송속도정보에 기초해서, 저속 모드인지 고속 모드인지를 판단하는 데이타 전송속도 판별부;
    상기 데이타 전송속도 판별부에서 고속 모드 판별시, 상기 타이밍 추정부에 의해 추정된 타이밍 동기시점에 따라 상기 미분부에 의해 미분된 디지탈 I 및 Q 신호를 디코딩하여 고속 비트 데이타를 검출하는 고속 디코딩 수신부를 포함하는 것
    을 특징으로 하는 듀얼모드 WPAN 송수신기.
  16. 제15항에 있어서, 상기 저속 확산 송신부는,
    상기 저 전송율에 해당되는 저속 비트 데이타를 기설정된 복수개 비트씩 구분하고, 구분된 복수개 비트의 데이타 각각을 기 매핑된 심벌로 변환하는 비트/심벌 변환부;
    상기 비트/심벌 변환부로부터의 심벌 각각을, 복수의 칩을 포함하는 기 매핑된 칩 신호로 변환하는 심벌/칩 변환부; 및
    상기 심벌/칩 변환부로부터의 직렬 칩 신호의 홀수번째의 칩과 짝수번째의 칩으로 각각 분리하여 디지탈 I 및 Q 신호를 생성하는 직렬/병렬 변환부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  17. 제15항에 있어서, 상기 저속 비트 데이타는,
    타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고,
    상기 프레임길이필드에 전송속도정보로서 저속 모드 정보를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  18. 제17항에 있어서, 상기 저속 모드 정보는,
    상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  19. 제15항에 있어서, 상기 저속 전송율은
    대략 250kbps인 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  20. 제15항에 있어서, 상기 고속 엔코딩 송신부는.
    고 전송율에 해당되는 고속 비트 데이타를 홀수번째의 비트 열과 홀수번째의 비트 열로 각각 분리하는 직렬/병렬 변환부;
    상기 직렬/병렬 변환부로부터의 홀수번째 비트 열을 엔코딩하여 디지탈 I 신호를 생성하는 제1 엔코딩부; 및
    상기 직렬/병렬 변환부로부터의 짝수번째 비트 열을 엔코딩하여 디지탈 Q 신호를 생성하는 제2 엔코딩부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  21. 제15항에 있어서, 상기 고속 비트 데이타는,
    타이밍 동기를 추정하기 위한 프리엠블 정보를 포함하는 프리엠블 필드, 시작프레임을 표시하는 시작프레임 표시필드, 프레임길이를 표시하는 프레임길이필드 및 실제 데이타를 포함하는 페이로드 필드로 이루어지는 데이타 패킷 구조로 이루어지고,
    상기 프레임길이필드에 전송속도정보로서 고속 모드 정보를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  22. 제21항에 있어서, 상기 저속 모드 정보는,
    상기 프레임길이필드의 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  23. 제15항에 있어서, 상기 고속 전송율은
    대략 2Mbps인 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  24. 제15항에 있어서, 상기 아날로그 파형 생성부는,
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 I신호를 아날로그 형태의 펄스 신호로 변환하는 제1 펄스 세이핑부;
    상기 저속 확산 송신부 또는 상기 고속 엔코딩 송신부로부터의 디지탈 Q신호를 아날로그 형태의 펄스 신호로 변환하는 제2 펄스 세이핑부;
    상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제1 D/A 부;
    상기 제1 펄스 세이핑부로부터의 아날로그 형태의 펄스 신호를 기설정된 지연시간 만큼 지연하는 지연부; 및
    상기 지연부로부터의 아날로그 형태의 펄스 신호를 아날로그 I 신호로 변환하는 제2 D/A 부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  25. 제15항에 있어서, 상기 전송속도정보는,
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호의 패킷구조내의 프레임길이필드중 최상위비트에 포함되는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  26. 제15항에 있어서, 상기 저속 역확산 수신부는
    상기 미분부에 의해 미분된 디지탈 I 및 Q 신호와 기설정된 복수의 기준 PN 코드 각각과 상관시키는 상관부;
    상기 상관부로부터의 복수의 상관값중에서 최대 상관값을 검출하는 최대값 검출부;
    상기 최대값 검출부에 의해 검출된 최대 상관값에 기 매핑된 심벌을 검출하는 심벌 검출부;
    상기 심벌 검출부에 의해 검출된 심벌을 기 매핑된 비트 데이타로 변환하는 심벌/비트 변환부
    를 포함하는 것을 특징으로 하는 듀얼모드 WPAN 송수신기.
  27. 제15항에 있어서, 상기 고속 디코딩 수신부는,
    상기 미분부에 의해 미분된 디지탈 Q 신호를 인버팅시키는 인버터;
    상기 인버터로부터의 신호가 기준값보다 크면 비트 "1"로 결정하고, 상기 인버터로부터의 신호가 기준값보다 작으면 비트 "0"으로 결정하는 비트 결정부;
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