KR20080044504A - 반도체 장치 및 그 형성 방법 - Google Patents

반도체 장치 및 그 형성 방법 Download PDF

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KR20080044504A KR1020060113436A KR20060113436A KR20080044504A KR 20080044504 A KR20080044504 A KR 20080044504A KR 1020060113436 A KR1020060113436 A KR 1020060113436A KR 20060113436 A KR20060113436 A KR 20060113436A KR 20080044504 A KR20080044504 A KR 20080044504A
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최길현
김병희
이병학
박희숙
박재화
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치 및 그 형성 방법을 제공한다. 이 반도체 장치는 반도체 기판 상에 층간 절연막, 층간 절연막에 상기 반도체 기판의 표면을 노출하는 콘택홀, 반도체 기판에 상기 콘택홀이 연장된 리세스부 및 리세스부의 측벽에 리세스부의 바닥면을 노출하는 스페이서를 포함한다.
콘택홀, 메탈 콘택, 스페이서

Description

반도체 장치 및 그 형성 방법{SEMICONDUTOR DEVICE AND METHOD OF FORMING THE SAME}
도 1a는 본 발명의 제 1 실시예에 따른 메탈 콘택을 구비하는 반도체 장치를 설명하기 위한 단면도이다.
도 1b 내지 도 1c는 본 발명의 제 1 실시예에 따른 메탈 콘택을 구비하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2a는 본 발명의 제 2 실시예에 따른 메탈 콘택을 구비하는 반도체 장치를 설명하기 위한 단면도이다.
도 2b 내지 도 2f는 본 발명의 제 2 실시예에 따른 메탈 콘택을 구비하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 형성 방법에 관한 것으로, 좀더 상세하게는 메탈 콘택을 구비하는 반도체 장치의 형성 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 콘택의 크기가 감소하고 있다. 따라서, 콘택의 종횡비(aspect ratio)가 커져, 정확한 홀의 형성 및 홀의 매립이 매우 어렵 다. 또한, 오정렬 마진이 감소되어, 단락의 위험도 커지고 있다. 특히, 주변회로 영역의 메탈 콘택들은, 셀 어레이 영역의 비트라인, 커패시터들의 형성 후, 형성된다. 따라서, 주변회로 영역의 콘택홀의 깊이가 상당히 크다.
한편, 상기 콘택홀에 메탈을 충진하기 전에 확산 베리어 메탈(diffusion barrier metal)이 형성된다. 확산 베리어 메탈(diffusion barrier metal)로 저항이 높은 Ti/TiN 이 사용된다. 메탈 콘택의 크기가 감소함에 따라, 확산 베리어 메탈의 두께가 메탈 콘택의 전체 두께에 비해 증가되고 있다. 그 결과, 전체적으로 메탈 콘택의 저항이 증가될 수 있다. 이에 따라, Ti/TiN 대신하는 다른 금속물질을 베리어 메탈로 적용하는 시도가 있다.
본 발명의 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위한 것으로서, 메탈 콘택을 구비하는 반도체 장치 및 그 형성 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치를 제공한다. 이 장치는 반도체 기판 상에 층간 절연막; 상기 층간 절연막에 상기 반도체 기판의 표면을 노출하는 콘택홀; 상기 반도체 기판에 상기 콘택홀이 연장된 리세스부; 및 상기 리세스부의 측벽에 리세스부의 바닥면을 노출하는 스페이서를 포함한다.
본 발명의 실시예를 따르면, 이 장치는 상기 콘택홀 및 상기 리세스부에 충진된 도전물질을 더 포함할 수 있다. 상기 도전물질은 베리어 메탈 및 상기 베리어 메탈 상의 텅스텐을 포함할 수 있다. 상기 베리어 메탈은 적층된 텅스텐막/텅스텐 질화막일 수 있다. 상기 스페이서는 산화막일 수 있다.
상기 기술적 과제를 달성하기 위하여 본 발명은 반도체 장치의 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 층간 절연막을 형성하고; 상기 층간 절연막에 상기 반도체 기판의 표면을 노출하는 콘택홀을 형성하고; 상기 반도체 기판에 상기 콘택홀이 연장된 리세스부를 형성하고; 그리고 상기 리세스부의 측벽에 리세스부의 바닥면을 노출하는 스페이서를 형성하는 것을 포함한다.
본 발명의 실시예를 따르면, 상기 스페이서를 형성하는 것은: 상기 리세스부에 산화막을 형성하고; 그리고 상기 산화막을 이방성 식각하여 상기 리세스부의 바닥면을 노출시키는 것을 포함할 수 있다. 상기 산화막은 700℃ 이하의 저온 공정에서 형성될 수 있다. 상기 저온 공정은 플라즈마 산화처리 공정, 저온 원자층 증착 공정을 포함할 수 있다. 상기 플라즈마 산화처리의 산화가스는 수소(H2 )와 (O2)를 포함하되, 상기 수소와 산소의 비(H2/O2)가 2 이상일 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층(또는 막) 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층(또는 막)이 다른 층(또는 막) 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층(또 는 막) 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층(또는 막)이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a는 본 발명의 제 1 실시예에 따른 메탈 콘택을 구비하는 반도체 장치를 설명하기 위한 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 층간 절연막(12)이 제공된다. 상기 층간 절연막(12)에 상기 반도체 기판(10)의 표면을 노출하는 콘택홀(14)이 있다. 상기 콘택홀(14)에 도전물질이 충진된다. 상기 도전물질은 베리어 메탈(16, 18) 및 상기 베리어 메탈(16, 18)상의 텅스텐(20)을 포함할 수 있다. 상기 베리어 메탈(16, 18)은 적층된 텅스텐막(16)/텅스텐 질화막(18)일 수 있다.
도 1b 내지 도 1c는 본 발명의 제 1 실시예에 따른 메탈 콘택을 구비하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 1b 내지 도 1c를 참조하면, 반도체 기판(10) 상에 층간 절연막(12)을 형성한다. 상기 층간 절연막(12)을 패터닝하여 반도체 기판(10)의 표면을 노출하는 콘택홀(14)을 형성한다. 상기 층간 절연막(12)의 표면, 콘택홀(14)의 측벽 및 노출된 반도체 기판(10)의 표면 상에 텅스텐막(16)을 형성한다.
상기 텅스텐막(16)은 ALD(Atomic layer deposition), SFD(Sequential flow deposition) 또는 PNL(Pulsed nucleation layer) 공정으로 형성될 수 있다. 상기 텅스텐막(16)은 PNL(Pulsed nucleation layer) 공정으로 형성되는 것이 바람직하다. 상기 텅스텐막(16)의 형성 공정에서 사용되는 가스는 반응 가스와 캐리어 가스 를 포함한다. 상기 반응 가스는 디보레인(B2H6) 및 불화텅스텐(WF6)을 포함할 수 있다. 상기 캐리어 가스로 불활성 기체인 아르곤이 사용될 수 있다.
이어서, 상기 텅스텐막(16) 상에 텅스텐 질화막(18)을 형성한다.
상기 텅스텐 질화막(18)은 ALD(Atomic layer deposition), SFD(Sequential flow deposition) 또는 PNL(Pulsed nucleation layer) 공정으로 형성될 수 있다. 상기 텅스텐 질화막(18)은 PNL(Pulsed nucleation layer) 공정으로 형성되는 것이 바람직하다. 상기 텅스텐 질화막(18)의 형성 공정에서 사용되는 가스는 반응 가스와 캐리어 가스를 포함한다. 상기 반응 가스는 디보레인(B2H6), 불화텅스텐(WF6) 및 암모니아(NH3)를 포함할 수 있다. 상기 캐리어 가스로 불활성 기체인 아르곤이 사용될 수 있다.
베리어 메탈(16, 18)은 상기 텅스텐막(16) 및 텅스텐 질화막(18)을 포함할 수 있다.
도 1a를 재차 참조하면, 상기 베리어 메탈(16, 18) 상에 텅스텐(20)을 형성하여 상기 콘택홀(14)을 충진한다. 상기 텅스텐(20)은 화학 기상 증착 공정을 수행하여 형성될 수 있다.
도 2a는 본 발명의 제 2 실시예에 따른 메탈 콘택을 구비하는 반도체 장치를 설명하기 위한 단면도이다.
도 2a를 참조하면, 반도체 기판(100) 상에 층간 절연막(102)이 제공된다. 상기 층간 절연막(102)에 상기 반도체 기판(100)의 표면을 노출하는 콘택홀(104)이 있다.
상기 반도체 기판(100)에 상기 콘택홀(104)이 연장된 리세스부(104a)가 있다. 상기 리세스부(104a)의 측벽에 리세스부(104a)의 바닥면을 노출하는 스페이서(106a)가 있다. 상기 스페이서(106a)는 확산 가스의 방지막일 수 있다. 상기 스페이서(106a)는 산화막으로 형성될 수 있다.
상기 콘택홀(104) 및 상기 리세스부(104a)에 도전물질이 충진된다. 상기 도전물질은 베리어 메탈(108, 109) 및 상기 베리어 메탈(108, 109)상의 텅스텐(110)을 포함할 수 있다. 상기 베리어 메탈(108, 109)은 적층된 텅스텐막(108)/텅스텐 질화막(109)일 수 있다.
도 2b 내지 도 2f는 본 발명의 제 2 실시예에 따른 메탈 콘택을 구비하는 반도체 장치의 형성 방법을 설명하기 위한 단면도들이다.
도 2b를 참조하면, 반도체 기판(100) 상에 층간 절연막(102)을 형성한다. 상기 층간 절연막(102)을 패터닝하여 콘택홀(104)을 형성한다. 상기 콘택홀(104)이 연장된 리세스부(104a)를 형성한다. 상기 리세스부(104a)를 형성하는 공정은 이방성 식각 공정일 수 있다.
도 2c를 참조하면, 상기 리세스부(104a)의 측벽 및 바닥면에 산화막(106)을 형성한다. 상기 산화막(106)은 700℃이하의 저온 공정에 의해 형성될 수 있다. 상기 산화막(106)는 고온 공정으로 형성하지 않으므로, 먼저 형성될 수 있는 커패시터 유전막의 신뢰성을 저해하지 않는다. 상기 저온 공정은 플라즈마 산화처리(plasma oxidation) 공정 또는 저온의 원자층 증착(Atomic Layer Deposition : ALD) 공정을 포함할 수 있다. 상기 플라즈마 산화처리 공정에 의해 상기 산화막(106)을 형성하는 것이 바람직하다. 상기 산화막(106)의 부피에 의해, 층간 절연막(102)막과 접촉하는 산화막(106)은 층간 절연막(102)과 밀착될 수 있다.
금속 산화를 억제하기 위해서, 상기 플라즈마 산화처리 공정은 수소와 산소의 비(H2/O2)가 2 이상에서 수행될 수 있다. 산화 가스인 상기 수소와 산소 가스에 헬륨(He), 네온(Ne), 아르곤(Ar), 크립톤(Kr)과 같은 불활성 가스가 포함될 수 있다.
도 2d를 참조하면, 상기 리세스부(104a)의 바닥면에 형성된 상기 산화막(106)을 식각하여 상기 리세스부(104a)의 바닥면을 노출시키는 스페이서(106a)를 형성한다.
이어서, 상기 콘택홀(104), 상기 리세스부(104a)의 측벽 및 노출된 바닥면 상에 텅스텐막(108)을 형성한다.
상기 텅스텐막(108)은 ALD(Atomic layer deposition), SFD(Sequential flow deposition) 또는 PNL(Pulsed nucleation layer) 공정으로 형성될 수 있다. 상기 텅스텐막(108)은 PNL(Pulsed nucleation layer) 공정으로 형성되는 것이 바람직하다. 상기 텅스텐막(108)의 형성 공정에서 사용되는 가스는 반응 가스와 캐리어 가스를 포함한다. 상기 반응 가스는 디보레인(B2H6) 및 불화텅스텐(WF6)을 포함할 수 있다. 상기 캐리어 가스로 불활성 기체인 아르곤이 사용될 수 있다.
이어서, 상기 텅스텐막(108) 상에 텅스텐 질화막(109)을 형성한다.
상기 텅스텐 질화막(109)은 ALD(Atomic layer deposition), SFD(Sequential flow deposition) 또는 PNL(Pulsed nucleation layer) 공정으로 형성될 수 있다. 상기 텅스텐 질화막(109)은 PNL(Pulsed nucleation layer) 공정으로 형성되는 것이 바람직하다. 상기 텅스텐 질화막(109)의 형성 공정에서 사용되는 가스는 반응 가스와 캐리어 가스를 포함한다. 상기 반응 가스는 디보레인(B2H6), 불화텅스텐(WF6) 및 암모니아(NH3)를 포함할 수 있다. 상기 캐리어 가스로 불활성 기체인 아르곤이 사용될 수 있다.
한편, 상기 텅스텐막(108) 및 상기 텅스텐 질화막(109)의 형성시, 디보레인(B2H6) 및 불화텅스텐(WF6)의 불소가 층간 절연막(102)과 반도체 기판(100)의 계면으로 확산할 수 있다. 이에 따라, 층간 절연막(102)과 반도체 기판(100)의 계면에 텅스텐 질화물(WN)이 형성될 수 있다.
본 발명의 제 2 실시예에 따르면, 상기 리세스부(104a)의 측벽에 스페이서(106a)가 있다. 상기 스페이서(106a)의 상부는 층간 절연막(102)과 밀착되어 있기 때문에 디보레인(B2H6) 및 불화텅스텐(WF6)의 불소가 층간 절연막(102)과 반도체 기판(100)의 계면으로 확산하는 것을 막을 수 있다. 이에 따라, 층간 절연막(102)과 반도체 기판(100)의 계면에 텅스텐 질화물(WN)이 형성되는 것을 방지할 수 있다.
도 2a를 재참조하면, 상기 베리어 메탈(108, 109) 상에 텅스텐(110)을 형성하여 상기 콘택홀(104) 및 상기 콘택홀(104)이 연장된 리세스부(104a)을 충진한다. 상기 텅스텐(110)은 화학 기상 증착 공정을 수행하여 형성될 수 있다.
상기한 실시예들의 설명은 본 발명의 더욱 철저한 이해를 제공하기 위하여 도면을 참조로 예를 든 것에 불과하므로, 본 발명을 한정하는 의미로 해석되어서는 안될 것이다. 그리고, 본 발명의 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기본적 원리를 벗어나지 않는 범위 내에서 다양한 변화와 변경이 가능함은 물론이다.
상술한 바와 같이, 본 발명에 따르면, 상기 스페이서의 상부는 층간 절연막과 밀착되어 있기 때문에 디보레인(B2H6) 및 불화텅스텐(WF6)의 불소가 층간 절연막과 반도체 기판의 계면으로 확산하는 것을 막을 수 있다. 이에 따라, 층간 절연막과 반도체 기판의 계면에 텅스텐 질화물(WN)이 형성되는 것을 방지할 수 있다. 그 결과, 양호한 메탈 콘택의 프로파일을 확보할 수 있다.

Claims (9)

  1. 반도체 기판 상에 층간 절연막;
    상기 층간 절연막에 상기 반도체 기판의 표면을 노출하는 콘택홀;
    상기 반도체 기판에 상기 콘택홀이 연장된 리세스부; 및
    상기 리세스부의 측벽에 리세스부의 바닥면을 노출하는 스페이서를 포함하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 콘택홀 및 상기 리세스부에 충진된 도전물질을 더 포함하되,
    상기 도전물질은 베리어 메탈 및 상기 베리어 메탈 상의 텅스텐을 포함하는 반도체 장치.
  3. 제 2 항에 있어서,
    상기 베리어 메탈은 적층된 텅스텐막/텅스텐 질화막인 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 스페이서는 산화막인 것을 특징으로 하는 반도체 장치.
  5. 반도체 기판 상에 층간 절연막을 형성하고;
    상기 층간 절연막에 상기 반도체 기판의 표면을 노출하는 콘택홀을 형성하고;
    상기 반도체 기판에 상기 콘택홀이 연장된 리세스부를 형성하고; 그리고
    상기 리세스부의 측벽에 리세스부의 바닥면을 노출하는 스페이서를 형성하는 것을 포함하는 반도체 장치의 형성 방법.
  6. 제 5 항에 있어서,
    상기 스페이서를 형성하는 것은:
    상기 리세스부에 산화막을 형성하고; 그리고
    상기 산화막을 이방성 식각하여 상기 리세스부의 바닥면을 노출시키는 것을 포함하는 반도체 장치의 형성 방법.
  7. 제 6 항에 있어서,
    상기 산화막은 700℃ 이하의 저온 공정에서 형성된 것을 특징으로 하는 반도체 장치의 형성 방법.
  8. 제 7 항에 있어서,
    상기 저온 공정은 플라즈마 산화처리 공정, 저온 원자층 증착 공정을 포함하는 것을 특징으로 하는 반도체 장치의 형성 방법.
  9. 제 8 항에 있어서,
    상기 플라즈마 산화처리의 산화가스는 수소(H2 )와 (O2)를 포함하되,
    상기 수소와 산소의 비(H2/O2)가 2 이상인 것을 특징으로 하는 반도체 장치의 형성 방법.
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