KR20070095432A - 비휘발성 반도체 기억 장치 - Google Patents

비휘발성 반도체 기억 장치 Download PDF

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Abstract

본 발명은, 메모리 셀 면적이 작으면서 정밀도 좋은 고속 동작이 가능한 비휘발성 반도체 기억 장치를 제공한다. 확산층(2a, 2b)을 허니콤형으로 형성하는 동시에 이들을 쿼터 피치 어긋나게 하여 배치하고, ODD_WL0, WL1이 확산층(2a)을 가로지르는 지점, EVEN_WL0, WL1이 확산층(2b)을 가로지는 지점에, 메모리 트랜지스터(MemoryTr)와 선택 트랜지스터(SelectTr)를 형성한다. 이때 각 확산층(2a), (2b)에 접속된 ODD_BL0, BL1 사이에 메모리 셀(E1, E2)이, 그리고 EVEN_BL0, BL1 사이에 메모리 셀(E3, E4)이 형성되도록 메모리 트랜지스터와 선택 트랜지스터를 배치한다. 이에 따라 선택 트랜지스터를 설치하여도, 다수의 메모리 셀을 작은 레이아웃 면적에 어레이 배치하는 것이 가능해진다.

Description

비휘발성 반도체 기억 장치{NONVOLATILE SEMICONDUCTOR STORAGE DEVICE}
본 발명은 비휘발성 반도체 기억 장치에 관한 것이며, 특히 데이터의 기록/소거가 가능한 플래시 메모리 등의 비휘발성 반도체 기억 장치에 관한 것이다.
플래시 메모리는, 기록된 데이터를 순간적으로 일괄 소거 가능한 비휘발성 반도체 기억 장치이며, 현재 컴퓨터 외 휴대 단말 등의 각종 기기의 데이터 기억 장치로서 널리 이용되고 있다. 플래시 메모리는 다수의 메모리 셀이 비트 라인과 워드 라인으로 접속된 어레이 구조를 갖고 있고, 그 접속 방식으로서는 일반적으로 NOR형이나 NAND형 등이 알려져 있다. 데이터는 비트 라인과 워드 라인에 의해 선택되는 메모리 셀에 기록되고, 기록된 데이터는 비트 라인과 워드 라인에 의해 선택되는 메모리 셀로부터 판독되거나 소거되도록 되어 있다.
단체(單體)의 메모리 셀은, 예컨대 내부에 소스 영역 및 드레인 영역이 되는 확산층을 형성한 반도체 기판상에 게이트 절연막을 통해 플로팅 게이트를 형성하고, 이 플로팅 게이트상에 절연막을 통해 컨트롤 게이트를 형성한 적층 게이트형의 메모리 트랜지스터를 갖는 구조로 할 수 있다. 이러한 메모리 셀에서는, 보다 반도체 기판측에 배치되어 있는 플로팅 게이트에 축적되는 전하에 의해 데이터가 기억되도록 되어 있다. 즉, 컨트롤 게이트에 전압을 인가한 경우에, 플로팅 게이트에 전하가 축적되어 있지 않는 상태에서는 메모리 셀의 임계값은 낮고, 플로팅 게이트에 전하가 주입되어 축적되어 있는 상태에서는 메모리 셀의 임계값은 높아지기 때문에 이들 2개의 상태의 임계값 차를 이용하여 데이터를 기억한다.
플로팅 게이트에의 전하의 주입 방법으로서는, 예컨대 소스 영역과 드레인 영역 사이의 채널 영역에 있어서 그 횡방향 전계에서 가속된 열 전자를 게이트 전계에서 플로팅 게이트에 주입하는 채널 열 전자(channel hot electron) 주입 등이 알려져 있다. 또한, 플로팅 게이트에 주입되어 있는 전하의 방출 방법으로서는, 예컨대 반도체 기판에 정전압을 인가하거나 컨트롤 게이트에 부전압을 인가함으로써 FN(Fowler-Nordheim) 터널 전류를 흘려 플로팅 게이트 내의 전하를 인출하는 FN 터널 방출 등이 알려져 있다.
그런데, 이러한 플래시 메모리는, 전술한 바와 같이 현재 여러 가지 기기에 이용되고 있지만, 그 데이터 기억 용량을 증가시키는 것은 물론, 메모리 장치 자체의 소형화도 중요한 과제로 되어 있다. 이러한 과제에 대해서는, 예컨대 메모리 셀의 집적도 향상을 주된 목적으로서 그 어레이 배치를 고안하도록 하는 제안이 있다(특허 문헌 1 참조). 이 제안에서는 2개의 메모리 트랜지스터에 공통의 드레인 영역이 콘택트부를 통해 비트 라인에 접속되는 방식을 채용하고 있었던 이제까지의 어레이 배치에 대하여, 4개의 메모리 트랜지스터가 하나의 소스 영역 또는 드레인 영역을 공유하는 어레이 배치로 변경하는 것에 의해, 콘택트부의 면적을 줄여 메모리 셀의 집적도를 향상시키는 시도가 이루어지고 있다.
특허 문헌 1: 일본 특허 공개 평10-93057호 공보
그러나, 종래의 일반적인 플래시 메모리에 있어서는, 예컨대 그것이 NOR형인 경우에는, 그 구조상 랜덤 액세스가 가능하기 때문에 판독이 고속인 반면, 과소거 등이 발생할 수 있다고 하는 문제점이 있다. 이 때문에 메모리 트랜지스터의 임계값을 내릴 때에는 충분한 주의를 기울여야 한다. 그런데 과소거를 피하려고 임계값을 충분히 내리지 않는다고 하면, 데이터 기록 상태와 데이터 소거 상태와의 임계값의 차가 작아지기 때문에, 데이터의 기록/소거 불량을 초래하거나 고속 판독이 어렵게 되어 버린다. 또한 NAND형에서는, 그 구조상 메모리 트랜지스터의 임계값을 플로팅 게이트가 디프레션 상태일 때의 값으로까지 할 수 있지만, 소스 영역이나 드레인 영역이 복수의 메모리 트랜지스터에 공통이기 때문에, 데이터를 고속으로 판독하는 것이 매우 어렵다.
최근에는, 메모리 트랜지스터 외에 선택 트랜지스터를 이용한 플래시 메모리도 보고되어 있다. 도 5는 선택 트랜지스터를 이용한 종래의 플래시 메모리의 레이아웃의 일례이다.
이 도 5에는, 플로팅 게이트(FG)(101)와 컨트롤 게이트(CG)(102)의 적층 구조, 및 그에 인접하는 선택 게이트(SG)(103)를 갖는 메모리 셀(100)을 나타내고 있고, 메모리 셀(100)끼리는 STI(Shallow Trench Isolation)(104)에 의해 분리되어 있다.
플로팅 게이트(101)는, 각 메모리 셀(100)에 각각, 반도체 기판상에 절연막을 통해 형성되어 있다. 컨트롤 게이트(102)는 복수의 메모리 셀(100)의 플로팅 게이트(101)상을 걸쳐, 각 플로팅 게이트(101) 사이에 절연막을 통해, 직선적으로 형성되어 있다. 또한 선택 게이트(103)는 반도체 기판상에 절연막을 통해, 컨트롤 게이트(102)와 평행하게 형성되어 있다. 반도체 기판에는 소스 라인(SL)(105) 및 드레인 영역(106)이 형성되어 있다. 컨트롤 게이트(102) 등과 평행하게 연장되는 소스 라인(105)에는, 소스 콘택트부(107)가 접속되어 있다. 드레인 영역(106)에는 컨트롤 게이트(102) 등에 대하여 직교 방향으로 연장되는 상층의 비트 라인(BL)(108)에 연결되는 비트 콘택트부(109)가 접속되어 있다.
선택 트랜지스터를 이용하지 않는 NOR형 플래시 메모리에서는, 기록된 데이터를 소거할 때, 선택된 메모리 트랜지스터의 임계값이 부전압이 되면 비선택 메모리 트랜지스터에도 전류가 흘러버리고, 데이터의 기록/소거 불량을 초래해 버린다. 이에 대하여, 상기와 같은 선택 트랜지스터를 이용함으로써, 메모리 트랜지스터의 임계값이 부전압이 되어도, 기록 상태와 소거 상태로 흐르는 전류차를 충분히 크게 취하는 것이 가능해지고, 정밀도 좋게 데이터의 기록/소거를 행할 수 있게 되는 동시에, 고속 판독도 행할 수 있게 된다. 그러나 단순히 NOR형 플래시 메모리에 선택 트랜지스터를 형성하는 것만으로는, 그 만큼 메모리 셀 면적이 커져 버린다고 하는 문제점이 남는다.
본 발명은 이러한 점에 감안하여 이루어진 것으로, 선택 트랜지스터를 갖는 메모리 셀 면적이 작은 비휘발성 반도체 기억 장치를 제공하는 것을 목적으로 한다.
본 발명에서는 상기 과제를 해결하기 위해, 도 1에 예시하는 구성으로 실현 가능한 비휘발성 반도체 기억 장치가 제공된다. 본 발명의 비휘발성 반도체 기억 장치는 반도체 기판 내에 형성되어 각각의 평면 형상이 허니콤형인 복수의 확산층을 포함하고, 상기 확산층에 소스 영역 및 드레인 영역을 포함하는 메모리 트랜지스터와 선택 트랜지스터를 포함하는 것을 특징으로 한다.
도 1에는 비휘발성 반도체 기억 장치로서 플래시 메모리(1)를 도시하지만, 이 플래시 메모리(1)에 있어서는, 복수의 확산층(2a, 2b)이 허니콤형으로 형성되어 있다. 그리고 이 플래시 메모리(1)에는, 확산층(2a)에 소스 영역 및 드레인 영역을 포함하는 메모리 트랜지스터(MemoryTr)와 선택 트랜지스터(SelectTr), 확산층(2b)에 소스 영역 및 드레인 영역을 포함하는 메모리 트랜지스터와 선택 트랜지스터가 각각 형성되어 있다. 이와 같이, 허니콤형의 각 확산층(2a, 2b)에 메모리 트랜지스터와 선택 트랜지스터를 형성함으로써, 플래시 메모리(1)의 메모리 셀에 선택 트랜지스터를 이용하여도, 다수의 메모리 셀을 작은 레이아웃 면적에 어레이 배치할 수 있게 된다.
[발명의 효과]
본 발명에서는, 비휘발성 반도체 기억 장치를, 확산층을 허니콤형으로 형성하고, 그와 같은 확산층에 소스 영역 및 드레인 영역을 갖는 메모리 트랜지스터와 선택 트랜지스터를 설치하는 구성으로 하였다. 이에 따라, 선택 트랜지스터를 이용한 비휘발성 반도체 기억 장치를, 정밀도가 좋은 고속 동작을 확보하면서 소(小) 메모리 셀 면적으로 형성할 수 있게 되고, 데이터 기억 용량의 증가 및 장치 자체의 소형화를 도모하는 것이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징 및 이점은 본 발명의 예로서 바람직한 실시예를 나타내는 첨부 도면과 관련된 이하의 설명에 의해 명백해질 것이다.
도 1은 플래시 메모리의 레이아웃을 도시하는 주요부 모식도이다.
도 2는 도 1의 A-A를 따라 취한 단면 모식도이다.
도 3은 도 1의 B-B를 따라 취한 단면 모식도이다.
도 4는 플래시 메모리의 등가 회로도이다.
도 5는 선택 트랜지스터를 이용한 종래의 플래시 메모리의 레이아웃의 일례이다.
<부호의 설명>
1 : 플래시 메모리
2a, 2b : 확산층
3, 4, 5, 6 : 콘택트부
7 : 절연막
10 : 반도체 기판
11 : STI
E1, E2, E3, E4 : 메모리 셀
EC1, EC2, EC3, EC4 : 선택 트랜지스터
ED1, ED2, ED3, ED4 : 메모리 트랜지스터
FG : 플로팅 게이트
이하, 본 발명의 실시예를, 플래시 메모리를 예로, 도면을 참조하여 상세히 설명한다.
또한, 메모리 셀의 배치에는, 메모리 셀을 비트 라인과 워드 라인의 교차 위치에 어레이형으로 통상 배치한 것 외에, 면적 축소화를 주된 목적으로서 비트 라인이나 워드 라인의 피치를 변경한 것이 있다. 예컨대 비트 라인 또는 워드 라인의 피치를 통상 배치의 반으로 하여 메모리 셀을 배치한 것(하프 피치형)이나, 비트 라인 및 워드 라인의 피치를 모두 통상 배치의 반으로 하여 메모리 셀을 배치한 것(쿼터 피치형)을 들 수 있다. 하프 피치형, 쿼터 피치형 모두, 셀 면적의 축소에 의한 고밀도화를 행할 수 있지만, 셀 면적의 축소 효율로서는 쿼터 피치형이 유효하다. 이하에 진술하는 플래시 메모리는 쿼터 피치형에 상당하는 것이다.
도 1은 플래시 메모리의 레이아웃을 도시하는 주요부 모식도, 도 2는 도 1의 A-A를 따라 취한 단면 모식도, 도 3은 도 1의 B-B를 따라 취한 단면 모식도이다. 또한 도 4는 플래시 메모리의 등가 회로도이다.
도 1 내지 도 3에 도시하는 플래시 메모리(1)에는, 그 메모리 셀을 구성하는 트랜지스터의 소스 영역 또는 드레인 영역이 되는 확산층(2a, 2b)이 반도체 기판(10)에 STI(11)로 분리되어 허니콤형으로 형성되어 있다. 이들의 인접하는 확산층(2a, 2b)끼리는, 서로 쿼터 피치 어긋나게 하여 배치되어 있다. 이러한 허니콤형의 각 확산층(2a, 2b)에는 일단 2 방향으로 분리된 후 다시 결합하는 영역(「결합 영역」이라고 함)이 존재하고 있고, 한쪽 확산층(2a)에 존재하는 결합 영역에는 비 트 라인(ODD_BL0, ODDBL1)에 연결되는 콘택트부(3, 4)가, 다른 한 쪽의 확산층(2b)에 존재하는 결합 영역에는 비트 라인(EVEN_BL0, EVEN_BL1)에 연결되는 콘택트부(5, 6)가 각각 접속되어 있다. 확산층(2a, 2b)이 쿼터 피치 어긋난 배치로 되어 있기 때문에, 한쪽 확산층(2a)에 접속되는 콘택트부(3, 4)와, 다른 한쪽의 확산층(2b)에 접속되는 콘택트부(5, 6)가 도 1에서 좌우 방향으로 교대로 나란하게 되어 있다.
여기서, 한쪽 확산층(2a)측에 대해서 보면, 도 1에 도시한 그 2개의 결합 영역 중 콘택트부(4)가 접속되어 있는 결합 영역을 둘러싸도록, 4개의 플로팅 게이트(FG)가 형성되어 있다. 그리고 워드 라인(ODD_WL0, ODD_WL1)이 이 확산층(2a)에 대해 2개가 한 쌍으로 설치되어 도 1 및 도 2에 도시한 바와 같이, 각각이 4개의 플로팅 게이트(FG) 중 2개의 플로팅 게이트(FG)를 걸쳐 형성되어 있다.
이에 따라, ODD_BL1에 연결되는 콘택트부(4) 주위에 플로팅 게이트(FG)와 ODD_WL0, ODD_WL1이 적층된 적층 게이트형의 총 4개의 메모리 트랜지스터(MemoryTr)가 구성된다. 또한 ODD_BL0에 연결되는 다른 한쪽의 콘택트부(3) 주위에서 ODD_WL0, ODD_WL1이 확산층(2a)을 가로지르는 영역에는, 4개의 선택 트랜지스터(SelectTr)가 구성된다. 이와 같이, 확산층(2a)을 복수 지점에서 가로지르도록 하여 형성되는 ODD_WL0, ODD_WL1은 콘택트부(4)의 주위에 형성된 플로팅 게이트(FG)상에서는 메모리 트랜지스터의 컨트롤 게이트로서, 또한 확산층(2a)을 콘택트부(3) 주위에서 가로지르는 지점에서는 선택 트랜지스터의 선택 게이트로서, 각각 기능한다. 그리고 콘택트부(3, 4) 사이에 있어서 인접하는 1 세트의 메모리 트 랜지스터와 선택 트랜지스터로 하나의 메모리 셀이 구성되어 있다.
확산층(2b)측도 마찬가지로, EVEN_BL0에 연결되는 한쪽 콘택트부(5)의 주위에 플로팅 게이트(FG)와 EVEN_WL0, EVEN_WL1이 적층된 4개의 메모리 트랜지스터가 구성되고, EVEN_BL1에 연결되는 다른 한쪽의 콘택트부(6) 주위에 4개의 선택 트랜지스터가 구성된다. 그리고 이들의 콘택트부(5, 6) 사이에 있어서 인접하는 1 세트의 메모리 트랜지스터와 선택 트랜지스터로 하나의 메모리 셀이 구성되어 있다.
또한, 도 2 및 도 3에 도시한 바와 같이, 반도체 기판(10)과 플로팅 게이트(FG) 사이, 반도체 기판(10)과 워드 라인 사이, 플로팅 게이트(FG)와 워드 라인 사이에는, 적당한 절연막(7)(2 종류 이상으로 구성되는 경우를 포함)이 형성되어 있다. 또한 이 도 1 내지 도 3에는 일부 구조만을 도시하였지만, 물론 플래시 메모리(1)에 있어서, 실제로는 이러한 구조가 필요한 메모리 셀 수가 되도록 연속적으로 형성되어 있다(도 4 참조).
이러한 구성을 갖는 플래시 메모리(1)에 있어서 주목해야 하는 점은, 첫째 확산층(2a, 2b)을 허니콤형으로 형성하는 동시에, 인접하는 확산층(2a, 2b)을 서로 쿼터 피치 어긋나게 하여 배치하고 있는 점이다. 또한 이 플래시 메모리(1)에 있어서 주목해야 하는 두번째 점은, 메모리 셀의 소스 영역 및 드레인 영역이 특정되지 않는 점이다. 일반적으로 NOR형 플래시 메모리는, 각 메모리 셀의 소스 영역 및 드레인 영역이 각각 독립되지만, AND형 플래시 메모리는, 공통 확산층에 의해 공통 소스 영역 및 공통 드레인 영역을 갖는다. 상기한 플래시 메모리(1)의 경우에는, 가상 접지 방식(버츄얼 그라운드 방식)을 채용하고 있다.
이와 같이, 플래시 메모리(1)는 소스 영역 또는 드레인 영역이 되는 확산층(2a, 2b)을 허니콤형으로 형성하는 동시에, 버츄얼 그라운드 방식을 채용한다. 이 때문에 선택 트랜지스터를 이용한 구성으로 하여도, 동작 정밀도나 동작 속도에 악영향을 미치지 않고, 다수의 메모리 셀을 소 레이아웃 면적에 고집적도로 어레이 배치하는 것이 가능하게 되어 있다.
다음에, 상기 구성을 갖는 플래시 메모리(1)에 있어서의 데이터의 판독, 기록, 소거의 각 동작에 대해서, 도 1 내지 도 4를 참조하여 구체적으로 설명한다. 또한, 여기서는 편의상, 도 1에 도시한 바와 같이, 확산층(2a)를 이용한 콘택트부(3, 4) 사이의 2개의 선택 트랜지스터를 EC1, EC2로 하고, 2개의 메모리 트랜지스터를 ED1, ED2로 하며, 또한 선택 트랜지스터(EC1)와 메모리 트랜지스터(ED1)를 갖는 메모리 셀을 E1, 선택 트랜지스터(EC2)와 메모리 트랜지스터(ED2)를 갖는 메모리 셀을 E2로 한다. 또한, 동일하게 도 1에 도시한 바와 같이, 확산층(2b)을 이용한 콘택트부(5, 6) 사이의 2개의 선택 트랜지스터를 EC3, EC4로 하며, 2개의 메모리 트랜지스터를 ED3, ED4로 하고, 또한 선택 트랜지스터(EC3)와 메모리 트랜지스터(ED3)를 갖는 메모리 셀을 E3, 선택 트랜지스터(EC4)와 메모리 트랜지스터(ED4)를 갖는 메모리 셀을 E4로 한다. 이하에서는, 이들 각 메모리 셀(E1, E2, E3, E4)에 대한 판독, 기록, 소거의 각 동작을 예로서 설명한다.
우선, 데이터의 판독에 대해서 설명한다.
메모리 셀(E1)에 대하여 판독을 행하는 경우에는, 예컨대 그 선택 트랜지스터(EC1)의 선택 게이트로서, 그리고 메모리 트랜지스터(ED1)의 컨트롤 게이트로서 기능하는 ODD_WL0을 5V로 한다. 또한 선택 트랜지스터(EC1)측의 확산층(2a)의 결합 영역에 설치된 콘택트부(3)에 접속되어 있는 ODD_BL0을 1V로 하고, 메모리 트랜지스터(ED1)측의 확산층(2a)의 결합 영역에 설치된 콘택트부(4)에 접속되어 있는 ODD_BL1을 0V로 하여 판독을 행한다. 이 때, 메모리 셀(E1)의 플로팅 게이트(FG) 내의 전하의 유무로 메모리 트랜지스터(ED1)의 온·오프가 변화하기 때문에 ODD_BL0, ODD_BL1 사이에 전류가 흐르는지의 여부로 데이터의 판독을 행할 수 있다.
마찬가지로, 메모리 셀(E2)에 대하여 판독을 행하는 경우에는, 예컨대 ODD_WL1을 5V로 하고, ODD_BL0을 1V, ODD_BL1을 0V로 하여 판독을 행한다.
또한, 이와 같이 하여 메모리 셀(E1, E2)에 대하여 판독을 행하는 경우에는, 버츄얼 그라운드 방식의 방법을 이용하여, 각각 1V를 인가한 ODD_BL0의 ODD_BL1측과 반대측에 배치되는 비트 라인(BL)에도 1V의 전압을 인가해야 한다.
또한, 메모리 셀(E3)에 대하여 판독을 행하는 경우에는, 예컨대 EVEN_WL0을 5V로 하고, EVEN_BL0을 0V, EVEN_BL1을 1V로 하여 판독을 행한다.
마찬가지로, 메모리 셀(E4)에 대하여 판독을 행하는 경우에는, 예컨대 EVEN_WL1을 5V로 하고, EVEN_BL0을 0V, EVEN_BL1을 1V로 하여 판독을 행한다.
또한, 이와 같이 하여 메모리 셀(E3, E4)에 대하여 판독을 행하는 경우에는, 메모리 셀(E1, E2)에 대한 판독시와 같이, 각각 1V를 인가한 EVEN_BL1의 EVEN_BL0측과 반대측에 배치되는 비트 라인(BL)에도 1V의 전압을 인가해야 한다.
또한, 이러한 플래시 메모리(1)에 있어서는, 한쪽 확산층(2a)에 소스 영역 및 드레인 영역을 갖는 메모리 셀(E1, E2)에 대한 동작과, 다른 한쪽 확산층(2b)에 소스 영역 및 드레인 영역을 갖는 메모리 셀(E3, E4)에 대한 동작을 교대로 행함으로써, 정밀도가 좋은 고속 판독이 가능하다.
계속해서, 데이터의 기록에 대해서 설명한다.
메모리 셀(E1)에 대하여 기록을 행하는 경우에는, 예컨대 ODD_WL0을 10V로 하고, ODD_BL0을 0V, ODD_BL1을 5V로 한다. 이에 따라, 선택 트랜지스터(EC1)를 온하는 동시에, 메모리 트랜지스터(ED1)의 플로팅 게이트(FG)와 채널 영역 사이의 절연막에 전압을 인가하여 플로팅 게이트(FG)에 전자를 주입하는 열 전자 현상을 이용하여 기록을 행한다.
마찬가지로, 메모리 셀(E2)에 대하여 기록을 행하는 경우에는, 예컨대 ODD_WL1을 10V로 하고, ODD_BL0을 0V, ODD_BL1을 5V로 하여 기록을 행한다.
또한, 이와 같이 하여 메모리 셀(E1, E2)에 대하여 기록을 행하는 경우에는, 각각 5V를 인가한 ODD_BL1의 ODD_BL0측과 반대측에 배치되는 비트 라인(BL)에도 5V의 전압을 인가해야 한다.
또한, 메모리 셀(E3)에 대하여 기록을 행하는 경우에는, 예컨대 EVEN_WL0을 10V로 하고, EVEN_BL0을 5V, EVEN_BL1을 0V로 하여 기록을 행한다.
마찬가지로, 메모리 셀(E4)에 대하여 기록을 행하는 경우에는, 예컨대 EVEN_WL1을 10V로 하고, EVEN_BL0을 5V, EVEN_BL1을 0V로 하여 기록을 행한다.
또한, 이와 같이 하여 메모리 셀(E3, E4)에 대하여 기록을 행하는 경우에는, 메모리 셀(E1, E2)에 대한 기록시와 같이, 각각 5V를 인가한 EVEN_BL0의 EVEN_BL1 측과 반대측에 배치되는 비트 라인(BL)에도 5V의 전압을 인가해야 한다.
또한, 이러한 플래시 메모리(1)에 있어서는, 한쪽의 확산층(2a)에 소스 영역 및 드레인 영역을 갖는 메모리 셀(E1, E2)에 대한 동작과, 다른 한쪽의 확산층(2b)에 소스 영역 및 드레인 영역을 갖는 메모리 셀(E3, E4)에 대한 동작을 교대로 행함으로써, 정밀도가 좋은 고속 기록이 가능하다.
마지막으로, 데이터의 소거에 대해서 설명한다.
메모리 셀(E1, E2, E3, E4)에 대하여 데이터의 소거를 행하는 경우에는, 예컨대 확산층(2a, 2b)에 접속되어 있는 ODD_BL0, ODD_BL1, EVEN_BL0, EVEN_BL1 모두에 10V의 전압을 인가하는 동시에, ODD_WL0, ODD_WL1, EVEN_WL0, EVEN_WL1 모두에 -10V의 전압을 인가한다. 이에 따라 FN 터널 전류를 흘려 메모리 트랜지스터(ED1, ED2, ED3, ED4)의 각 플로팅 게이트(FG)에 주입되어 있는 전자가 방출되어 데이터의 소거가 행해진다.
또한, ODD_BL0, ODD_BL1, EVEN_BL0, EVEN_BL1 모두에 10V의 전압을 인가하는 대신에, 예컨대 반도체 기판(10)에 10V의 전압을 인가함으로써, -10V의 전압을 인가한 ODD_WL0, ODD_WL1, EVEN_WL0, EVEN_WL1과 반도체 기판(10) 사이에 전위차를 생기게 하고, 반도체 기판(10)측에 전자를 방출하며, 데이터의 소거를 행하도록 하여도 좋다. 다만, 정밀도 좋게 데이터의 소거를 행하는 경우에는, 반도체 기판(10)에 트리플 웰 구조를 형성해 두어야 한다.
이상 설명한 바와 같이, 상기 구성을 갖는 플래시 메모리(1)에 있어서는, 데이터의 판독 또는 기록시에 ODD_WL0, ODD_WL1을 각각 게이트로서 이용하는 메모리 셀(E1, E2)에 대해서는 ODD_BL0, ODD_BL1을 사용한다. 데이터의 판독 또는 기록시에 EVEN_WL0, EVEN_WL1을 각각 게이트로서 이용하는 메모리 셀(E3, E4)에 대해서는 EVEN_BL0, EVEN_BL1을 사용한다. 또한 이 때에는 메모리 셀(E1, E2)과 메모리 셀(E3, E4)을 교대로 동작시킴으로써, 정밀도가 좋은 고속 동작을 행할 수 있다.
선택 게이트 구조를 갖지 않는 종래의 NOR형 플래시 메모리에서는, 소거시에 메모리 셀의 임계값이 부전압이 되면 비선택의 메모리 셀이어도 전류가 흘러 버리고, 판독을 행하는 메모리 셀의 특성에 악영향이 생기고 있었다. 그러나, 상기 구성을 갖는 플래시 메모리(1)에 있어서는, 각 메모리 셀(E1, E2, E3, E4)에 선택 트랜지스터(EC1, EC2, EC3, EC4)를 설치하고 있기 때문에, 데이터의 소거시에 메모리 트랜지스터(ED1, ED2, ED3, ED4)의 임계값이 부전압이 되어도, 선택된 메모리 셀(E1, E2, E3, E4)에 대하여 영향을 미치지 않는다. 이 때문에 데이터를 소거한 경우에도 임계값을 거의 제로 상태로 하는 것이 가능해진다. 즉 임계값이 거의 제로가 됨으로써, 기록 상태와 소거 상태에 있어서의 전류차가 충분히 커지고, 데이터의 정밀도가 좋은 고속 판독이 가능해진다.
또한, 이상의 설명에서는 비휘발성 반도체 기억 장치로서 플래시 메모리를 예로 진술하였지만, 상기 구성은 플래시 메모리 외 EEPROM(Electrically Erasable Programmable Read Only Memory) 등에도 적용 가능하다.
상기에 대해서는 단순히 본 발명의 원리를 나타내는 것이다. 또한 다수의 변형, 변경이 당업자에 있어서 가능하고, 본 발명은 상기에 개시하여 설명한 정확한 구성 및 응용예에 한정되는 것이 아니라, 대응하는 모든 변형예 및 균등물은 첨부 한 청구항 및 그 균등물에 의한 본 발명의 범위로 간주된다.

Claims (9)

  1. 비휘발성 반도체 기억 장치에 있어서,
    반도체 기판 내에 형성되어 각각의 평면 형상이 허니콤형인 복수의 확산층을 포함하고, 상기 확산층에 소스 영역 및 드레인 영역을 포함하는 메모리 트랜지스터와 선택 트랜지스터를 포함하는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  2. 제1항에 있어서, 상기 복수의 확산층은 하나의 확산층과 상기 하나의 확산층에 인접하는 다른 확산층이 쿼터 피치 어긋나게 한 배치로 되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  3. 제1항에 있어서, 각 상기 확산층의 복수 지점을 가로지르는 워드 라인을 포함하고, 상기 확산층의 상기 워드 라인이 가로지르는 지점에 상기 워드 라인을 게이트로 하는 상기 메모리 트랜지스터 또는 상기 선택 트랜지스터가 형성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  4. 제3항에 있어서, 상기 워드 라인은 각 상기 확산층에 대해 2개씩 서로 교차하지 않고 설치되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  5. 제3항에 있어서, 동작시에는 각 상기 확산층의 복수 지점을 가로지르는 상기 워드 라인마다 전압이 인가되도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  6. 제3항에 있어서, 상기 메모리 트랜지스터는 상기 반도체 기판과 상기 워드 라인 사이에 주위를 절연막으로 덮은 플로팅 게이트를 포함하고, 상기 선택 트랜지스터는 상기 반도체 기판과 상기 워드 라인 사이에 절연막을 포함하고 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  7. 제1항에 있어서, 복수의 상기 메모리 트랜지스터가 각 상기 확산층에 있어서의 하나의 결합 영역을 소스 영역 또는 드레인 영역으로서 공유하고, 복수의 상기 선택 트랜지스터가 상기 하나의 결합 영역 바로 옆의 다른 결합 영역을 소스 영역 또는 드레인 영역으로서 공유하며, 상기 하나의 결합 영역과 상기 다른 결합 영역 사이에 있는 1 세트의 상기 메모리 트랜지스터와 상기 선택 트랜지스터로 메모리 셀이 구성되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  8. 제7항에 있어서, 각 상기 확산층의 상기 하나의 결합 영역과 상기 다른 결합 영역에 각각 비트 라인이 접속되어 있는 것을 특징으로 하는 비휘발성 반도체 기억 장치.
  9. 제1항에 있어서, 상기 복수의 확산층 중 하나의 확산층에 소스 영역 및 드레 인 영역을 포함하는 상기 메모리 트랜지스터 및 상기 선택 트랜지스터와, 다른 확산층에 소스 영역 및 드레인 영역을 포함하는 상기 메모리 트랜지스터 및 상기 선택 트랜지스터를, 교대로 동작시키도록 한 것을 특징으로 하는 비휘발성 반도체 기억 장치.
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