KR20070073307A - Ferroelectric memory device and writing method for the same - Google Patents

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KR20070073307A
KR20070073307A KR1020060001055A KR20060001055A KR20070073307A KR 20070073307 A KR20070073307 A KR 20070073307A KR 1020060001055 A KR1020060001055 A KR 1020060001055A KR 20060001055 A KR20060001055 A KR 20060001055A KR 20070073307 A KR20070073307 A KR 20070073307A
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KR1020060001055A
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민병준
이강운
이한주
전병길
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삼성전자주식회사
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Abstract

A ferroelectric memory device and a writing method thereof are provided to reduce total write time, by individually performing write operations of data '0' and '1' on a corresponding memory cell in response to a plate pulse signal generated whenever a column address is shifted. A chip enable buffer circuit(60) generates a chip enable signal in response to the transition of a row address. A plate pulse generation part(120) generates a plate pulse signal whenever a column address is shifted. A row selection circuit(20) provides the plate pulse signal to a plurality of memory cells corresponding to the row address during an enable period of the chip enable signal. A write driver(90) provides data to be written to the memory cells. A column selection part(50) electrically connects the memory cells and the write driver in response to the column address. A write operation of data 0 and a write operation of data 1 on each memory cell are individually performed in response to the plate pulse signal.

Description

강유전체 메모리 장치 및 그것의 기입 방법{FERROELECTRIC MEMORY DEVICE AND WRITING METHOD FOR THE SAME}Ferroelectric memory device and its writing method {FERROELECTRIC MEMORY DEVICE AND WRITING METHOD FOR THE SAME}
도 1은 일반적인 강유전체 메모리 셀의 구성을 보여주는 회로도;1 is a circuit diagram showing the configuration of a typical ferroelectric memory cell;
도 2는 일반적인 강유전체 메모리 장치의 페이지 기입 동작을 보여주는 동작 타이밍도;2 is an operation timing diagram illustrating a page write operation of a typical ferroelectric memory device;
도 3은 본 발명에 따른 강유전체 메모리 장치의 전체 구성을 보여주는 블록도; 그리고3 is a block diagram showing the overall configuration of a ferroelectric memory device according to the present invention; And
도 4는 본 발명에 따른 강유전체 메모리 장치의 페이지 기입 방법을 보여주는 동작 타이밍도이다.4 is an operation timing diagram illustrating a page writing method of a ferroelectric memory device according to the present invention.
* 도면의 주요 부분에 대한 부호 설명 *Explanation of symbols on the main parts of the drawings
10 : 메모리 셀 어레이 20 : 행 선택 회로10: memory cell array 20: row selection circuit
30, 40 : 어드레스 래치 회로 50 : 열 선택 회로30, 40: address latch circuit 50: column selection circuit
60 : 칩 인에이블 버퍼 회로 70 : 입출력 제어 회로60: chip enable buffer circuit 70: input and output control circuit
80 : 감지 증폭기 회로 100 : 입출력 래치 회로80: sense amplifier circuit 100: input and output latch circuit
110 : 서메이터 120 : 플레이트 펄스 발생부110: summator 120: plate pulse generator
90 : 데이터 출력 버퍼 & 기입 드라이버 회로90: data output buffer & write driver circuit
본 발명은 불휘발성 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 강유전체 커패시턴스 메모리 셀을 이용한 강유전체 메모리 장치(ferroelectrics random access memory ; FRAM) 및 그것의 기입 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a nonvolatile semiconductor memory device, and more particularly, to a ferroelectric memory device (FRAM) using ferroelectric capacitance memory cells and a writing method thereof.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(volatile semiconductor memory device)와 불 휘발성 반도체 메모리 장치(non-volatile semiconductor memory device)로 구분된다. 휘발성 반도체 메모리 장치는 외부 전원 공급이 끊기면 저장된 내용이 사라져 버리는 반면, 불 휘발성 반도체 메모리 장치는 외부 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 불 휘발성 반도체 메모리 장치는 전원의 공급 여부에 관계없이 보존되어야 할 내용을 기억시키는 데 쓰인다.Semiconductor memory devices are largely classified into volatile semiconductor memory devices and non-volatile semiconductor memory devices. In the volatile semiconductor memory device, the stored contents disappear when the external power supply is cut off, while the nonvolatile semiconductor memory device retains the contents even when the external power supply is interrupted. Therefore, the nonvolatile semiconductor memory device is used to store contents to be preserved regardless of whether power is supplied or not.
불 휘발성 반도체 메모리 장치에서도 특히 강유전체 메모리 장치는, DRAM(Dynamic Random Access Memory) 수준의 고속 데이터 처리가 가능하면서도, 전력 소모가 적고, 충격에 강한 특징을 가진다. 이와 같은 특징 때문에 강유전체 메모리 장치는 다양한 종류의 휴대용 전자 기기의 주기억장치로서, 또는 음성이나 이미지를 기록하는 기록매체로서 사용되고 있다.In the nonvolatile semiconductor memory device, the ferroelectric memory device, in particular, enables high-speed data processing at the level of Dynamic Random Access Memory (DRAM), but has low power consumption and strong shock resistance. Because of these features, ferroelectric memory devices are used as main memory devices of various types of portable electronic devices or as recording media for recording audio or images.
도 1은 일반적인 강유전체 메모리 셀(MC)의 구성을 보여주는 회로도이다.1 is a circuit diagram illustrating a configuration of a typical ferroelectric memory cell MC.
도 1을 참조하면, 강유전체 메모리 셀(MC)은 하나의 스위칭 트랜지스터(Tr)와 하나의 강유전체 커패시터(Cf)로 구성된다. 스위칭 트랜지스터(Tr)의 일 전극은 비트 라인(BL)에 연결되고, 그것의 다른 전극은 강유전체 커패시터(Cf)의 일 전극에 연결된다. 그리고, 스위칭 트랜지스터(Tr)의 게이트는 워드 라인에 연결되고, 강유전체 커패시터(Cf)의 타 전극은 플레이트 라인(plate line: PL)에 연결된다.Referring to FIG. 1, the ferroelectric memory cell MC includes one switching transistor Tr and one ferroelectric capacitor Cf. One electrode of the switching transistor Tr is connected to the bit line BL, and the other electrode thereof is connected to one electrode of the ferroelectric capacitor Cf. The gate of the switching transistor Tr is connected to a word line, and the other electrode of the ferroelectric capacitor Cf is connected to a plate line PL.
강유전체 메모리 셀(MC)은 강유전체 커패시터(Cf)의 전기적인 분극(polarization)에 기초하여 로직 상태(logic state)(즉, 데이터 '1' 또는 데이터 '0')를 저장한다. 강유전체 커패시터(Cf)의 양 전극들 사이에는 PZT(lead zirconate titanate)와 같은 강유전체가 형성된다. 강유전체 커패시터(Cf)의 전극들(또는 플레이트들)에 전압이 인가될 때, 강유전체는 전계 방향으로 분극된다. 강유전체 커패시터(Cf)의 분극 상태를 변화시키기 위한 스위칭 드레솔드(switching threshold)를 강제 전압(coercive voltage)이라 한다. 강유전체 커패시터(Cf)는 히스테리시스(hysterisis) 특성을 나타내며, 분극 상태에 대응되는 전류가 커패시터로 흐르게 된다. 커패시터(Cf)에 인가되는 전압이 강제 전압보다 크면, 강유전체 커패시터(Cf)는 인가된 전압의 극성에 따라 분극 상태들을 변화시킨다. 강유전체 커패시터(Cf)의 분극 상태는 전원이 제거된 후에도 그대로 유지된다. 이와 같은 분극 특성으로 인해 강유전체 메모리 장치는 불휘발성 메모리로서의 특성을 나타내게 된다. The ferroelectric memory cell MC stores a logic state (ie, data '1' or data '0') based on the electrical polarization of the ferroelectric capacitor Cf. A ferroelectric such as lead zirconate titanate (PZT) is formed between both electrodes of the ferroelectric capacitor Cf. When a voltage is applied to the electrodes (or plates) of the ferroelectric capacitor Cf, the ferroelectric is polarized in the electric field direction. The switching threshold for changing the polarization state of the ferroelectric capacitor Cf is called a coercive voltage. The ferroelectric capacitor Cf exhibits hysteresis characteristics and a current corresponding to the polarization state flows to the capacitor. If the voltage applied to the capacitor Cf is greater than the forced voltage, the ferroelectric capacitor Cf changes the polarization states according to the polarity of the applied voltage. The polarization state of the ferroelectric capacitor Cf is maintained even after the power supply is removed. Due to such polarization characteristics, ferroelectric memory devices exhibit characteristics as nonvolatile memories.
강유전체 메모리 장치의 읽기 및 기입 동작은, 강유전체 메모리 장치에 인가되는 플레이트 펄스를 제어함에 의해 수행된다. 강유전체 메모리 장치에서 기입 동작이 안정되게 이루어지도록 하기 위해서는 각각의 데이터를 기입 하기 위한 일정 시간이 보장되어야 한다. 따라서, 데이터'0'을 기입하는 구간과 데이터'1'을 기입 하는 구간이 따로 존재한다. 이와 같은 특성은 각각의 메모리 셀에 대한 기입 동작은 물론, 동일 워드라인 상에 위치한 복수 개의 메모리 셀들을 연속해서 기입하는 페이지 기입 동작시에도 그대로 적용된다. 예를 들면, 페이지 기입 동작시에는 한 페이지에 해당되는 메모리 셀들에 대한 데이터 '0'의 기입 동작(W0)이 모두 수행된 후, 상기 메모리 셀들에 대한 데이터 '1'의 기입 동작(W1)이 수행된다. 여기서, 페이지 기입 동작시 연속해서 기입되는 데이터의 개수는 조절 가능하다. Read and write operations of the ferroelectric memory device are performed by controlling plate pulses applied to the ferroelectric memory device. In order to make the write operation stable in the ferroelectric memory device, a certain time for writing each data must be guaranteed. Therefore, there is a section for writing data '0' and a section for writing data '1' separately. This characteristic is applied to the write operation for each memory cell as well as to the page write operation for successively writing a plurality of memory cells located on the same word line. For example, in the page write operation, after all of the write operation W0 of the data '0' for the memory cells corresponding to one page is performed, the write operation W1 of the data '1' for the memory cells is performed. Is performed. Here, the number of data continuously written during the page write operation can be adjusted.
도 2는 일반적인 강유전체 메모리 장치의 페이지 기입 동작을 설명하기 위한 동작 타이밍도이다.2 is an operation timing diagram for describing a page write operation of a general ferroelectric memory device.
도 2를 참조하면, 외부 칩 인에이블 신호(XCEB)가 로우 레벨로 활성화된 상태에서 어드레스 신호(XADD)가 외부에서 인가된다. 어드레스 신호(XADD)의 천이를 감지하여 어드레스 천이 검출 신호(ATD)가 발생되고, 어드레스 천이 검출신호(ATD)에 의해 내부 칩 인에이블 신호(ICE)가 발생된다. 내부 칩 인에이블 신호(ICE)가 발생되면, 워드라인(WL)과 플레이트 라인(PL)이 활성화 된다. Referring to FIG. 2, the address signal XADD is applied externally while the external chip enable signal XCEB is activated at a low level. The shift of the address signal XADD is detected to generate an address transition detection signal ADT, and the internal chip enable signal ICE is generated by the address transition detection signal ADT. When the internal chip enable signal ICE is generated, the word line WL and the plate line PL are activated.
플레이트 라인(PL)이 활성화 되면 읽기 구간(Ⅰ)이 시작된다. 강유전체 메모리 장치의 비트라인(BL)들은 접지전압 레벨로 초기화되어 있다. 읽기 구간(Ⅰ) 동안, 복수 개의 열 어드레스(CAi/CAiB)에 대응되는 메모리 셀들에 저장되어 있는 데이터에 대응되는 전압들이 대응되는 비트라인(BL)으로 각각 여기된다. 이어서, 감지증폭 인에이블 신호(SAEN)가 발생되어 감지 증폭기 회로를 활성화시킨다. 상기 감지 증폭기 회로가 활성화되면 읽기 구간(Ⅰ)이 종료되고, 복수 개의 메모리 셀들에 대한 데이터 '0'의 기입 구간(Ⅱ)이 시작된다. When the plate line PL is activated, the read section I starts. The bit lines BL of the ferroelectric memory device are initialized to the ground voltage level. During the read period I, voltages corresponding to data stored in memory cells corresponding to the plurality of column addresses CAi / CAiB are excited to the corresponding bit lines BL, respectively. A sense amplifier enable signal SAEN is then generated to activate the sense amplifier circuit. When the sense amplifier circuit is activated, the read period I ends and the write period II of data '0' for the plurality of memory cells begins.
데이터 '0'의 기입 구간(Ⅱ) 동안 비트라인(BL)에 여기된 데이터가 '0'인 경우, 비트라인(BL)의 전압은 접지전압 상태를 유지하게 된다. 따라서, 활성화 상태를 가지는 플레이트 라인(PL)과의 전압차에 의해 데이터 '0'의 값이 대응되는 메모리 셀에 기입된다. 반면, 비트라인(BL)에 여기된 데이터가 '1'인 경우, 비트라인의 전압은 전원전압 상태를 유지하게 된다. 따라서, 활성화 상태를 가지는 플레이트 라인(PL)과의 전압차가 없게 되어, 아무런 동작도 일어나지 않는다. 즉, 데이터 '1'에 대한 기입 동작은 데이터 '0'의 기입 구간(Ⅱ) 동안에는 수행되지 않고, 후술될 데이터 '1'의 기입 구간(Ⅲ) 동안 수행된다. 데이터 '0'의 기입 동작은 감지증폭 인에이블 신호(SAEN) 발생 후 일정시간이 경과한 후로부터 플레이트 라인(PL)이 비활성화되기 이전까지의 구간 동안 수행된다. 상기 복수 개의 메모리 셀들에 대한 데이터 '0'의 기입 동작이 모두 수행되고 나면, 복수 개의 메모리 셀들에 대한 데이터 '1'의 기입 구간(Ⅲ)이 수행된다.When the data excited on the bit line BL is '0' during the writing period II of the data '0', the voltage of the bit line BL maintains the ground voltage state. Therefore, the value of the data '0' is written in the corresponding memory cell by the voltage difference with the plate line PL having the activated state. On the other hand, when the data excited on the bit line BL is '1', the voltage of the bit line maintains the power supply voltage state. Therefore, there is no voltage difference with the plate line PL having the activated state, and no operation occurs. That is, the write operation on the data '1' is not performed during the write period II of the data '0', but is performed during the write period III of the data '1', which will be described later. The writing operation of the data '0' is performed during a period from a predetermined time after the generation of the sensing amplification enable signal SAEN to before the plate line PL is deactivated. After all the writing operations of the data '0' for the plurality of memory cells are performed, the writing section III of the data '1' for the plurality of memory cells is performed.
데이터 '1'의 기입 동작은 플레이트 라인(PL)이 비활성화된 후 감지 증폭기 회로가 비활성화되는 시점까지의 구간(Ⅲ) 동안 수행된다. 데이터 '1'의 기입 구간 동안, 비트라인(BL)에 여기된 데이터 '1'에 대응되는 전압은 비트라인(BL)의 전압을 전원전압 레벨로 만든다. 이때, 플레이트 라인(PL)은 비활성화 상태를 유지하고 있으므로, 비트라인(BL)과 플레이트 라인(PL)의 전압차에 의해 데이터 '1'이 메모리 셀에 저장된다. 상기 복수 개의 메모리 셀들에 대한 데이터 '1'의 기입 동작이 끝나면 비트라인(BL)은 프리챠지(precharge) 되고 내부 칩 인에이블 신호(ICE)는 비활성화된다.The write operation of the data '1' is performed during the period III until the sense amplifier circuit is deactivated after the plate line PL is deactivated. During the writing period of the data '1', the voltage corresponding to the data '1' excited on the bit line BL brings the voltage of the bit line BL to the power supply voltage level. At this time, since the plate line PL is in an inactive state, data '1' is stored in the memory cell due to the voltage difference between the bit line BL and the plate line PL. After the writing operation of the data '1' for the plurality of memory cells ends, the bit line BL is precharged and the internal chip enable signal ICE is inactivated.
이상과 같이, 강유전체 메모리 장치에서 페이지 기입 동작을 수행하기 위해서는, 연속된 데이터 '0'의 기입 구간과 연속된 데이터 '1'의 기입 구간이 충분히 확보되어야만 한다. 이와 같은 기입 방법에 따르면, 강유전체 메모리 장치의 전체 기입 시간이 증가하게 되는 문제점이 있다. 만일, 상기 기입 구간이 충분히 확보되지 못할 경우에는, 데이터의 기입 결과를 보증할 수 없는 문제점이 있다. 이와 같은 문제점은, 기입될 데이터가 많을 경우 더욱 증가하게 된다. As described above, in order to perform the page write operation in the ferroelectric memory device, the writing section of the continuous data '0' and the writing section of the continuous data '1' must be sufficiently secured. According to such a writing method, there is a problem that the total writing time of the ferroelectric memory device is increased. If the writing section is not sufficiently secured, there is a problem in that the writing result of the data cannot be guaranteed. This problem is further increased when there is a lot of data to be written.
본 발명의 목적은 안정된 데이터 기입 동작을 수행할 수 있는 강유전체 메모리 장치 및 그것의 기입 방법을 제공하는 것이다.It is an object of the present invention to provide a ferroelectric memory device capable of performing a stable data write operation and a writing method thereof.
본 발명의 다른 목적은 데이터 기입 시간을 줄일 수 있는 강유전체 메모리 장치 및 그것의 기입 방법을 제공하는 것이다.Another object of the present invention is to provide a ferroelectric memory device and a writing method thereof that can reduce data writing time.
(구성)(Configuration)
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 강유전체 메모리 장치의 기입 방법은, 열 어드레스의 천이가 발생될 때마다 플레이트 펄스 신호를 발생하는 단계; 그리고 상기 플레이트 펄스 신호에 응답해서 대응되는 메모리 셀 각각에 대한 데이터 0의 기입 동작 및 데이터 1의 기입 동작을 각각 수행하는 단계를 포함하는 것을 특징으로 한다.According to a feature of the present invention for achieving the above-mentioned object, a write method of a ferroelectric memory device, comprising: generating a plate pulse signal each time a transition of a column address occurs; And performing a write operation of data 0 and a write operation of data 1 for each corresponding memory cell in response to the plate pulse signal.
이 실시예에 있어서, 상기 발생된 플레이트 펄스 신호의 개수는 천이된 열 어드레스의 개수에 해당되는 것을 특징으로 한다.In this embodiment, the number of generated plate pulse signals corresponds to the number of transitioned column addresses.
이 실시예에 있어서, 상기 플레이트 펄스 신호를 발생하는 단계는, 기입 인에이블 신호가 활성화되었는지 여부를 판별하는 단계; 동일한 행 어드레스와 대응되는 열 어드레스들의 천이를 검출하는 단계; 그리고 상기 기입 인에이블 신호가 활성화되어 있는 구간 동안, 상기 열 어드레스 천이 검출 결과에 응답해서 상기 플레이트 펄스를 발생하는 단계를 포함하는 것을 특징으로 한다.In this embodiment, generating the plate pulse signal may include: determining whether a write enable signal is activated; Detecting a transition of column addresses corresponding to the same row address; And generating the plate pulse in response to the column address transition detection result during the period in which the write enable signal is activated.
이 실시예에 있어서, 상기 열 어드레스의 천이 검출 결과는, 어드레스 스큐에 영향을 받지 않도록 소정의 펄스 폭을 갖는 것을 특징으로 한다.In this embodiment, the transition detection result of the column address has a predetermined pulse width so as not to be affected by the address skew.
이 실시예에 있어서, 상기 기입 동작을 수행하는 단계는, 상기 플레이트 펄스의 제 1 구간 동안 상기 데이터 0의 기입 동작을 수행하는 단계; 그리고 상기 플레이트 펄스 신호의 제 2 구간 동안 상기 데이터 1의 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 한다.In this embodiment, the performing of the writing operation may include: performing a writing operation of the data 0 during the first period of the plate pulse; And performing a write operation of the data 1 during a second period of the plate pulse signal.
상술한 제반 목적을 달성하기 위한 본 발명의 특징에 따르면, 강유전체 메모리 장치는 행 어드레스의 천이에 응답하여 칩 인에이블 신호를 발생하는 칩 인에이블 버퍼 회로; 열 어드레스가 천이할 때마다 플레이트 펄스 신호를 발생하는 플레이트 펄스 발생부; 상기 칩 인에이블 신호의 활성화 구간 동안 상기 행 어드레스에 대응되는 복수 개의 메모리 셀들로 상기 플레이트 펄스 신호를 제공하는 행 선택 회로; 기입될 데이터를 상기 메모리 셀들로 제공하는 기입 드라이버; 그리고 상기 열 어드레스에 응답해서, 상기 메모리 셀들과 상기 기입 드라이버를 전기적으로 연결하는 열 선택부를 포함하며, 상기 플레이트 펄스 신호에 응답해서 대응되는 메모리 셀 각각에 대한 데이터 0의 기입 동작 및 데이터 1의 기입 동작이 각각 수행되 는 것을 특징으로 한다.According to an aspect of the present invention for achieving the above object, a ferroelectric memory device includes a chip enable buffer circuit for generating a chip enable signal in response to a change in a row address; A plate pulse generator for generating a plate pulse signal each time a column address changes; A row select circuit configured to provide the plate pulse signal to a plurality of memory cells corresponding to the row address during an activation period of the chip enable signal; A write driver for providing data to be written to the memory cells; And a column selector for electrically connecting the memory cells and the write driver in response to the column address, wherein a write operation of data 0 and a write of data 1 for each corresponding memory cell in response to the plate pulse signal are performed. The operation is characterized in that each is performed.
이 실시예에 있어서, 상기 발생된 플레이트 펄스 신호의 개수는 천이된 열 어드레스의 개수에 해당되는 것을 특징으로 한다.In this embodiment, the number of generated plate pulse signals corresponds to the number of transitioned column addresses.
이 실시예에 있어서, 상기 플레이트 펄스 발생부는, 상기 열 어드레스의 천이를 검출하는 열 어드레스 천이 검출부; 그리고 상기 기입 드라이버가 활성화되어 있는 구간 동안, 상기 열 어드레스 천이 검출 결과에 응답해서 상기 플레이트 펄스를 발생하는 플레이트 펄스 발생 회로를 포함하는 것을 특징으로 한다.In this embodiment, the plate pulse generator comprises: a column address transition detector for detecting a transition of the column address; And a plate pulse generation circuit for generating the plate pulse in response to the column address transition detection result during the period in which the write driver is activated.
이 실시예에 있어서, 상기 열 어드레스의 천이 검출 결과는, 어드레스 스큐에 영향을 받지 않도록 소정의 펄스 폭을 갖는 것을 특징으로 한다.In this embodiment, the transition detection result of the column address has a predetermined pulse width so as not to be affected by the address skew.
(실시예)(Example)
이하 본 발명에 따른 실시예를 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 강유전체 메모리 장치는 열 어드레스가 천이할 때마다 발생된 플레이트 펄스 신호에 응답해서, 각각의 열 어드레스에 대응되는 메모리 셀에 대한 데이터 '0' 및 '1'의 기입 동작이 모두 수행된다. 이와 같은 강유전체 메모리 장치의 구성 및 동작은 이하 상세히 설명될 것이다.In the ferroelectric memory device according to the present invention, in response to the plate pulse signal generated each time a column address transitions, both write operations of data '0' and '1' are performed for memory cells corresponding to the respective column addresses. . The configuration and operation of such a ferroelectric memory device will be described in detail below.
도 3은 본 발명에 따른 강유전체 메모리 장치의 전체 구성을 보여주는 블록도이다.3 is a block diagram showing the overall configuration of a ferroelectric memory device according to the present invention.
도 3을 참조하면, 본 발명에 따른 강유전체 메모리 장치는 메모리 셀 어레이(10), 행 선택 회로(20), 행 어드레스 래치 회로(30), 열 어드레스 래치 회로(40), 열 선택 회로(50), 칩 인에이블 버퍼 회로(60), 입출력 제어 회로(70), 감지 증폭 기 회로(80), 데이터 출력 버퍼 & 기입 드라이버 회로(90), 입출력 래치 회로(100), 서메이터(110), 및 제어 회로(130)를 포함한다. 제어 회로(130) 내부에는 플레이트 펄스 발생 회로(120)가 구비되어, 열 어드레스(CAi/CAiB)가 천이할 때마다 플레이트 펄스 신호(PPLS)를 발생한다. 본 발명에 따른 강유전체 메모리 장치는, 열 어드레스(CAi/CAiB)가 천이할 때마다 개별적으로 발생된 플레이트 펄스 신호(PPLS)에 응답해서, 대응되는 메모리 셀에 대한 데이터 '0' 및 '1'의 기입 동작을 각각 개별적으로 수행한다. 따라서, 별도의 데이터 '1'의 기입 구간을 확보할 필요가 없게 되어, 전체 기입 시간이 줄어들게 된다. 이와 같은 특징을 갖는 본 발명에 따른 강유전체 메모리 장치의 구체적인 구성은 다음과 같다.Referring to FIG. 3, a ferroelectric memory device according to the present invention may include a memory cell array 10, a row select circuit 20, a row address latch circuit 30, a column address latch circuit 40, and a column select circuit 50. , Chip enable buffer circuit 60, input / output control circuit 70, sense amplifier circuit 80, data output buffer & write driver circuit 90, input / output latch circuit 100, thermistor 110, and Control circuit 130. The plate pulse generation circuit 120 is provided inside the control circuit 130 to generate the plate pulse signal PPLS whenever the column addresses CAi / CAiB transition. In the ferroelectric memory device according to the present invention, in response to the plate pulse signal PPLS generated separately each time a column address CAi / CAiB transitions, the data '0' and '1' for the corresponding memory cell are changed. Each write operation is performed individually. Therefore, it is not necessary to secure a separate writing section of data '1', thereby reducing the total writing time. A detailed configuration of the ferroelectric memory device according to the present invention having such a feature is as follows.
메모리 셀 어레이(10)는 복수의 행들과 복수의 열들(또는 비트 라인들(BL0-BLn))의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 행들 각각은 하나의 워드 라인과 하나의 플레이트 라인으로 구성되며, 임의의 메모리 셀(MC)은 하나의 스위칭 트랜지스터와 하나의 강유전체 커패시터로 구성된다. 즉, 각각의 메모리 셀(MC)은 1-비트를 저장하는 셀이 1-트랜지스터와 1-커패시터로 구성되는 1T/1C의 구성을 갖는다. 스위칭 트랜지스터는 강유전체 커패시터의 일 전극과 대응하는 열 또는 비트 라인에 각각 접속된 두 개의 주 전극들을 포함한다. 그리고, 강유전체 커패시터의 다른 전극은 대응하는 플레이트 라인(예를 들면, PL0)에 접속된다. 상기 메모리 셀 어레이(10)에 배열된 워드 라인들(WL0-WLm) 및 플레이트 라인들(PL0-PLm)은 행 선택 회로(20)에 연결된다.The memory cell array 10 includes a plurality of memory cells arranged in a matrix form of a plurality of rows and a plurality of columns (or bit lines BL0 to BLn). Each row consists of one word line and one plate line, and any memory cell MC is composed of one switching transistor and one ferroelectric capacitor. That is, each memory cell MC has a configuration of 1T / 1C in which a cell storing 1-bit is composed of 1-transistor and 1-capacitor. The switching transistor includes two main electrodes connected to one electrode of the ferroelectric capacitor and to the corresponding column or bit line, respectively. The other electrode of the ferroelectric capacitor is then connected to a corresponding plate line (e.g., PL0). The word lines WL0-WLm and the plate lines PL0-PLm arranged in the memory cell array 10 are connected to the row select circuit 20.
행 선택 회로(20)는 행 어드레스(RAi/RAiB)에 응답하여 복수 개의 행들 중 어느 하나를 선택하고 활성화시킨다. 그 결과, 하나의 워드 라인과 하나의 플레이트 라인이 행 어드레스(RAi/RAiB)에 따라 선택된다. 행 선택 회로(20)는 제어 회로(130)로부터 제공되는 플레이트 펄스 신호(PPLS)를 받아들여 선택된 플레이트 라인(PL)으로 제공한다. 이때 제공되는 플레이트 펄스 신호(PPLS)는 열 어드레스(CAi/CAiB)가 천이할 때마다 하이 레벨에서 로우 레벨로 천이하는 특징을 갖는다. 플레이트 펄스 신호(PPLS)가 하이 레벨로 활성화된 구간에서는 대응되는 메모리 셀에 대한 데이터 '0'의 기입 동작이 수행된다. 그리고, 플레이트 펄스 신호(PPLS)가 로우 레벨로 비활성화된 구간에서는 대응되는 메모리 셀에 대한 데이터 '1'의 기입 동작이 수행된다. 이와 같은 데이터 '0' 및 데이터 '1'에 대한 기입 동작은 열 어드레스가 천이할 때마다 각각 수행된다.The row select circuit 20 selects and activates any one of the plurality of rows in response to the row address RAi / RAiB. As a result, one word line and one plate line are selected according to the row address RAi / RAiB. The row select circuit 20 receives the plate pulse signal PPLS provided from the control circuit 130 and provides the selected plate line signal to the selected plate line PL. The plate pulse signal PPLS provided at this time has a characteristic of transitioning from the high level to the low level whenever the column addresses CAi / CAiB transition. In a period where the plate pulse signal PPLS is activated to a high level, a write operation of data '0' for a corresponding memory cell is performed. In the period in which the plate pulse signal PPLS is deactivated to a low level, a write operation of data '1' for the corresponding memory cell is performed. Such write operations for data '0' and data '1' are performed each time a column address changes.
행 어드레스 래치 회로(30)는 활성화된 칩 인에이블 플래그 신호(ICE)에 응답하여 행 어드레스를 래치한다. 래치된 행 어드레스(RAi/RAiB)는 행 선택 회로(20)로 전달된다. 열 어드레스 래치 회로(40)는 활성화된 칩 인에이블 플래그 신호(ICE)에 응답하여 열 어드레스를 래치한다. 래치된 열 어드레스(CAi/CAiB)는 열 선택 회로(50)와 서메이터(110)로 각각 전달된다. The row address latch circuit 30 latches the row address in response to the activated chip enable flag signal ICE. The latched row addresses RAi / RAiB are transferred to the row select circuit 20. The column address latch circuit 40 latches the column address in response to the activated chip enable flag signal ICE. The latched column addresses CAi / CAiB are transferred to the column select circuit 50 and the summator 110, respectively.
서메이터(110)는 래치된 열 어드레스(CAi/CAiB)를 받아들여 열 어드레스 천이 검출 신호(YTD_SUM)를 발생한다. 검출된 열 어드레스 천이 검출 신호(YTD_SUM)는 제어회로(130)에 구비된 플레이트 펄스 발생 회로(120)로 입력된다. 이 실시예에 있어서, 열 어드레스 천이 검출 신호(YTD_SUM)는 제한된 어드레스 스큐(skew)를 해결하기 위해, 미리 설정된 펄스 폭을 갖는다. The summator 110 receives the latched column addresses CAi / CAiB and generates a column address transition detection signal YTD_SUM. The detected column address transition detection signal YTD_SUM is input to the plate pulse generation circuit 120 provided in the control circuit 130. In this embodiment, the column address transition detection signal YTD_SUM has a preset pulse width in order to solve the limited address skew.
열 선택 회로(50)는 열 어드레스(CAi/CAiB)에 응답하여 비트 라인들(BL0-BLn) 중 일부를 선택하고, 선택된 비트 라인들을 데이터 출력 버퍼 & 기입 드라이버 회로(90)에 전기적으로 연결한다.The column select circuit 50 selects some of the bit lines BL0-BLn in response to the column addresses CAi / CAiB, and electrically connects the selected bit lines to the data output buffer & write driver circuit 90. .
칩 인에이블 버퍼 회로(60)는 외부 칩 인에이블 신호(XCEB) 및 감지 증폭 인에이블 신호(SAEN)를 받아들이고, 칩 인에이블 플래그 신호(ICE) 및 버퍼링된 칩 인에이블 신호(XCEB)를 출력한다. CEB 신호는 XCEB 신호의 버퍼링된 신호이다. 칩 인에이블 버퍼 회로(60)는 외부 칩 인에이블 신호(XCEB)가 로우 레벨로 활성화된 상태에서 행 어드레스(RAi/RAiB)의 천이가 발생되면, 칩 인에이블 플래그 신호(ICE)를 활성화시킨다. 그리고, 칩 인에이블 버퍼 회로(60)는 감지 증폭 인에이블 신호(SAEN)의 비활성화에 응답하여 칩 인에이블 플래그 신호(ICE)를 비활성화시킨다. 칩 인에이블 플래그 신호(ICE)의 활성화에 따라 행 어드레스 래치 회로(30), 열 어드레스 래치 회로(40), 제어 회로(130), 그리고 입출력 래치 회로(100)가 활성화된다(또는 동작한다). The chip enable buffer circuit 60 receives an external chip enable signal XCEB and a sense amplification enable signal SAEN, and outputs a chip enable flag signal ICE and a buffered chip enable signal XCEB. . The CEB signal is a buffered signal of the XCEB signal. The chip enable buffer circuit 60 activates the chip enable flag signal ICE when a transition of the row address RAi / RAiB occurs while the external chip enable signal XCEB is activated at a low level. The chip enable buffer circuit 60 deactivates the chip enable flag signal ICE in response to the deactivation of the sense amplification enable signal SAEN. The row address latch circuit 30, the column address latch circuit 40, the control circuit 130, and the input / output latch circuit 100 are activated (or operated) according to the activation of the chip enable flag signal ICE.
입출력 제어 회로(70)는 외부로부터 입력된 기입 인에이블 신호(XWEB)가 하이 레벨에서 로우 레벨로 천이함에 따라, 하이 레벨에서 로우 레벨로 천이된 내부 기입 인에이블 신호(WEB)를 발생한다. 내부 기입 인에이블 신호(WEB)는 외부로부터 입력된 기입 인에이블 신호(XWEB)가 버퍼링된 신호이다. 내부 기입 인에이블 신호(WEB)가 로우 레벨로 활성화되면(즉, 데이터 출력 버퍼 & 기입 드라이버 회로(90)가 활성화되면), 제어 회로(130)는 플레이트 펄스 발생 회로(120)를 통해 플레이트 펄스 신호(PPLS)를 발생하기 시작한다.As the write enable signal XWEB input from the outside transitions from the high level to the low level, the input / output control circuit 70 generates the internal write enable signal WEB transitioned from the high level to the low level. The internal write enable signal WEB is a signal in which the write enable signal XWEB input from the outside is buffered. When the internal write enable signal WEB is activated at a low level (ie, when the data output buffer & write driver circuit 90 is activated), the control circuit 130 passes the plate pulse signal through the plate pulse generation circuit 120. Start generating (PPLS).
감지 증폭기 회로(80)는, 제어 회로(130)로부터 발생된 감지 증폭 인에이블 신호(SAEN)에 응답하여, 대응되는 비트 라인들(BL0-BLn) 상의 전압들을 감지 증폭한다. 데이터 출력 버퍼 & 기입 드라이버 회로(90)는 입출력 제어 회로(70)로부터 발생된 제어신호들(WEB, OEB)에 응답하여 감지 증폭기 회로(80)에 의해 감지된 결과를 저장하거나 또는 기입될 데이터를 선택된 비트 라인들로 제공한다. 선택된 비트 라인들로 제공된 데이터는 플레이트 펄스 신호에 응답해서, 대응되는 메모리 셀에 기입된다. 메모리 셀 어레이(10)에 기입될 유효 데이터는 입출력 래치 회로(100), 데이터 출력 버퍼 & 기입 드라이버 회로(90), 그리고 열 선택 회로(50)를 통해 선택된 비트 라인들로 전달된다. The sense amplifier circuit 80 sense-amplifies the voltages on the corresponding bit lines BL0-BLn in response to the sense amplification enable signal SAEN generated from the control circuit 130. The data output buffer & write driver circuit 90 stores the result detected by the sense amplifier circuit 80 in response to the control signals WEB and OEB generated from the input / output control circuit 70 or stores data to be written. To the selected bit lines. Data provided to the selected bit lines is written to the corresponding memory cell in response to the plate pulse signal. Valid data to be written to the memory cell array 10 is transferred to the selected bit lines through the input / output latch circuit 100, the data output buffer & write driver circuit 90, and the column select circuit 50.
플레이트 펄스 발생 회로(120)는, 서메이터(110)로부터 검출된 열 어드레스 천이 검출 신호(YTD_SUM)와, 입출력 제어회로(70)로부터 발생된 내부 기입 인에이블 신호(WEB)에 응답해서, 열 어드레스(CAi/CAiB)가 천이할 때마다 플레이트 펄스 신호(PPLS)를 발생한다. 발생된 플레이트 펄스 신호(PPLS)의 개수는 천이된 열 어드레스(CAi/CAiB)의 개수에 대응된다. 플레이트 펄스 발생 회로(120)로부터 발생된 플레이트 펄스 신호(PPLS)의 하이 레벨 구간에서는 데이터 '0'의 기입 동작이 수행되고, 상기 플레이트 펄스 신호(PPLS)의 로우 레벨 구간에서는 데이터 '1'의 기입 동작이 각각 수행된다.The plate pulse generation circuit 120 responds to the column address transition detection signal YTD_SUM detected from the simmer 110 and the internal write enable signal WEB generated from the input / output control circuit 70. Each time CAi / CAiB transitions, a plate pulse signal PPLS is generated. The number of generated plate pulse signals PPLS corresponds to the number of transitioned column addresses CAi / CAiB. The writing operation of data '0' is performed in the high level section of the plate pulse signal PPLS generated from the plate pulse generating circuit 120, and the writing of data '1' in the low level section of the plate pulse signal PPLS. The actions are each performed.
제어 회로(130)는 칩 인에이블 플래그 신호(ICE)가 활성화된 구간 동안, 상기 플레이트 펄스 발생 회로(120)를 통해 플레이트 펄스 신호(PPLS)를 발생하는 기능과, 선택된 비트 라인들(BL0-BLn) 상의 전압들을 감지 증폭하는 감지 증폭 인에 이블 신호(SAEN)를 발생하는 기능을 수행한다. 감지 증폭 인에이블 신호(SAEN)는 읽기 동작을 수행할 때는 물론 기입 동작을 수행하는 구간 동안 활성화된 상태를 유지한다. The control circuit 130 generates the plate pulse signal PPLS through the plate pulse generation circuit 120 during the period in which the chip enable flag signal ICE is activated, and the selected bit lines BL0-BLn. And a sense amplification enable signal SAEN that senses and amplifies the voltages on the circuit. The sense amplification enable signal SAEN remains active during the read operation as well as during the write operation.
이와 같은 구성을 갖는 본 발명에 따른 강유전체 메모리 장치에 따르면, 열 어드레스(CAi/CAiB)가 천이할 때마다 발생된 플레이트 펄스 신호(PPLS)에 응답해서, 각각의 열 어드레스에 대응되는 메모리 셀에 대한 데이터 '0' 및 '1'의 기입 동작이 개별적으로 수행된다. 따라서, 별도의 데이터 '1'의 기입 구간을 확보할 필요가 없게 되어, 전체 기입 시간이 줄어들게 된다. 좀 더 구체적인 강유전체 메모리 장치의 기입 동작은 아래의 타이밍도를 참조하여 이하 상세히 설명될 것이다.According to the ferroelectric memory device according to the present invention having such a configuration, in response to the plate pulse signal PPLS generated whenever the column address CAi / CAiB transitions, the memory cell corresponding to each column address is assigned. Write operations of data '0' and '1' are performed separately. Therefore, it is not necessary to secure a separate writing section of data '1', thereby reducing the total writing time. A more specific write operation of the ferroelectric memory device will be described in detail below with reference to the timing chart below.
도 4는 본 발명에 따른 강유전체 메모리 장치의 페이지 기입 방법을 보여주는 동작 타이밍도이다.4 is an operation timing diagram illustrating a page writing method of a ferroelectric memory device according to the present invention.
도 3 및 도 4를 참조하면, 외부 칩 인에이블 신호(XCEB)가 하이 레벨에서 로우 레벨로 천이하고 행 어드레스(RA)가 강유전체 메모리 장치로 제공된다. 행 어드레스(RA)가 천이된 이후, 복수 개의 열 어드레스들(CA)에 대한 천이가 연속해서 발생한다. 그리고, 행 어드레스(RA)의 천이에 응답해서 펄스 신호(ATD_SUM)가 발생된다. 3 and 4, the external chip enable signal XCEB transitions from a high level to a low level and a row address RA is provided to the ferroelectric memory device. After the row address RA is transitioned, transitions to the plurality of column addresses CA occur continuously. In response to the transition of the row address RA, a pulse signal ADT_SUM is generated.
칩 인에이블 버퍼 회로(60)는 펄스 신호(ATD_SUM)의 하이-로우 천이(또는 비활성화)에 응답하여 칩 인에이블 플래그 신호(ICE)를 활성화시킨다. 행 어드레스 래치 회로(30)는 칩 인에이블 플래그 신호(ICE)의 활성화에 응답하여 행 어드레스를 래치한다. 그리고, 열 어드레스 래치 회로(40)는 활성화된 칩 인에이블 플래그 신호(ICE)에 응답하여 열 어드레스를 래치하며, 래치된 열 어드레스(CA)는 열 선택 회로(50)와 서메이터(110)로 전달된다. The chip enable buffer circuit 60 activates the chip enable flag signal ICE in response to the high-low transition (or deactivation) of the pulse signal ADT_SUM. The row address latch circuit 30 latches the row address in response to the activation of the chip enable flag signal ICE. The column address latch circuit 40 latches the column address in response to the activated chip enable flag signal ICE, and the latched column address CA is sent to the column select circuit 50 and the summator 110. Delivered.
서메이터(110)는 래치된 열 어드레스(CA)를 받아들여 스큐를 보장하는 신호 폭을 갖는 열 어드레스 천이 검출 신호(YTD_SUM)를 발생한다. 열 어드레스 천이 검출 신호(YTD_SUM)는 열 어드레스(CA)가 천이할 때마다 발생된다. 플레이트 펄스 발생 회로(120)는, 서메이터(110)로부터 검출된 열 어드레스 천이 검출 신호(YTD_SUM)와, 입출력 제어회로(70)로부터 발생된 제어 신호(WEB)에 응답해서, 열 어드레스(CA)가 천이할 때마다 플레이트 펄스 신호(PPLS)를 발생한다. 플레이트 펄스 발생 회로(120)가 페이지 기입 동작을 위해 플레이트 펄스 신호(PPLS)를 발생하는 구간은, 제어 신호(WEB)가 하이 레벨에서 로우 레벨로 활성화된 구간 동안이다. 제어 신호(WEB)가 하이 레벨로 비활성화된 구간에서는 읽기 동작이 수행된다. 아래에서는, 설명의 편의를 위해 제어 신호(WEB)가 로우 레벨로 활성화된 구간(즉, 페이지 기입 구간)에서의 강유전체 메모리 장치의 동작에 대해서만 살펴보기로 한다. The summator 110 receives the latched column address CA and generates a column address transition detection signal YTD_SUM having a signal width that guarantees skew. The column address transition detection signal YTD_SUM is generated whenever the column address CA transitions. The plate pulse generation circuit 120 responds to the column address transition detection signal YTD_SUM detected from the shunt 110 and the control signal WEB generated from the input / output control circuit 70 to generate the column address CA. Each time a transition occurs, a plate pulse signal PPLS is generated. The section in which the plate pulse generation circuit 120 generates the plate pulse signal PPLS for the page write operation is during the section in which the control signal WEB is activated from the high level to the low level. A read operation is performed in a section in which the control signal WEB is inactivated to a high level. For convenience of explanation, only the operation of the ferroelectric memory device in the section in which the control signal WEB is activated to the low level (that is, the page write section) will be described.
페이지 기입 구간 동안 플레이트 펄스 발생 회로(120)로부터 발생된 플레이트 펄스 신호(PPLS)의 개수는 천이된 열 어드레스(CA)의 개수에 대응된다. 여기서, 페이지 기입 동작시 연속해서 기입되는 데이터의 개수(즉, 천이된 열 어드레스(CA)의 개수)는 조절 가능하다. 플레이트 펄스 발생 회로(120)로부터 발생된 플레이트 펄스 신호(PPLS)의 하이 레벨 구간에서는 데이터 '0'의 기입 동작(W0)이 수행되고, 상기 플레이트 펄스 신호(PPLS)의 로우 레벨 구간에서는 데이터 '1'의 기입 동작(W1)이 각각 수행된다. 감지 증폭 인에이블 신호(SAEN)는 읽기 동작이 수행되는 구 간과, 기입 동작이 수행되는 구간 동안 모두 하이 레벨로 활성화 된다. 기입 동작이 모두 수행되고 나면 감지 증폭 인에이블 신호(SAEN)는 로우 상태로 비활성화 된다. The number of plate pulse signals PPLS generated from the plate pulse generation circuit 120 during the page write period corresponds to the number of transitioned column addresses CA. Here, the number of data continuously written (ie, the number of transitioned column addresses CA) in the page write operation can be adjusted. The write operation W0 of the data '0' is performed in the high level section of the plate pulse signal PPLS generated from the plate pulse generation circuit 120, and the data '1 in the low level section of the plate pulse signal PPLS. Write operations W1 are performed respectively. The sense amplification enable signal SAEN is activated to a high level in both a section in which a read operation is performed and a section in which a write operation is performed. After all write operations are performed, the sense amplification enable signal SAEN is inactivated to a low state.
도 4에서 알 수 있는 바와 같이, 본 발명에 따른 강유전체 메모리 장치는 열 어드레스가 천이할 때마다 개별적으로 발생된 플레이트 펄스 신호에 응답해서, 대응되는 메모리 셀에 대한 데이터 '0' 및 '1'의 기입 동작을 각각 개별적으로 수행한다. 따라서, 별도의 데이터 '1'의 기입 구간을 확보할 필요가 없게 되어, 전체 기입 시간이 줄어들게 된다.As can be seen in FIG. 4, the ferroelectric memory device according to the present invention responds to a plate pulse signal generated separately each time a column address transitions, and thus the data '0' and '1' Each write operation is performed individually. Therefore, it is not necessary to secure a separate writing section of data '1', thereby reducing the total writing time.
이상에서, 본 발명에 따른 회로의 구성 및 동작을 상기한 설명 및 도면에 따라 도시하였지만, 이는 예를 들어 설명한 것에 불과하며 본 발명의 기술적 사상 및 범위를 벗어나지 않는 범위 내에서 다양한 변화 및 변경이 가능하다. 즉, 도면과 명세서에서 최적 실시 예가 개시되었으나, 여기서 사용된 특정한 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.In the above, the configuration and operation of the circuit according to the present invention have been shown in accordance with the above description and drawings, but this is merely described for example, and various changes and modifications can be made without departing from the spirit and scope of the present invention. Do. That is, the best embodiments have been disclosed in the drawings and the specification, but the specific terms used herein are used only for the purpose of describing the present invention and are not used to limit the scope of the present invention as defined in the meaning or claims. . Therefore, those skilled in the art will understand that various modifications and equivalent other embodiments are possible from this. Therefore, the true technical protection scope of the present invention will be defined by the technical spirit of the appended claims.
이상과 같은 본 발명에 따른 강유전체 메모리 장치에 따르면, 열 어드레스가 천이할 때마다 개별적으로 발생된 플레이트 펄스 신호에 응답해서, 대응되는 메모 리 셀에 대한 데이터 '0' 및 '1'의 기입 동작을 각각 개별적으로 수행할 수 있다. 따라서, 전체 기입 시간을 줄일 수 있고, 안정된 데이터 기입 동작을 수행할 수 있게 된다.According to the ferroelectric memory device according to the present invention as described above, in response to the plate pulse signal generated separately each time the column address transitions, the write operation of the data '0' and '1' for the corresponding memory cell is performed. Each can be done individually. Therefore, the total writing time can be reduced, and stable data writing operation can be performed.

Claims (9)

  1. 열 어드레스의 천이가 발생될 때마다 플레이트 펄스 신호를 발생하는 단계; 그리고Generating a plate pulse signal each time a transition of a column address occurs; And
    상기 플레이트 펄스 신호에 응답해서 대응되는 메모리 셀 각각에 대한 데이터 0의 기입 동작 및 데이터 1의 기입 동작을 각각 수행하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 기입 방법.And performing a write operation of data 0 and a write operation of data 1 for each corresponding memory cell in response to the plate pulse signal.
  2. 제 1 항에 있어서,The method of claim 1,
    상기 발생된 플레이트 펄스 신호의 개수는 천이된 열 어드레스의 개수에 해당되는 것을 특징으로 하는 강유전체 메모리 장치의 기입 방법.And the number of generated plate pulse signals corresponds to the number of transitioned column addresses.
  3. 제 1 항에 있어서,The method of claim 1,
    상기 플레이트 펄스 신호를 발생하는 단계는,Generating the plate pulse signal,
    기입 인에이블 신호가 활성화되었는지 여부를 판별하는 단계;Determining whether the write enable signal is activated;
    동일한 행 어드레스와 대응되는 열 어드레스들의 천이를 검출하는 단계; 그리고Detecting a transition of column addresses corresponding to the same row address; And
    상기 기입 인에이블 신호가 활성화되어 있는 구간 동안, 상기 열 어드레스 천이 검출 결과에 응답해서 상기 플레이트 펄스를 발생하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 기입 방법.And generating the plate pulse in response to the column address transition detection result during the period in which the write enable signal is activated.
  4. 제 3 항에 있어서,The method of claim 3, wherein
    상기 열 어드레스의 천이 검출 결과는, 어드레스 스큐에 영향을 받지 않도록 소정의 펄스 폭을 갖는 것을 특징으로 하는 강유전체 메모리 장치의 기입 방법.The transition detection result of the column address has a predetermined pulse width so as not to be affected by address skew.
  5. 제 1 항에 있어서,The method of claim 1,
    상기 기입 동작을 수행하는 단계는,The performing of the write operation may include:
    상기 플레이트 펄스의 제 1 구간 동안 상기 데이터 0의 기입 동작을 수행하는 단계; 그리고Performing a write operation of the data 0 during the first period of the plate pulse; And
    상기 플레이트 펄스 신호의 제 2 구간 동안 상기 데이터 1의 기입 동작을 수행하는 단계를 포함하는 것을 특징으로 하는 강유전체 메모리 장치의 기입 방법.And performing a write operation of the data 1 during a second period of the plate pulse signal.
  6. 행 어드레스의 천이에 응답하여 칩 인에이블 신호를 발생하는 칩 인에이블 버퍼 회로;A chip enable buffer circuit for generating a chip enable signal in response to a transition of the row address;
    열 어드레스가 천이할 때마다 플레이트 펄스 신호를 발생하는 플레이트 펄스 발생부;A plate pulse generator for generating a plate pulse signal each time a column address changes;
    상기 칩 인에이블 신호의 활성화 구간 동안 상기 행 어드레스에 대응되는 복수 개의 메모리 셀들로 상기 플레이트 펄스 신호를 제공하는 행 선택 회로; A row select circuit configured to provide the plate pulse signal to a plurality of memory cells corresponding to the row address during an activation period of the chip enable signal;
    기입될 데이터를 상기 메모리 셀들로 제공하는 기입 드라이버; 그리고 A write driver for providing data to be written to the memory cells; And
    상기 열 어드레스에 응답해서, 상기 메모리 셀들과 상기 기입 드라이버를 전 기적으로 연결하는 열 선택부를 포함하며,A column selector configured to electrically connect the memory cells and the write driver in response to the column address;
    상기 플레이트 펄스 신호에 응답해서 대응되는 메모리 셀 각각에 대한 데이터 0의 기입 동작 및 데이터 1의 기입 동작이 각각 수행되는 것을 특징으로 하는 강유전체 메모리 장치.And a write operation of data 0 and a write operation of data 1 for each corresponding memory cell are performed in response to the plate pulse signal.
  7. 제 6 항에 있어서,The method of claim 6,
    상기 발생된 플레이트 펄스 신호의 개수는 천이된 열 어드레스의 개수에 해당되는 것을 특징으로 하는 강유전체 메모리 장치.And the number of generated plate pulse signals corresponds to the number of transitioned column addresses.
  8. 제 6 항에 있어서,The method of claim 6,
    상기 플레이트 펄스 발생부는,The plate pulse generator,
    상기 열 어드레스의 천이를 검출하는 열 어드레스 천이 검출부; 그리고A column address transition detector for detecting a transition of the column address; And
    상기 기입 드라이버가 활성화되어 있는 구간 동안, 상기 열 어드레스 천이 검출 결과에 응답해서 상기 플레이트 펄스를 발생하는 플레이트 펄스 발생 회로를 포함하는 것을 특징으로 하는 강유전체 메모리 장치.And a plate pulse generation circuit for generating the plate pulse in response to the column address transition detection result during the period in which the write driver is activated.
  9. 제 8 항에 있어서,The method of claim 8,
    상기 열 어드레스의 천이 검출 결과는, 어드레스 스큐에 영향을 받지 않도록 소정의 펄스 폭을 갖는 것을 특징으로 하는 강유전체 메모리 장치.And the result of the transition detection of the column address has a predetermined pulse width so as not to be affected by address skew.
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