KR20070071106A - 듀티사이클 보정기능을 갖는 클럭 버퍼회로 - Google Patents

듀티사이클 보정기능을 갖는 클럭 버퍼회로 Download PDF

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Abstract

본 발명은 클럭신호 및 반전클럭신호를 입력하여 DLL 클럭신호를 발생하는 클럭 버퍼부와; 듀티사이클 인에이블신호에 따라서, 상기 클럭 버퍼부에서 발생되는 DLL 클럭신호의 듀티사이클을 보정하기 위한 듀티사이클 보정부와; 상기 클럭 버퍼부에서 발생된 DLL 클럭신호를 전원전압 또는 접지전압 레벨로 변환시켜 듀티사이클이 보상된 클럭신호를 출력하는 드라이버부와; 버퍼 인에이블신호에 따라서, 상기 클럭 버퍼부의 동작을 인에이블시켜 주기 위한 버퍼 인에이블부; 및 상기 듀티 사이클 보정부의 누설전류 패스를 차단시켜 주기 위한 전류차단부를 포함한 클럭 버퍼회로를 제공한다.
DLL 클럭 버퍼회로, 듀티사이클

Description

듀티사이클 보정기능을 갖는 클럭 버퍼회로{Clock buffer circuit with duty cycle correction}
도 1은 종래의 DLL 클럭 버퍼회로의 구성도이다.
도 2는 본 발명의 실시예에 따른 듀티사이클 보정기능을 갖는 DLL 클럭 버퍼회로의 구성도이다.
*도면의 주요 부분에 대한 부호의 설명*
10 : 클럭 버퍼부 20 : 듀티 사이클 보정부
30 : 드라이버부 40 : 버퍼 인에이블부
50 : 전류 차단부 P0 - P6 : PMOS 트랜지스터
N0 - N15 : NMOS 트랜지스터 IV1 - IV3 : 인버터
본 발명은 클럭 버퍼회로에 관한 것으로서, 보다 구체적으로는 듀티사이클 보정시 제공되는 신호패스와 듀티사이클 보정 오프시에 제공되는 신호패스를 서로 분리시켜 줌으로써 이들 신호 간에 간섭이 발생되는 것을 방지시켜 듀티사이클 보정시 정확한 듀티 사이클 보정동작이 이루어지도록 하는 DLL 클럭 버퍼회로에 관한 것이다.
반도체 메모리소자, 예를 들어 DRAM 은 외부에서 인가되는 독출(read) 명령신호에 응답하여 데이터를 출력하며, 이러한 데이터 출력을 위해서는 일정 준비시간 즉, 억세스 타임이 소요된다. DRAM 중에서 SDRAM(Synchronous DRAM)은 외부에서 인가된 클럭신호에 동기되어 데이터를 출력하는 메모리소자로서, 데이터 출력속도를 향상시키기 위하여 DDR(double data rate) SDRAM을 사용하고 있다.
DDR SDRAM 은 메모리 콘트롤러로부터 제공되는 외부클럭신호에 동기되어 데이터를 출력하기 위하여 DLL(delay locked loop) 회로를 사용한다. DLL 회로는 외부 클럭신호에 동기되어 내부 클럭신호를 발생한다. 메모리 콘트롤러로부터 제공되는 외부 클럭신호는 듀티비가 45% 내지 55% 정도되는데, 이러한 클럭신호는 메모리소자의 AC 파라미터에 좋지 않은 영향을 미치게 된다. 그러므로, 메모리소자에 사용되는 클럭신호의 듀티비는 50% 인 것이 가장 바람직하며, 외부에서 제공되는 클럭신호의 듀티비가 50% 가 되도록 조절한다. 이러한 클럭신호의 듀티비를 조절하기 위하여 듀티사이클 보정(duty cycle correction, ECC) 회로가 사용된다.
도 1을 참조하면, 종래의 DLL 클럭 버퍼회로는 클럭버퍼부(10), 듀티사이클 보정부(20), 드라이버부(30) 및 버퍼 인에이블부(40)를 구비한다. 상기 클럭버퍼부(10)는 클럭신호(CK) 및 반전클럭신호(/CK)를 입력하여 DLL 클럭신호(DLL)를 발생하며, PMOS 트랜지스터(P1 - P4) 및 NMOS 트랜지스터(N1 - N4)를 구비한다. 상기 듀티 사이클 보정부(20)는 상기 클럭 버퍼부(10)에서 출력되는 DLL 클럭신호(DLL)의 듀티사이클을 보정하기 위한 것으로, 전달 게이트(SW1 - SW4), 인버터(IV1, IV2) 및 NMOS 트랜지스터(N5 - N8)를 구비한다. 상기 드라이버부(30)는 상기 클럭 버퍼부(10)에서 발생된 DLL 클럭신호(DLL)를 전원전압(VDD) 또는 접지전압(Vss) 레벨로 변환하기 위한 것으로, 인버터(IV3)를 구비한다. 상기 버퍼 인에이블부(40)는 상기 클럭 버퍼부(10)의 동작을 인에이블시켜 주기 위한 것으로서, PMOS 트랜지스터(P5, P6) 및 NMOS 트랜지스터(N9)를 구비한다.
버퍼 인에이블신호(BUFEN)에 의해 버퍼 인에이블부(40)의 상기 NMOS 트랜지스터(N9)가 온되면, 상기 클럭 버퍼부(10)는 서로 반대위상을 갖는 입력 클럭신호(CK, /CK)를 입력하여 하이레벨 또는 로우레벨의 DLL 클럭신호(DLL)를 발생한다. 듀티 사이클 보정 인에이블 신호(DCCEN)가 인에이블되면, 듀티사이클 보정부(20)가 DLL 클럭신호(DLL)의 듀티사이클을 보정한다. 따라서, 상기 드라이버부(30)는 상기 클럭 버퍼부(10)의 출력신호(DLL)를 전원전압 또는 접지전압 레벨로 변환하여, 듀티사이클이 보상된 DLL 클럭신호(DLLCLK)를 발생한다.
그러나, 듀티사이클 보정 인에이블 신호(DCCEN)의 인에이블 시에 전달 게이트(SW1)를 통해 역방향 기준전압(RVREF)이 전달되는 노드(a)와 듀티사이클 보정 인에이블신호(DCCEN)의 디스에이블시 전달 게이트(SW2)를 통해 기준전압(VREF)이 전 달되는 노드(a)가 분리되지 않고 NMOS 트랜지스터(N5)에 공통 연결되어 있다. 그러므로, 인에이블시에는 전달 게이트(SW2)의 오프상태에서의 누설전류에 의해, 전달 게이트(SW1)를 통해 노드(a)에 전달되는 역방향 기준전압(RVREF)이 디스에이블시에 전달 게이트(SW2)를 통해 전달된 기준전압(VREF)에 영향을 받게 된다. 또한, 디스에이블시에는 전달 게이트(SW2)를 통해 노드(a)로 전달되는 기준전압(VREF)이 인에이블시에 전달 게이트(SW1)를 통해 전달된 역방향 기준전압(RVREF)에 영향을 받게 된다.
또한, 노드(b)에서도 인에이블시에는 전달 게이트(SW3)를 통해 순방향 기준전압(FVREF)이 듀티사이클 보정 인에이블신호(DCCEN)의 디스에이블시에 전달 게이트(SW4)를 통해 전달된 기준전압(VREF)에 영향을 받게 되고, 디스에이블시에는 전달 게이트(SW4)를 통해 노드(a)로 전달되는 기준전압(VREF)이 인에이블시에 전달 게이트(SW3)를 통해 전달된 순방향 기준전압(FVREF)에 영향을 받게 된다.
따라서, 전달 게이트(SW1 - SW4)의 누설전류에 의해 노드(a) 및 노드(b)의 전위가 순반향 기준전압(FVREF) 또는 역방향 기준전압(RVREF)보다 높아지거나 또는 낮아지게 되고, 이에 따라 DLL 클럭신호의 듀티 사이클을 정확하게 보정하기 어려운 문제가 있었다.
본 발명은 상기한 바와같은 종래기술의 문제점을 해결하기 위한 것으로서, 듀티사이클 보정시 제공되는 신호패스와 듀티사이클 보정 오프시에 제공되는 신호 패스를 서로 분리시켜 줌으로써 이들 신호 간에 간섭이 발생되는 것을 방지시켜 듀티사이클 보정시 정확한 듀티 사이클 보정동작이 이루어지도록 하는 DLL 클럭 버퍼회로를 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 클럭 버퍼회로는 클럭신호 및 반전클럭신호를 입력하여 DLL 클럭신호를 발생하는 클럭 버퍼부와; 듀티사이클 인에이블신호에 따라서, 상기 클럭 버퍼부에서 발생되는 DLL 클럭신호의 듀티사이클을 보정하기 위한 듀티사이클 보정부와; 상기 클럭 버퍼부에서 발생된 DLL 클럭신호를 전원전압 또는 접지전압 레벨로 변환시켜 듀티사이클이 보상된 클럭신호를 출력하는 드라이버부와; 버퍼 인에이블신호에 따라서, 상기 클럭 버퍼부의 동작을 인에이블시켜 주기 위한 버퍼 인에이블부와; 및 상기 듀티 사이클 보정부의 누설전류 패스를 차단시켜 주기 위한 전류차단부를 구비한다.
상기 듀티사이클 보정부는 듀티사이클이 50%보다 큰 경우 제1노드에 제공되는 역방향 기준전압과 제2노드에 제공되는 기준전압에 따라 듀티사이클을 보상하는 역방향 보상부; 및 듀티사이클이 50%보다 작은 경우 제3노드에 제공되는 순방향 기준전압과 제4노드에 제공되는 기준전압에 따라 듀티사이클을 보상하기 위한 순방향 보상부를 구비한다. 상기 제1노드와 제2노드 그리고 상기 제3노드 및 제4노드는 전기적으로 분리된다.
상기 역방향 보상부는 상기 듀티사이클 보정 인에이블신호 및 반전 듀티사이 클 보정 인에이블신호에 따라서 상기 제1노드로 역방향 기준전압을 전달하는 제1전달 게이트와; 상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블신호에 따라서 상기 제2노드로 기준전압을 전달하는 제2전달 게이트와; 상기 클럭 버퍼부에 드레인이 연결되고, 게이트에 제2노드가 연결되어, 상기 제2전달 게이트를 통해 기준전압이 제공되는 제1NMOS 트랜지스터; 상기 제1NMOS 트랜지스터와 병렬연결되어 게이트에 기준전압이 제공되는 제2NMOS 트랜지스터; 및 상기 제1 및 제2NMOS 트랜지스터와 병렬연결되고, 게이트에 제1노드가 연결되어, 상기 제1전달 게이트를 통한 역방향 기준전압이 제공되는 제3NMOS트랜지스터를 구비한다.
상기 순방향 보상부는 상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블신호에 따라서, 상기 제3노드로 순방향 기준전압을 전달하는 제3전달 게이트와; 상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블신호에 따라서, 상기 제4노드로 기준전압을 전달하는 제4전달 게이트; 상기 클럭 버퍼부에 드레인이 연결되고, 게이트에 제4노드가 연결되어 상기 기준전압이 제공되는 제4NMOS 트랜지스터와; 상기 제4NMOS 트랜지스터와 병렬연결되어 게이트에 기준전압이 제공되는 제5NMOS 트랜지스터; 및 상기 제4 및 제5NMOS 트랜지스터와 병렬연결되고, 게이트에 제3노드가 연결되어 상기 순방향 기준전압이 제공되는 제6NMOS트랜지스터를 구비한다.
상기 전류 차단부는 상기 듀티 사이클 보정부의 역방향 보정부에서 제1노드에 제공되는 상기 역방향 기준전압과 상기 제2노드에 제공되는 상기 기준전압간의 전류패스를 차단시켜 주는 역방향 전류차단부; 및 상기 순방향 보정부에서 제3노드 에 제공되는 상기 순방향 기준전압과 상기 제4노드에 제공되는 기준전압간의 전류패스를 차단하기 위한 순방향 전류차단부를 구비한다.
상기 역방향 전류차단부는 드레인이 상기 제1노드에 연결되고, 소오스가 접지되며, 게이트에 상기 반전 듀티사이클 보정 인에이블신호가 제공되는 제7NMOS 트랜지스터; 및 드레인이 상기 제2노드에 연결되고, 소오스가 접지되며, 상기 듀티사이클 보정 인에이블신호가 게이트에 제공되는 제8NMOS 트랜지스터를 구비한다.
상기 순방향 전류차단부는 드레인이 상기 제3노드에 연결되고, 소오스가 접지되며, 게이트에 상기 반전 듀티사이클 보정 인에이블신호가 제공되는 제9NMOS 트랜지스터; 및 드레인이 상기 제4노드에 연결되고, 소오스가 접지되며, 상기 듀티사이클 보정 인에이블신호가 게이트에 제공되는 제10NMOS 트랜지스터를 구비한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명의 실시예에 따른 DLL 클럭 버퍼회로의 회로도를 도시한 것이다.
도 2를 참조하면, DLL 클럭 버퍼회로는 반대위상을 갖는 클럭신호(CK, /CK)를 입력하여 DLL 클럭신호(DLL)를 발생하는 클럭 버퍼부(10)와, 상기 클럭 버퍼부(10)에서 발생되는 DLL 클럭신호(DLL)의 듀티사이클을 보정하기 위한 듀티사이클 보정부(20)를 구비한다. 상기 DLL 클럭 버퍼부(10)는 제1 내지 제4PMOS 트랜지스터 (P1 - P4) 및 제1 내지 제4NMOS 트랜지스터(N1 - N4)를 구비한다. 상기 듀티사이클 보정부(20)는 듀티 사이클이 50%보다 큰 경우 이를 보정하기 위한 역방향 보정부(21)와, 듀티 사이클이 50% 보다 작은 이를 보정하기 위한 순방향 보정부(25)를 구비한다.
상기 역방향 보정부(21)는 듀티사이클 보정 인에이블신호(DCCEN) 및 제1인버터(IV1)를 통한 반전 듀티사이클 보정 인에이블신호(/DCCEN)에 의해 역방향 기준전압(RVREF)을 제1노드(a1)로 전달하는 제1전달 게이트(SW1)와, 듀티사이클 보정 인에이블신호(DCCEN) 및 제1인버터(IV1)를 통한 반전 듀티사이클 보정 인에이블신호(/DCCEN)에 의해 기준전압(VREF)을 제2노드(a2)로 전달하는 제2전달 게이트(SW2)를 구비한다. 상기 역방향 보정부(21)는 상기 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 상기 제2노드(a2)가 연결되어 상기 제2전달 게이트(SW2)를 통해 기준전압(VREF)이 제공되는 제5NMOS 트랜지스터(N5)와, 상기 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 기준전압(VREF)이 제공되는 제6NMOS 트랜지스터(N6)와, 상기 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 제1노드(a1)가 연결되어 상기 제1전달 게이트(SW1)를 통한 역방향 기준전압(RVFRE)가 제공되는 제10NMOS트랜지스터(N10)를 더 구비한다.
상기 순방향 보정부(25)는 듀티사이클 보정 인에이블신호(DCCEN) 및 제2인버터(IV2)를 통한 반전 듀티사이클 보정 인에이블신호(/DCCEN)에 의해 순방향 기준전압(FVREF)를 제3노드(b1)로 전달하는 제3전달 게이트(SW3)와, 듀티사이클 보정 인에이블신호(DCCEN) 및 제2인버터(IV2)를 통한 반전 듀티사이클 보정 인에이블신호 (/DCCEN)에 의해 기준전압(VREF)를 제4노드(b2)로 전달하는 제4전달 게이트(SW4)를 구비한다. 상기 순방향 보정부(25)는 상기 DLL 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 기준전압(VREF)이 제공되는 제7 NMOS 트랜지스터(N7)와, 상기 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 제4노드가 연결되어 상기 제4전달 게이트(SW4)를 통해 기준전압(VREF)이 제공되는 제8 NMOS 트랜지스터(N8)와, 상기 클럭 버퍼부(10)에 드레인이 연결되고 게이트에 제3노드가 연결되어 제3전달 게이트(SW3)를 통한 순방향 기준전압(VREF)이 제공되는 제11NMOS 트랜지스터(N11)를 더 구비한다.
또한, DLL 클럭 버퍼회로는 상기 클럭 버퍼부(10)에서 발생된 DLL 클럭신호(DLL)를 전원전압(VDD) 또는 접지전압(Vss) 레벨로 변환시켜 듀티사이클이 보상된 클럭신호(DLLCLK)를 출력하는 드라이버부(30)와, 버퍼 인에이블신호(BUFEN)에 의해 상기 클럭 버퍼부(10)의 동작을 인에이블시켜 주기 위한 버퍼 인에이블부(40)와, 상기 듀티 사이블 보정부(20)의 누설전류 패스를 차단시켜 주기 위한 전류차단부(50)를 더 구비한다.
상기 드라이버부(30)는 인버터(IV3)를 구비한다. 상기 버퍼 인에이블부(40)는 상기 클럭 버퍼부(10)의 제1PMOS 트랜지스터(P1)와 병렬연결되어 게이트에 버퍼 인에이블신호(BUFEN)가 제공되는 제5PMOS 트랜지스터(P5)와, 상기 클럭 버퍼부(10)의 제4PMOS 트랜지스터(P4)와 병렬연결되어 게이트에 버퍼 인에이블신호(BUFEN)가 제공되는 제6PMOS 트랜지스터(P6)와, 상기 듀티 사이클 보정부(20)의 NMOS 트랜지스터(N5, N6, N6, N8)의 소오스에 드레인이 연결되고 소오스가 접지되며 게이트에 상기 버퍼 인에이블신호(BUFEN)가 제공되는 제9NMOS 트랜지스터(N9)를 구비한다.
상기 전류 차단부(50)는 상기 듀티 사이클 보정부(20)의 역방향 보정부(21)에서의 역방향 기준전압(RVREF)과 기준전압(VREF)간의 전류패스를 차단하는 역방향 전류차단부(51)와, 상기 순방향 보정부(25)에서의 순방향 기준전압(FVREF)와 기준전압(VREF)간의 전류패스를 차단하기 위한 순방향 전류차단부(55)를 구비한다.
상기 역방향 전류차단부(51)는 드레인이 상기 제10NMOS 트랜지스터(N10)의 게이트에 연결되고 소오스가 접지되며 게이트에 반전 듀티사이클 보정 인에이블신호(/DCCEN)가 제공되는 제12NMOS 트랜지스터(N12)와, 드레인이 상기 제5NMOS 트랜지스터(N5)의 게이트에 연결되고 소오스가 접지되며 상기 듀티사이클 보정 인에이블신호(DCCEN)가 게이트에 제공되는 제13NMOS 트랜지스터(N13)를 구비한다.
상기 순방향 전류차단부(55)는 드레인이 상기 제11NMOS 트랜지스터(N11)의 게이트에 연결되고 소오스가 접지되며 게이트에 반전 듀티사이클 보정 인에이블신호(/DCCEN)가 제공되는 제14NMOS 트랜지스터(N14)와, 드레인이 상기 제8NMOS 트랜지스터(N8)의 게이트에 연결되고 소오스가 접지되며 상기 듀티사이클 보정 인에이블신호(DCCEN)가 게이트에 제공되는 제15NMOS 트랜지스터(N15)를 구비한다.
상기한 바와 같은 구성을 갖는 본 발명의 DLL 클럭버퍼회로의 동작을 설명하면 다음과 같다.
상기 버퍼 인에이블부(40)에 버퍼 인에이블신호(BUFEN)가 제공되면, 상기 PMOS 트랜지스터(P5, P6)는 오프되고 상기 NMOS 트랜지스터(N9)가 온되어 상기 클 럭 버퍼부(10)가 인에이블된다. 상기 클럭 버퍼부(10)는 서로 반대위상을 갖는 입력 클럭신호(CK, /CK)를 입력하여 하이레벨 또는 로우레벨의 DLL 클럭신호(DLL)를 발생한다.
이때, 상기 클럭 버퍼부(10)에서 출력되는 DLL 클럭신호(DLL)의 듀티사이클이 50%가 아닌 경우에는, 듀티 사이클 보정 인에이블신호(DCCEN)가 인에이블된다. 듀티사이클 보정부(20)가 인에이블되면 DLL 클럭신호(DLL)의 듀티사이클을 보정하는데, 우선, 듀티 사이클이 50% 보다 큰 경우 경우에는 역방향 보정부(21)에 의해 DLL 클럭신호(DLL)의 듀티사이클이 보정된다. 상기 듀티 사이클 보정 인에이블신호(DCCEN)과 반전 듀티 사이클 보정 인에이블신호(/DCCEN)에 의해 제1전달 게이트(SW1)가 턴-온되고, 제2전달 게이트(SW2)는 턴-오프된다. 따라서, 상기 제1전달 게이트(SW1)를 통해 제10NMOS 트랜지스터(N10)의 게이트에 제공되는 역방향 기준전압(RVREF)과 제6NMOS 트랜지스터(N6)의 게이트에 제공되는 기준전압(VREF)간의 전압차에 따라 상기 DLL 클럭신호(DLL)의 듀티사이클이 보정된다.
역방향 듀티 사이클 보정시, 전류 차단부(50)의 역방향 전류 차단부(51)에서는 제12NMOS 트랜지스터(N12)의 게이트에 로우레벨의 반전 듀티사이클 인에이블신호(/DCCEN)가 제공되어 오프되므로, 노드(a1)에는 제1전달 게이트(SW1)를 통한 역방향 기준전압(RVREF)가 제공된다. 또한, 제13NMOS 트랜지스터(N13)는 게이트에 하이레벨의 듀티 사이클 인에이블신호(DCCEN)가 제공되어 턴-온되고, 노드(a2)의 전위는 접지레벨로 된다. 이와 같이 역방향 듀티 사이클 보정시, 상기 노드(a1, a2)가 분리되어 각각의 NMOS 트랜지스터(N10, N6)의 게이트에 연결되므로, 전달 게이 트(SW2)를 통한 기준전압(VREF)이 전달게이트(SW1)를 통해 노드(a1)로 제공되는 역방향 기준전압(RVREF)에 미치는 영향은 배제된다.
한편, DLL 클럭신호(DLL)의 듀티 사이클이 50% 보다 작은 경우에는 순방향 보정부(25)에 의해 DLL 클럭신호(DLL)의 듀티사이클이 보정된다. 상기 듀티 사이클 보정 인에이블신호(DCCEN)과 반전 듀티 사이클 보정 인에이블신호(/DCCEN)에 의해 제3전달 게이트(SW3)가 턴-온되고, 제4전달 게이트(SW4)는 턴-오프된다. 따라서, 상기 제3전달 게이트(SW3)를 통해 제11NMOS 트랜지스터(N11)의 게이트에 제공되는 순역방향 기준전압(FVREF)과 제7NMOS 트랜지스터(N7)의 게이트에 제공되는 기준전압(VREF)간의 전압차에 따라 상기 DLL 클럭신호(DLL)의 듀티사이클이 보정된다.
순방향 듀티 사이클 보정시, 전류 차단부(50)의 순방향 전류 차단부(51)에서는 제14NMOS 트랜지스터(N14)의 게이트에 로우레벨의 반전 듀티사이클 인에이블신호(/DCCEN)가 제공되어 오프되므로, 제3노드(b1)에는 제3전달 게이트(SW3)를 통한 순방향 기준전압(FVREF)가 제공된다. 또한, 제15NMOS 트랜지스터(N15)는 게이트에 하이레벨의 듀티 사이클 인에이블신호(DCCEN)가 제공되어 턴-온되고, 제4노드(b2)의 전위는 접지레벨로 된다. 이와 같이 순방향 듀티 사이클 보정시, 상기 노드(b1, b2)가 분리되어 각각의 NMOS 트랜지스터(N11, N7)의 게이트에 연결되므로, 전달 게이트(SW4)를 통한 기준전압(VREF)이 전달게이트(SW3)를 통해 노드(b1)로 제공되는 순방향 기준전압(FVREF)에 미치는 영향은 배제된다.
상기 듀티 사이클 보정부(20)의 역방향 보정부(21) 또는 순방향 보정부(25) 에 의해 듀티 사이클이 보정된 DLL 클럭신호(DLL)는 상기 드라이버부(30)로 제공된다. 상기 드라이버부(30)는 인버터(IV3)를 통해 상기 DLL 클럭신호(DLL)를 전원전압 또는 접지전압 레벨로 변환하여, 듀티사이클이 보상된 DLL 클럭신호(DLLCLK)를 발생한다.
한편, 클럭 버퍼부(10)에서 발생되는 DLL 클럭신호(DLL)의 듀티사이클이 50%인 경우에는 듀티사이클 보정 인에이블(DCCEN)가 디스에이블된다. 따라서, 듀티 사이클 보정부(20)의 역방향 보정부(21)의 제1전달 게이트(SW1)는 턴-오프되고, 제2전달 게이트(SW2)가 턴-온되어 제5NMOS 트랜지스터(N5)의 게이트에 기준전압(VREF)가 제공된다. 또한, 순방향 보정부(25)의 제3전달 게이트(SW3)가 턴-오프되고, 제4전달 게이트(SW4)가 턴-온되어 제8NMOS 트랜지스터(N8)의 게이트에 기준전압(VREF)이 제공된다. 그러므로, 역방향 보정부(21) 및 순방향 보정부(25)에서 각 NMOS 트랜지스터(N5, N6) 및 (N7, N8)의 게이트에 모두 기준전압(VREF)이 제공되어 듀티 사이클의 보정동작은 이루어지지 않는다.
이때, 전류 차단부(50)의 역방향 전류 차단부(51)에서는 제12NMOS 트랜지스터(N12)의 게이트에 하이레벨의 반전 듀티사이클 인에이블신호(/DCCEN)가 제공되어 온되고, 제13NMOS 트랜지스터(N13)는 게이트에는 로우레벨의 듀티 사이클 인에이블신호(DCCEN)가 제공되어 턴-오프된다. 따라서, 노드(a1)의 전위는 접지레벨로 되고, 노드(a2)에는 전달 게이트(SW2)를 통한 기준전압(VREF)가 제공된다. 듀티사이클 보정 인에이블신호(DCCEN)의 디스에이블시에 상기 노드(a1, a2)가 분리되어 각 각의 NMOS 트랜지스터(N10, N6)의 게이트에 연결되므로, 전달 게이트(SW1)를 통한 역방향 기준전압(RVREF)이 전달게이트(SW2)를 통해 노드(a2)로 제공되는 기준전압(VREF)에 미치는 영향은 배제된다.
또한, 전류 차단부(50)의 순방향 전류 차단부(51)에서도 제14NMOS 트랜지스터(N14)의 게이트에 하이레벨의 반전 듀티사이클 인에이블신호(/DCCEN)가 제공되어 온되고, 제15NMOS 트랜지스터(N15)는 게이트에는 로우레벨의 듀티 사이클 인에이블신호(DCCEN)가 제공되어 턴-오프된다. 따라서, 노드(b1)의 전위는 접지레벨로 되고, 노드(b2)에는 전달 게이트(SW4)를 통한 기준전압(VREF)가 제공된다. 듀티사이클 보정 인에이블신호(DCCEN)의 디스에이블시에 상기 노드(b1, b2)가 분리되어 각각의 NMOS 트랜지스터(N11, N7)의 게이트에 연결되므로, 전달 게이트(SW3)를 통한 순방향 기준전압(FVREF)이 전달게이트(SW4)를 통해 노드(b2)로 제공되는 기준전압(VREF)에 미치는 영향은 배제된다.
듀티사이블 보정부(20)에서 NMOS 트랜지스터(N5, N10) 및 (N7, N11)를 병렬로 구성하여, 듀티사이블 인에이블시 제공되는 역방향 기준전압(RVREF) 또는 순방향 기준전압(FVREF)이 제공되는 패스와 듀티사이클 디스에이블시 기준전압(VREF)이 제공되는 패스를 분리시켜 줌으로써, 노드(a1, a2) 또는 노드(b1, b2)에서의 신호간섭을 배제시켜 준다.
상기한 바와 같은 본 발명의 실시예에 따른 DLL 클럭 버퍼회로에서는, 듀티 사이클 보정시 제공되는 신호패스와 듀티사이클 보정 오프시에 제공되는 신호패스를 서로 분리시켜 줌으로써 이들 신호 간에 간섭이 발생되는 것을 방지시켜 듀티사이클 보정시 정확한 듀티 사이클 보정동작이 이루어지도록 할 수 있는 이점이 있다.

Claims (7)

  1. 클럭신호 및 반전클럭신호를 입력하여 DLL 클럭신호를 발생하는 클럭 버퍼부와;
    듀티사이클 인에이블신호에 따라서, 상기 클럭 버퍼부에서 발생되는 DLL 클럭신호의 듀티사이클을 보정하기 위한 듀티사이클 보정부와;
    상기 클럭 버퍼부에서 발생된 DLL 클럭신호를 전원전압 또는 접지전압 레벨로 변환시켜 듀티사이클이 보상된 클럭신호를 출력하는 드라이버부와;
    버퍼 인에이블신호에 따라서, 상기 클럭 버퍼부의 동작을 인에이블시켜 주기 위한 버퍼 인에이블부; 및
    상기 듀티 사이클 보정부의 누설전류 패스를 차단시켜 주기 위한 전류차단부를 구비하는 클럭버퍼회로.
  2. 제1항에 있어서, 상기 듀티사이클 보정부는
    듀티사이클이 50%보다 큰 경우 제1노드에 제공되는 역방향 기준전압과 제2노드에 제공되는 기준전압에 따라 듀티사이클을 보상하는 역방향 보상부; 및
    듀티사이클이 50%보다 작은 경우 제3노드에 제공되는 순방향 기준전압과 제4노드에 제공되는 기준전압에 따라 듀티사이클을 보상하기 위한 순방향 보상부를 구비하며,
    상기 제1노드와 제2노드는 전기적으로 분리되고, 상기 제3노드 및 제4노드는 전기적으로 분리되는 것을 특징으로 하는 클럭버퍼회로.
  3. 제2항에 있어서, 상기 역방향 보상부는
    상기 듀티사이클 보정 인에이블신호 및 반전 듀티사이클 보정 인에이블신호에 따라서 상기 제1노드로 역방향 기준전압을 전달하는 제1전달 게이트와;
    상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블신호에 따라서 상기 제2노드로 기준전압을 전달하는 제2전달 게이트와;
    상기 클럭 버퍼부에 드레인이 연결되고, 게이트에 제2노드가 연결되어, 상기 제2전달 게이트를 통해 기준전압이 제공되는 제1NMOS 트랜지스터와;
    상기 제1NMOS 트랜지스터와 병렬연결되어 게이트에 기준전압이 제공되는 제2NMOS 트랜지스터; 및
    상기 제1 및 제2NMOS 트랜지스터와 병렬연결되고, 게이트에 제1노드가 연결되어, 상기 제1전달 게이트를 통한 역방향 기준전압이 제공되는 제3NMOS트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼회로.
  4. 제3항에 있어서, 상기 순방향 보상부는
    상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블 신호에 따라서, 상기 제3노드로 순방향 기준전압을 전달하는 제3전달 게이트와;
    상기 듀티사이클 보정 인에이블신호 및 상기 반전 듀티사이클 보정 인에이블신호에 따라서, 상기 제4노드로 기준전압을 전달하는 제4전달 게이트와;
    상기 클럭 버퍼부에 드레인이 연결되고, 게이트에 제4노드가 연결되어 상기 기준전압이 제공되는 제4NMOS 트랜지스터와;
    상기 제4NMOS 트랜지스터와 병렬연결되어 게이트에 기준전압이 제공되는 제5NMOS 트랜지스터; 및
    상기 제4 및 제5NMOS 트랜지스터와 병렬연결되고, 게이트에 제3노드가 연결되어 상기 순방향 기준전압이 제공되는 제6NMOS트랜지스터를 구비하는 것을 특징으로 하는 클럭버퍼회로.
  5. 제4항에 있어서, 상기 전류 차단부는
    상기 듀티 사이클 보정부의 역방향 보정부에서 제1노드에 제공되는 상기 역방향 기준전압과 상기 제2노드에 제공되는 상기 기준전압간의 전류패스를 차단시켜 주는 역방향 전류차단부; 및
    상기 순방향 보정부에서 제3노드에 제공되는 상기 순방향 기준전압과 상기 제4노드에 제공되는 기준전압간의 전류패스를 차단하기 위한 순방향 전류차단부를 구비하는 것을 특징으로 하는 클럭 버퍼회로.
  6. 제5항에 있어서, 상기 역방향 전류차단부는
    드레인이 상기 제1노드에 연결되고, 소오스가 접지되며, 게이트에 상기 반전 듀티사이클 보정 인에이블신호가 제공되는 제7NMOS 트랜지스터; 및
    드레인이 상기 제2노드에 연결되고, 소오스가 접지되며, 상기 듀티사이클 보정 인에이블신호가 게이트에 제공되는 제8NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼회로.
  7. 제6항에 있어서, 상기 순방향 전류차단부는
    드레인이 상기 제3노드에 연결되고, 소오스가 접지되며, 게이트에 상기 반전 듀티사이클 보정 인에이블신호가 제공되는 제9NMOS 트랜지스터; 및
    드레인이 상기 제4노드에 연결되고, 소오스가 접지되며, 상기 듀티사이클 보정 인에이블신호가 게이트에 제공되는 제10NMOS 트랜지스터를 구비하는 것을 특징으로 하는 클럭 버퍼회로.
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