KR20070069142A - 전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지 - Google Patents

전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지 Download PDF

Info

Publication number
KR20070069142A
KR20070069142A KR1020077005144A KR20077005144A KR20070069142A KR 20070069142 A KR20070069142 A KR 20070069142A KR 1020077005144 A KR1020077005144 A KR 1020077005144A KR 20077005144 A KR20077005144 A KR 20077005144A KR 20070069142 A KR20070069142 A KR 20070069142A
Authority
KR
South Korea
Prior art keywords
circuit board
electronic components
mounting
electronic component
secondary battery
Prior art date
Application number
KR1020077005144A
Other languages
English (en)
Other versions
KR100847501B1 (ko
Inventor
세이이치 모리시타
히데키 야마다
Original Assignee
가부시키가이샤 리코
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 리코 filed Critical 가부시키가이샤 리코
Publication of KR20070069142A publication Critical patent/KR20070069142A/ko
Application granted granted Critical
Publication of KR100847501B1 publication Critical patent/KR100847501B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/563—Encapsulation of active face of flip-chip device, e.g. underfilling or underencapsulation of flip-chip, encapsulation preform on chip or mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M50/00—Constructional details or processes of manufacture of the non-active parts of electrochemical cells other than fuel cells, e.g. hybrid cells
    • H01M50/20—Mountings; Secondary casings or frames; Racks, modules or packs; Suspension devices; Shock absorbers; Transport or carrying devices; Holders
    • H01M50/202—Casings or frames around the primary casing of a single cell or a single battery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M50/00—Constructional details or processes of manufacture of the non-active parts of electrochemical cells other than fuel cells, e.g. hybrid cells
    • H01M50/20—Mountings; Secondary casings or frames; Racks, modules or packs; Suspension devices; Shock absorbers; Transport or carrying devices; Holders
    • H01M50/284—Mountings; Secondary casings or frames; Racks, modules or packs; Suspension devices; Shock absorbers; Transport or carrying devices; Holders with incorporated circuit boards, e.g. printed circuit boards [PCB]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M50/00—Constructional details or processes of manufacture of the non-active parts of electrochemical cells other than fuel cells, e.g. hybrid cells
    • H01M50/20—Mountings; Secondary casings or frames; Racks, modules or packs; Suspension devices; Shock absorbers; Transport or carrying devices; Holders
    • H01M50/296—Mountings; Secondary casings or frames; Racks, modules or packs; Suspension devices; Shock absorbers; Transport or carrying devices; Holders characterised by terminals of battery packs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01M—PROCESSES OR MEANS, e.g. BATTERIES, FOR THE DIRECT CONVERSION OF CHEMICAL ENERGY INTO ELECTRICAL ENERGY
    • H01M50/00—Constructional details or processes of manufacture of the non-active parts of electrochemical cells other than fuel cells, e.g. hybrid cells
    • H01M50/50—Current conducting connections for cells or batteries
    • H01M50/572—Means for preventing undesired use or discharge
    • H01M50/574—Devices or arrangements for the interruption of current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83102—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus using surface energy, e.g. capillary forces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19043—Component type being a resistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E60/00—Enabling technologies; Technologies with a potential or indirect contribution to GHG emissions mitigation
    • Y02E60/10—Energy storage using batteries
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making
    • Y10T29/49117—Conductor or circuit manufacturing
    • Y10T29/49124—On flat or curved insulated base, e.g., printed circuit, etc.
    • Y10T29/4913—Assembling to base an electrical component, e.g., capacitor, etc.
    • Y10T29/49146—Assembling to base an electrical component, e.g., capacitor, etc. with encapsulating, e.g., potting, etc.

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Battery Mounting, Suspending (AREA)
  • Non-Metallic Protective Coatings For Printed Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)

Abstract

밀봉 수지에 의해 피복되어 있는 전자 부품을 실장하기 위해 실장 영역이 구비되어 있는 회로 기판 상에 실장된 복수 개의 전자 부품을 포함하는 소자를 제조하기 위한 방법이 개시되어 있다. 이 방법은 소량의 기포가 전자 부품 근처의 밀봉 수지로 유입하는 것을 방지한다. 이 방법은 밀봉 수지를 도포하기 이전에, 복수 개의 노즐을 이용하여 언더필 수지를 2개 이상 전자 부품 근처에 동시에 도포하는 단계와, 전자 부품 둘레에 테이퍼형 구조를 형성하기 위해 언더필 수지를 경화시키는 단계를 포함한다.

Description

전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차 전지의 보호 회로 모듈, 및 전지 패키지{DEVICE WITH MOUNTED ELECTRONIC PARTS, METHOD OF PRODUCING THE SAME, PROTECTION CIRCUIT MODULE OF SECONDARY BATTERY, AND BATTERY PACKAGE}
본 발명은 밀봉 수지에 의해 피복되어 있는 전자 부품을 실장하기 위해 실장 영역이 구비되어 있는 회로 기판 상에 실장된 복수 개의 전자 부품을 포함하는 소자와, 이 소자를 제조하는 방법과, 2차 전지의 보호 회로 모듈과, 그리고 보호 회로 모듈을 사용하는 전지 패키지에 관한 것이다.
여기서, 전자 부품은 서미스터 요소(PTC 요소 등), 저항기 혹은 콘덴서일 수 있다.
반복적으로 재충전이 가능한 2차 전지는 각종 휴대용 정보 처리 장치의 전지로서 빈번하게 사용된다. 2차 전지를 사용할 때, 성능 저하를 방지하는 것과, 2차 전지의 크기와 비용을 줄이는 것과, 그리고 2차 전지로 하여금 장기간 동안 전력을 공급할 수 있도록 하는 것은 중요하다. 관련 기술 분야, 예컨대 리튬 이온 전지 혹은 전지 패키지의 분야에서, 전기 단락, 잘못된 충전(큰 전압 혹은 역 전압) 및 그 밖으로 다른 이유로 인한 과전류에 의해 초래되는 과열에 의해 전지의 질이 저 하되는 것을 방지하기 위한 보호 회로를 포함하는 보호 회로 모듈이 설치된다.
예컨대, 일본 특허 출원 공개번호 제2001-61232호(이하 "참고문헌 1"이라고 칭함)에는 MOS 트랜지스터로 구성되는 전류 제어 트랜지스터가 충전기 혹은 그것에 연결된 부하와 함께 2차 전지와 외부 연결 단자 사이에서 직렬로 연결되어 있는 보호 회로가 개시되어 있다. 비정상적인 충전이 일어날 때, 충전 프로세스를 제어하기 위한 전류 제어 트랜지스터는 꺼지고 충전이 정지되며, 비정상적인 방전이 일어날 때, 방전 프로세스를 제어하기 위한 전류 제어 트랜지스터는 꺼지고 방전이 정지된다.
도 11은 종래 기술에 따른 2차 전지의 보호 회로의 일례를 나타내는 회로도이다.
도 11에 도시된 바와 같이, 2차 전지(48)는 전지측의 외부 단자(44a, 44b)들 사이에 연결되어 있으며, 외부 장치(50)는 부하측 외부 단자(46a, 46b)들 사이에 연결되어 있고, 전지측 외부 단자(44a)와 부하측 외부 단자(46a)는 양의 충전-방전 회로(52a)를 통해 연결되어 있으며, 그리고 전지측 외부 단자(44b)와 부하측 외부 단자(46b)는 음의 충전-방전 회로(52b)를 통해 연결되어 있다. 전류 제어 트랜지스터(54)와 전류 제어 트랜지스터(56)는 직렬로 충전-방전 회로(52b)에 연결되어 있다. 상기 전류 제어 트랜지스터(54)와 전류 제어 트랜지스터(56)는 전계 효과 트랜지스터이다.
보호 IC(집적 회로) 칩(58)은 충전-방전 회로(52a)와 충전-방전 회로(52b) 사이에 연결되어 있으며, 보호 IC 칩(58)의 전압 단자(58a)는 저항(60)을 통해 충 전-방전 회로(52a)에 연결되어 있고, 접지 단자(58b)는 전지측 외부 단자(44b)와 전류 제어 트랜지스터(54) 사이에서 충전-방전 회로(52b)에 연결되어 있으며, 충전 음전압 입력 단자(58c)는 저항(62)을 통해 전지측 외부 단자(46b)와 전류 제어 트랜지스터(56) 사이에서 충전-방전 회로(52b)에 연결되어 있다. 콘덴서(64)는 전압 단자(58a)와 접지 단자(58b) 사이에 연결되어 있다. 과충전 검출 출력 단자(58d)는 전류 제어 트랜지스터(54)의 게이트에 연결되며, 과방전 검출 출력 단자(58e)는 전류 제어 트랜지스터(56)의 게이트에 연결된다. PTC 요소(66)는 전지측 외부 단자(44b)와 2차 전지(48)에 연결되어 있다.
전술한 보호 회로를 구비하는 종래 기술의 보호 회로 모듈에 있어서, 패키지형 모듈은 전류 제어 트랜지스터(54), 전류 제어 트랜지스터(56) 및 반도체 부품들로 이루어진 보호 IC 칩(58)용으로 사용되며, 이러한 패키지형 모듈들은 회로 기판 상에 실장된다.
그러나 패키지형 모듈은 본딩 와이어에 의해 반도체 칩과 리드선에 연결되어 있기 때문에 패키지형 모듈은 고가로 된다. 추가적으로, 전류 제어 트랜지스터(54, 56)에 있어서, 반도체 칩은 본딩 와이어에 의해 리드선을 통해 회로 기판에 전기적으로 연결되어 있기 때문에 ON 상태에서 저항을 줄이기가 곤란해진다.
이러한 기술 분야에서 베어(bare) 칩이 회로 기판 상에 실장되고 칩 전극들이 본딩 와이어를 통해 회로 기판에 전기적으로 연결되는 COB(Chip On Board) 기술이 널리 공지되어 있다. 예컨대, 일본 특허 출원 공개번호 제2002-141506호(이하 "참고문헌 2"라고 칭함)와 제2002-314029(이하 "참고문헌 3"이라고 칭함)에는 이러 한 기술이 개시되어 있다. 구체적으로 참조문헌 2의 제2면, 제4면, 도 2 및 도 3과, 참조문헌 3의 제2면, 제3면, 도 14 및 도 15를 참조하기 바란다.
그러나, 본딩 와이어용으로 고가의 금속 재료가 사용되기 때문에 비용을 낮추기가 곤란하다. 추가적으로, 전류 제어 트랜지스터에 있어서, 반도체 칩은 본딩 와이어를 통해 회로 기판에 전기적으로 연결되어 있기 때문에 ON 상태에서 저항을 줄이기가 곤란해진다.
이러한 기술 분야에서, 평면 내에 배열된 복수 개의 외부 연결 단자를 구비하는 베어 칩이 페이스 다운(face-down)된 상태로 회로 기판 상에 실장되는 플립칩 마운팅(Flip Chip Mounting) 기술이 널리 공지되어 있다. 예컨대, 일본 특허 출원 공개번호 제10-112481호(이하 "참고문헌 4"라고 칭함)에 이러한 기술이 개시되어 있다.
또한, 반도체 부품들로 이루어진 전류 제어 트랜지스터와 보호 IC 칩을 뒤집은 상태로 회로 기판 상에 실장함으로써 보호 회로 모듈을 얻을 수 있다. 예컨대, 일본 특허 출원 공개번호 제2000-307052호(이하 "참고문헌 5"라고 칭함)에 이러한 기술이 개시되어 있다.
회로 기판 상에 뒤집은 상태로 반도체 부품들을 실장함으로써, 비용은 와이어 본딩 기술에 비해 줄어들 수 있고, 반도체 부품들을 실장하기 위한 영역은 감소할 수 있다. 더욱이, 전계 효과 트랜지스터의 ON 상태의 저항을 감소시키는 것이 가능할 수 있다.
밀봉 수지가 반도체 부품들을 피복하도록, 예컨대 참고문헌 2에 설명된 바와 같이 반도체 부품들 아래에 언더필 수지가 도포되도록 하여 페이스 다운 방식으로 실장된 반도체 부품들을 밀봉할 때, 반도체 부품의 성능 변화를 방지하고, 반도체 부품 아래 공간의 공기에 의해 야기된 공급 발생을 방지하는 것이 가능하게 된다.
참조번호 3 및 5에 설명된 바와 같이, 페이스 다운 방식으로 회로 기판 상에 장착된 반도체 부품들과 다른 전자 부품 양자를 포함하는 전자 부품들이 장착되어 있는 소자에 있어서, 반도체 부품의 실장 영역과 전자 부품의 실장 영역에 밀봉 수지가 도포될 때, 언더필 수지가 그 아래에 도포되는 반도체 부품의 실장 영역에서 언더필 수지는 반도체 부품 밖으로 돌출하여 테이퍼형으로 된다. 테이퍼형 언더필 수지로 인하여, 반도체 부품 근처에 밀봉 수지 속으로 기포가 유입되는 것을 방지하는 것이 가능할 수 있다.
그러나 반도체 부품 이외의 전자 부품의 실장 영역에서, 소량의 기포가 반도체 부품 근처의 밀봉 수지로 유입될 수 있다. 전자 부품 근처의 밀봉 수지 내의 소량의 기포는 특히 가열시 성장하며, 이로 인해 소자의 외관이 영향을 받을 수 있고, 추가적으로 기포에 의해 공극이 형성될 수 있으며, 이로 인해 전자 부품들이 실장되어 있는 소자의 신뢰성이 저하될 수 있다.
본 발명은 종래 기술의 문제점들을 해결할 수 있다.
본 발명의 양호한 실시예는 밀봉 수지에 의해 피복되어 있는 전자 부품을 실장하기 위한 실장 영역이 구비되어 있는 회로 기판 상에 실장된 복수 개의 전자 부품을 포함하는 소자를 제조하기 위한 방법을 제공할 수 있고, 전자 부품 근처의 밀봉 수지로 소량의 기포가 유입되는 것을 방지할 수 있다.
본 발명의 다른 양호한 실시예는 회로 기판 상에 실장된 복수 개의 전자 부품을 구비하는 소자와, 2차 전지의 보호 회로 모듈과, 그리고 상기 보호 회로 모듈을 사용하는 전지 패키지를 제공할 수 있다.
본 발명의 제1 태양에 따르면, 밀봉 수지에 의해 피복되어 있는 전자 부품을 실장하기 위해 실장 영역이 구비되어 있는 회로 기판 상에 실장된 복수 개의 전자 부품을 포함하는 소자를 제조하기 위한 방법이 제공되며, 상기 방법은 밀봉 수지를 도포하기 이전에,
복수 개의 노즐을 이용하여 언더필 수지를 2개 이상 전자 부품 근처에 동시에 도포하는 단계와;
2개 이상의 전자 부품 둘레에 테이퍼형 구조를 형성하기 위해 언더필 수지를 경화시키는 단계를 포함한다.
여기서, "언더필 수지(under-fill resin)"는 주성분으로 절연 물질을 함유하는 액체 수지를 의미한다.
본 발명에 따르면, 전자 부품 근처의 언더필 수지는 전자 부품과 회로 기판 사이의 공간을 채우며, 언더필 수지가 경화될 때 언더필 수지는 전자 부품 밖으로 돌출하고 테이퍼형 구조를 형성한다.
본 발명에 있어서, 언더필 수지가 도포되는 영역은 전자 부품과 회로 기판 사이의 공간과 전자 부품 근처의 영역에만 한정되는 것은 아니다. 언더필 수지는 전자 부품의 상면 상에 도포될 수 있기 때문에 언더필 수지는 전자 부품을 피복하며 전자 부품의 측면 상에 테이퍼형 구조를 형성한다.
추가적으로, 전자 부품들 사이의 영역 상에 언더필 수지를 도포하기 위해 복수 개의 노즐 중에 노즐의 일부 혹은 전부를 사용할 수 있고, 전자 부품 상에 언더필 수지를 도포하기 위해 하나의 노즐만을 사용할 수 있다.
양호하게는, 노즐은 동일한 언더필 수지 공급 장치에 연결될 수 있다.
양호하게는, 노즐은 2개 이상의 상이한 직경을 지닐 수 있다.
양호하게는, 노즐 각각은 얇은 단부를 지닌 테이퍼형 전방 단부를 구비할 수 있다.
양호하게는, 밀봉 수지에 의해 피복된 전자 부품들 각각은 상기 테이퍼형 구조 하나에 의해 에워싸일 수 있다. 그러나 본 발명은 이것에만 한정되지 않고, 예컨대 테이퍼형 구조가 그 주위에 구비되어 있지 않는 몇몇 전자 부품들이 제공될 수 있다.
본 발명의 제2 태양에 따르면, 소자가 제공되며, 이 소자는:
회로 기판과;
회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 것인 복수 개의 전자 부품과;
상기 전자 부품들 각각의 둘레의 언더필 수지 테이퍼형 구조를 포함한다.
본 발명의 제3 태양에 따르면, 2차 전지 보호 회로 모듈이 제공되며, 상기 보호 회로 모듈은:
회로 기판과;
회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 것인 복수 개의 전자 부품과;
상기 전자 부품들 각각 둘레의 언더필 수지 테이퍼형 구조와;
회로 기판의 한쪽 표면 상의 하나 이상의 전자 부품 실장 영역과;
하나 이상의 반도체 부품을 실장하기 위한 회로 기판의 한쪽 표면 상의 하나 이상의 반도체 부품 실장 영역으로, 상기 반도체 부품은 동일한 평면에 배열된 복수 개의 외부 연결 단자들을 구비하는 전자 부품인 것인 하나 이상의 반도체 부품 실장 영역과;
회로 기판의 한쪽 표면 상의 복수 개의 전지측 외부 단자와;
회로 기판의 다른 쪽 표면 상의 복수 개의 부하측 외부 단자를 포함하며;
상기 반도체 부품은 베어 칩이며, 페이스 다운 방식으로 회로 기판의 한쪽 표면 상에 실장되어 있다.
본 발명의 제4 태양에 따르면, 전지 패키지가 제공되는데, 이 전지 패키지는:
2차 전지 보호 회로 모듈과;
2차 전지와;
2차 전지 보호 회로 모듈과 2차 전지를 전기적으로 연결하는 연결 부재와;
2차 전지와 상기 연결 부재를 수용하는 하우징을 포함하며, 상기 2차 전지 보호 회로 모듈은,
회로 기판과;
회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 그러한 복수 개의 전자 부품과;
상기 전자 부품들 각각 둘레의 언더필 수지 테이퍼형 구조와;
회로 기판의 한쪽 표면 상의 하나 이상의 전자 부품 실장 영역과;
하나 이상의 반도체 부품을 실장하기 위한 회로 기판의 한쪽 표면 상의 하나 이상의 반도체 부품 실장 영역으로, 상기 반도체 부품은 동일한 평면에 배열된 복수 개의 외부 연결 단자들을 구비하는 전자 부품인 그러한 하나 이상의 반도체 부품 실장 영역과;
회로 기판의 한쪽 표면 상의 복수 개의 전지측 외부 단자와;
회로 기판의 다른 쪽 표면 상의 복수 개의 부하측 외부 단자를 포함하며;
상기 반도체 부품은 베어 칩이며, 페이스 다운 방식으로 회로 기판의 한쪽 표면 상에 실장되어 있다.
본 발명의 일 실시예에 따르면, 밀봉 수지를 도포하기 이전에 언더필 수지는 복수 개의 노즐을 이용하여 동시에 전자 부품 근처에 도포되고, 테이퍼형 구조의 존재로 인해 복수 개의 전자 부품들 둘레에 테이퍼형 구조를 형성하도록 언더필 수지가 경화되기 때문에, 밀봉 수지의 형성시 전자 부품 근처의 밀봉 수지로 기포가 유입되는 것을 방지하고, 장치의 외관에 영향을 끼치지 않으며, 기포의 성장과 가열시 공극의 발생에 의해 야기되는 장치의 신뢰성 저하를 방지할 수 있다.
또한, 언더필 수지가 복수 개의 노즐을 이용하여 동시에 전자 부품 근처에 도포되기 때문에, 언더필 수지를 도포하기 위해 소요되는 시간은 언더필 수지가 전자 부품 근처에서 순차적으로 도포되는 경우에 비해 단축된다.
추가적으로, 노즐은 동일한 언더필 수지 공급 장치에 접속될 수 있기 때문에, 언더필 수지를 분출하기 위해 사용되는 구동 장치를 하나만 이용하여 복수의 위치에서 동시에 언더필 수지를 도포할 수 있다. 따라서 복수 개의 구동 장치를 사용하는 것에 비해 제작비를 절감할 수 있다.
또한, 노즐은 두 가지 이상의 상이한 직경을 지닐 수 있기 때문에 언더필 수지가 도포될 면적에 따라 도포될 언더필 수지의 양을 변화시킬 수 있으며, 또 전자 부품의 크기에 따라 또는 언더필 수지가 공급된 한 영역에서의 전자 부품의 수에 따라 언더필 수지의 양을 적절하게 조절할 수 있다.
추가적으로, 상기 노즐 각각은 얇은 단부를 지닌 테이퍼형 전방 단부를 구비하기 때문에 예컨대, 노즐의 전방 단부에 오염물이 묻었을 때라도 노즐의 전방 단부으로의 고착에 의해 야기되는 수지 도포 위치의 편향을 줄이는 것이 가능하게 되고, 이는 언더필 수지 도포의 정확성을 향상시킨다.
또한, 밀봉 수지에 의해 피복된 전자 부품들 각각은 하나의 테이퍼형 구조에 의해 에워싸일 수 있기 때문에, 밀봉 수지에 의해 피복된 영역에 장착된 전자 부품 근처의 밀봉 수지로 기포가 유입되는 것을 방지할 수 있다.
회로 기판 상에 장착된 복수 개의 전자 부품을 구비하는 본 발명의 실시예의 소자에 따르면, 상기 소자는 각각의 전자 부품 둘레에 있는 테이퍼형 구조를 포함하기 때문에, 전자 부품 근처의 밀봉 수지로 기포가 유입되는 것을 방지하고, 기포의 성장과 가열시 공극의 발생에 의해 야기되는 장치의 신뢰성 저하를 방지할 수 있다.
본 발명의 실시예의 2차 전지 보호 회로 모듈에 따르면, 테이퍼형 구조는 복수 개의 전자 부품과 복수 개의 반도체 부품들 둘레에 형성되어 있기 때문에, 전자 부품 근처의 밀봉 수지로 기포가 유입되는 것을 방지하고, 장치의 외관에 영향을 끼치지 않으며, 기포의 성장과 가열시 공극의 발생에 의해 야기되는 장치의 신뢰성 저하를 방지할 수 있다.
추가적으로, 회로 기판에 있어서, 복수 개의 전지측 외부 단자들이 회로 기판의 한 표면 상에 장착되고, 복수 개의 부하측 외부 단자들이 회로 기판의 다른 쪽 표면 상에 장착되어 있기 때문에, 회로 기판의 면적은 전지측 외부 단자와 부하측 외부 단자가 회로 기판의 동일한 측면 상에 배열되어 있는 경우에 비해 줄어들 수 있으며, 이에 따라 2차 전지 보호 회로 모듈의 크기는 줄어들 수 있다.
더욱이, 반도체 부품이 페이스 다운 방식으로 회로 기판 상에 장착되기 때문에, 와이어 본딩 기술을 사용하는 것에 비해 제작비를 절감할 수 있으며, 반도체 부품의 실장 면적을 줄일 수 있다. 다시 말해서, 본 발명의 2차 전지 보호 회로 모듈을 이용하면, 보호 회로 모듈의 크기를 줄일 수 있고 나아가 그 제작비를 절감할 수 있다.
본 발명의 전지 패키지에 따르면, 전지 패키지는 전술한 2차 전지 보호 회로 모듈과, 2차 전지와, 상기 2차 전지 보호 회로 모듈과 상기 2차 전지를 전기적으로 연결하는 연결 부재와, 2차 전지와 상기 연결 부재를 수용하는 하우징을 포함하기 때문에 본 발명의 전지 패키지의 신뢰성을 더 향상시킬 수 있고, 그 크기와 제작비를 절감할 수 있다.
본 발명의 목적, 특징 및 장점들은 첨부 도면을 참조하여 제공된 본 발명의 양호한 실시예에 관한 아래의 상세한 설명을 읽음으로써 더욱 명백해질 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 보호 회로 모듈을 도시한 도면으로, 도 1a는 보호 회로 모듈의 정면을 개략적으로 도시한 사시도이며, 도 1b는 보호 회로 모듈의 배면을 개략적으로 도시한 사시도이고, 도 1c는 도 1a의 A-A선을 따라 절취한 보호 회로 모듈의 단면도이다.
도 2a는 도 1a 내지 도 1c의 보호 회로 모듈의 보호 IC 칩의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 2b는 도 1a 내지 도 1c의 보호 회로 모듈의 전계 효과 트랜지스터 칩의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 2c는 도 1a 내지 도 1c의 보호 회로 모듈의 전자 부품의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 3a 및 도 3b는 2차 전지 보호 회로 모듈과 2차 전지를 전기적으로 연결하기 위한 연결 부재에 접속된 본 발명의 실시예의 보호 회로 모듈을 도시한 평면도로서, 도 3a는 보호 회로 모듈과 연결 부재의 정면을 도시한 평면도이며, 도 3b는 보호 회로 모듈과 연결 부재의 배면을 도시한 평면도이다.
도 4는 본 발명의 실시예에 따른 전지 패키지의 일례를 부분적으로 도시한 부분 단면도이다.
도 5a 내지 도 5d는 본 발명의 실시예의 회로 기판(2)을 제조하는 방법을 설명하기 위해 배선 회로 기판을 개략적으로 도시한 도면이다.
도 6a 내지 도 6f는 본 발명의 실시예의 회로 기판(2)을 제조하는 방법을 설명하기 위해 배선 회로 기판의 부분들의 단면을 개략적으로 도시한 도면이다.
도 7a 내지 도 7c는 본 발명의 실시예의 회로 기판(2)을 제조하는 방법을 설명하기 위해 복수 개의 전자 부품이 실장되어 있는 회로 기판(2)의 부분들의 단면을 도시한 도면이다.
도 8은 언더필 수지를 도포하기 위해 도 7c에 도시된 제조 단계에 사용된 장치를 개략적으로 도시한 도면이다.
도 9a 내지 도 9d는 종래 기술의 노즐(33e)과 비교하여 본 발명의 노즐(33a)의 작동을 대략적으로 도시한 도면이다.
도 10a는 전자 부품(15) 근처의 테이퍼형 절연 수지 구조를 도시한 사시도이다.
도 10b는 도 10a의 X-X 선을 따라 절취한 전자 부품(15)의 단면을 도시한 단면도이다.
도 11은 종래 기술에 따른 2차 전지의 보호 회로의 일례를 나타내는 회로도이다.
이하에서는, 첨부 도면을 참조하여 본 발명의 양호한 실시예들이 설명될 것이다.
이하에서는, 도 1a 내지 도 1c 및 도 2a 내지 도 2c를 참조하여 본 발명의 일 실시예에 따른 보호 회로 모듈이 설명될 것이다.
도 1a 내지 도 1c는 본 발명의 일 실시예에 따른 보호 회로 모듈을 도시한 도면으로, 도 1a는 보호 회로 모듈의 정면을 개략적으로 도시한 사시도이고, 도 1b는 보호 회로 모듈의 배면을 개략적으로 도시한 사시도이고, 도 1c는 도 1a의 A-A선을 따라 절취한 보호 회로 모듈의 단면도이다.
도 1c에 도시된 바와 같이, 보호 회로 모듈(1)은 회로 기판(2)을 포함하며, 이 회로 기판(2)의 한쪽 표면(2a) 상에는 2개의 전지측 외부 단자(4a), 복수 개의 보호 IC 칩 전극(4b), 복수 개의 전계 효과 트랜지스터 칩 전극(4c), 및 회로 패턴(도시생략)이 형성되어 있다.
예컨대, 전지측 외부 단자(4a), 보호 IC 칩 전극(4b), 전계 효과 트랜지스터 칩 전극(4c), 및 회로 패턴은 구리로 구성되며; 보호 IC 칩 전극(4b), 전계 효과 트랜지스터 칩 전극(4c), 및 전자 부품 전극(4d)은 2개의 전지측 외부 단자(4a) 사이에 배치된다.
회로 기판(2)의 상기 한쪽 표면(2a) 상에는 절연재 층(6)이 형성되어 있고, 절연재 층(6) 상에는 전지측 외부 단자(4a)에 대응하는 개구(6a), 보호 IC 칩 전극(4b)에 대응하는 개구(6b)(도 2a 참조), 전계 효과 트랜지스터 칩 전극(4c)에 대 응하는 개구(6c)(도 2b 참조), 및 전자 부품 전극(4d)에 대응하는 개구(6d)(도 2c 참조)가 형성되어 있다.
니켈판 등의 금속판(10)이 전지측 외부 단자(4a) 상에 배치되며, 전지측 외부 단자(4a)는 이들 사이의 개구(6a)에 마련된 솔더(8a)를 구비한다.
보호 IC 칩 전극(4b)이 형성되어 있는 영역에서, 베어 보호 IC 칩(반도체 부품)(12)이 페이스 다운 방식으로 실장되어 있다. 구체적으로 말하면, 외부 연결 단자(12a)는 보호 IC 칩(12)의 표면 상에 배치되고; 외부 연결 단자(12a)는 개구(6b) 내의 솔더(8b)를 통해 보호 IC 칩 전극(4b)에 연결되기 때문에 보호 IC 칩(12)이 회로 기판(2) 상에 실장된다.
전계 효과 트랜지스터 칩 전극(4c)이 형성되어 있는 영역에서, 베어 칩 형태의 전계 효과 트랜지스터 칩(반도체 부품)(14)이 페이스 다운 방식으로 실장되어 있다. 구체적으로 말하면, 외부 연결 단자(14a)는 전계 효과 트랜지스터 칩(14)의 표면 상에 배치되고; 외부 연결 단자(14a)는 개구(6c) 내의 솔더(8c)를 통해 전계 효과 트랜지스터 칩 전극(4c)에 연결되기 때문에 전계 효과 트랜지스터 칩(14)이 회로 기판(2) 상에 실장된다. 예컨대, 전계 효과 트랜지스터 칩(14)은 2개의 직렬로 연결된 전계 효과 트랜지스터를 포함한다.
전자 부품 전극(4d)이 형성되어 있는 영역에서, 전자 부품(15)이 실장된다. 예컨대, 전자 부품(15)은 서미스터 요소(PTC 요소 등), 저항기 혹은 콘덴서일 수 있다.
상기 전자 부품(15)의 전극(15a)은 개구(6d) 내의 솔더(8d)를 통해 전자 부 품 전극(4d)에 연결되어 있기 때문에, 전자 부품(15)이 회로 기판(2) 상에 실장된다.
예컨대, 보호 IC 칩(12)의 외부 연결 단자(12a)와 전계 효과 트랜지스터 칩(14)의 외부 연결 단자(14a)는 무전극 도금(electroless plating)에 의해 제조될 수 있다.
도 2a는 도 1a 내지 도 1c의 보호 회로 모듈의 보호 IC 칩의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 2b는 도 1a 내지 도 1c의 보호 회로 모듈의 전계 효과 트랜지스터 칩의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 2c는 도 1a 내지 도 1c의 보호 회로 모듈의 전자 부품의 실장 영역 부분의 단면을 확대 도시한 확대 단면도이다.
도 2a 내지 도 2c에 도시된 바와 같이, 수지재로 형성된 언더필 수지(테이퍼 형 구조)(16)는 보호 IC 칩(12)과 절연재 층(6) 사이의 공간과, 전계 효과 트랜지스터 칩(14)과 절연재 층(6) 사이의 공간에 공급된다. 언더필 수지(16)는 에폭시를 주성분으로 하는 수지이거나 실리콘을 주성분으로 하는 수지일 수 있다. 또한, 언더필 수지(16)는 실리카 입자를 포함하거나 포함하지 않을 수 있다.
언더필 수지(16)로 형성된 필렛형 구조(테이퍼형 구조)는 전자 부품(15)과 절연재 층(6) 사이에, 그리고 전자 부품(15)을 실장하기 위해 사용되어 있는 솔더(8d) 근처의 영역을 포함한 전자 부품(15) 둘레의 영역에 형성된다.
밀봉 수지(18)는 보호 IC 칩(12)의 실장 영역, 전계 효과 트랜지스터 칩(14) 의 실장 영역 및 전자 부품(15)의 실장 영역을 포함하여 2개의 금속판(10)들 사이에서 절연재 층(6)의 일부 상에 배치된다. 밀봉 수지(18)는 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15)을 피복하여 보호한다.
상기 표면(2a)의 반대편인 회로 기판(2)의 배면 상에는 예컨대, 3개의 부하측 외부 단자(20a)와 복수 개의 테스트 단자(20b)가 형성되어 있다. 예컨대, 상기 부하측 외부 단자(20a)와 테스트 단자(20b)는 구리로 구성되어 있다.
회로 기판(2)의 배면(2b) 상에는 절연재 층(22)이 형성되어 있으며, 절연재 층(22)에는 부하측 외부 단자(20a)에 대응하는 개구(22a)와 테스트 단자(20b)에 대응하는 개구(22b)가 형성되어 있다.
금 도금층(24a)은 부하측 외부 단자(20a)의 표면 상에 형성되며, 금 도금층(24b)은 테스트 단자(20b)의 표면 상에 형성된다.
본 발명의 실시예에 있어서, 전지측 외부 단자(4a)는 회로 기판(2)의 상기 표면(2a) 상에 배열되어 있고 또 부하측 외부 단자(20a)는 회로 기판(2)의 배면(2b) 상에 배열되어 있기 때문에, 회로 기판(2)의 면적은 전지측 외부 단자(4a)와 부하측 외부 단자(20a)가 회로 기판(2)의 동일한 면 상에 배열되어 있는 경우에 비해 감소될 수 있으며, 이로 인해 보호 회로 모듈(1)의 크기가 감소된다.
보호 IC 칩(12)과 전계 효과 트랜지스터 칩(14)이 페이스 다운 방식으로 회로 기판(2)의 표면(2a) 상에 실장되어 있기 때문에, 와이어 본딩(wire bonding) 기술을 사용하는 것에 비해 제작비를 감소할 수 있고, 보호 IC 칩(12)과 전계 효과 트랜지스터 칩(14)의 실장 면적을 줄일 수 있다.
전계 효과 트랜지스터 칩(14)이 페이스 다운 방식으로 회로 기판(2)의 표면(2a) 상에 실장되어 있기 때문에, 전계 효과 트랜지스터(14)의 ON 상태의 저항을 줄일 수 있다.
보호 IC 칩(12), 전계 효과 트랜지스터 칩(14) 및 전자 부품(15)은 밀봉 수지(18)에 의해 피복되어 있기 때문에, 밀봉 수지(18)는 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15)을 보호할 수 있다.
절연재 층(6)은 전지측 외부 단자(4a)에 대응하는 개구(6a, 6b, 6c), 보호 IC 칩 전극(4b), 및 전계 효과 트랜지스터 칩 전극(4c)을 포함하는 회로 기판(2)의 상기 표면(2a) 상에 형성되어 있다. 보호 IC 칩(12)과 전계 효과 트랜지스터 칩(14)의 개구(6a, 6c) 내의 솔더(8b, 8c)를 통해 회로 기판(2) 상에 실장된다. 따라서, 절연재 층(6)은 인접한 보호 IC 칩(12)의 외부 연결 단자(12a)들 사이에, 그리고 전계 효과 트랜지스터 칩(14)의 외부 연결 단자(14a)들 사이에 존재하며, 이것에 의해 인접한 외부 연결 단자(12a)와 인접한 외부 연결 단자(14a) 간의 전기 단락이 방지된다.
금 도금층(24a)이 부하측 외부 단자(20a)의 표면 상에 형성되어 있기 때문에, 부하측 외부 단자(20a)와 부하측 단자, 예컨대 휴대용 장치 혹은 충전기의 부하측 단자 사이의 안정적인 전기 연결을 얻을 수 있다. 더욱이, 금 도금 층(24b)은 테스트 단자(20b)의 표면 상에 형성되어 있기 때문에, 테스트 동안 안정적인 전기 연결을 얻을 수 있다.
언더필 수지(16)에 의해 형성되는 필렛형 구조는 전자 부품(15)과 절연재 층(6) 사이에 배열되기 때문에, 전자 부품(15)을 실장하기 위해 사용되는 솔더(8d) 근처의 영역에서, 전자 부품(15) 근처의 밀봉 수지(18)로 기포가 유입되는 것이 방지되며, 장치의 외관에 영향을 끼치지 않고, 기포의 성장과 가열시 공극의 발생에 의해 야기되는 장치의 신뢰성 저하가 방지될 수 있다.
이상에서는 반도체 부품이 하나의 보호 IC 칩(12)과 하나의 전계 효과 트랜지스터 칩(14)을 포함하는 것에 관하여 설명하였지만, 본 발명의 실시예의 보호 회로 모듈은 이러한 예에만 한정되는 않는다. 예컨대, 반도체 부품은 하나의 보호 IC 칩(12), 2개의 전계 효과 트랜지스터 칩(14), 혹은 임의의 다른 타입 혹은 개수의 반도체 부품을 포함할 수 있다. 더욱이, 전자 부품(15)은 임의의 다른 타입 혹은 개수의 전자 부품을 포함할 수도 있다.
추가적으로, 이상에서는 3개의 부하측 외부 단자(20a)가 구비되어 있는 것을 설명하였지만, 본 발명의 실시예의 보호 회로 모듈은 이러한 예에만 한정되는 것은 아니다. 예컨대, 2개 혹은 4개 혹은 그 이상의 부하측 외부 단자(20a)가 설치될 수도 있다.
도 3a 및 도 3b는 2차 전지 보호 회로 모듈과 2차 전지를 전기적으로 연결하기 위한 연결 부재에 접속된 본 발명의 실시예의 보호 회로 모듈을 도시한 평면도로서, 도 3a는 보호 회로 모듈과 연결 부재의 정면을 도시한 평면도이며, 도 3b는 보호 회로 모듈과 연결 부재의 배면을 도시한 평면도이다.
여기서, 도 1a 내지 도 1c에 도시된 것과 동일한 구성 요소에는 동일한 참조 번호가 병기되어 있으며, 중복되는 설명은 생략할 것이다.
연결 부재로서 작용하는 니켈 스트립 부재(26)는 2차 전지 보호 회로 모듈과 2차 전지를 전기적으로 연결하기 위해 보호 회로 모듈(1)의 정면에 연결되어 있는 2개의 금속판(10)들 중 하나에 스팟 용접(spot welding)에 의해 전기적으로 연결되어 있다.
도 4는 본 발명의 실시예에 따른 전지 패키지의 일례를 부분적으로 도시한 부분 단면도이다.
도 4에 도시된 바와 같이, 절연재로 구성되어 있는 하우징(28)에는 보호 회로 모듈(1), 2차 전지(30), 및 연결 부재(26)가 배열되어 있다. 보호 회로 모듈(1)의 외측면은 그 위에 금 도금층(24a, 24b)이 부하측 외부 단자(20a)의 표면 상에 그리고 테스트 단자(20b)의 표면 상에 형성되어 있는 회로 기판(2)의 배면에 대응한다. 보호 회로 모듈(1)의 내측면은 금속판(10)과 밀봉 수지(18)가 그 위에 배치되어 있는 회로 기판(2)의 정면에 대응한다. 개구(28a)는 부하측 외부 단자(20a)와 테스트 단자(20b) 상에서 금 도금층(24a, 24b)에 대응하는 하우징(28) 상에 형성되어 있다.
보호 회로 모듈(1)의 2개의 금속판(10)들 중 하나에 용접되어 있는 니켈 스트립 부재(26)는 2차 전지(30)의 전극(30a)에 연결되어 있다. 니켈 스트립 부재(26)가 연결되어 있지 않는 다른 금속 판(10)은 2차 전지(30)의 전극(30b)에 연결되어 있다.
보호 회로 모듈(1)이 소형이면서 저가이기 때문에 전지 패키지의 크기와 가격의 감소가 가능할 수 있다.
도 4에서, 2차 전지(30)의 전극(30b)에는 하나의 금속 판(10)이 직접 연결되어 있지만 본 발명은 이러한 예에 한정되지 않는다. 2개의 금속 판(10) 양자가 니켈 와이어를 통해 2차 전지(30)의 전극(30a, 30b)에 연결될 수 있다.
이하에서는, 도 5a 내지 도 5c, 도 6a 내지 도 6d, 및 도 7a 내지 도 7f를 참조하여 본 발명의 실시예의 회로 기판 제조 방법을 설명할 것이다.
여기서, 도 1a 내지 도 1c에 도시된 것과 동일한 구성 요소에는 동일한 참조 번호가 병기되어 있다.
도 5a 내지 도 5d는 본 발명의 실시예의 회로 기판(2)을 제조하는 방법을 설명하기 위해 회로 기판("배선 회로 기판"을 칭함)을 개략적으로 도시한 도면이다.
도 6a 내지 도 6f는 배선 회로 기판의 부분들의 단면을 개략적으로 도시한 도면이다.
도 5a에 도시된 바와 같이, 예컨대, 복수 개의 직사각형 회로 기판 영역(34)(이점쇄선-파선으로 도시)을 포함하는 배선 회로 기판(2)이 준비된다. 도 5a에는 매트릭스 방식으로 배열된 2행 14열의 회로 기판 영역(34)이 도시되어 있다. 회로 기판 영역(34) 각각에서, 배선 회로 기판(2)의 하나의 표면(2a) 상에는 2개의 전지측 외부 단자(4a), 복수 개의 보호 IC 칩 전극(4b), 복수 개의 전계 효과 트랜지스터 칩 전극(4c), 복수 개의 전자 부품 전극(4d)(도 7a 참조), 및 회로 패턴(도시 생략)이 존재한다.
도 5a에서, 배선 회로 기판(2)의 표면(2a) 상에서, 2개의 인접한 전지측 외부 단자(4a)들마다 사이에는 전지측 외부 단자(4a)의 폭 방향으로 도금 와이어(36) 가 형성되어 있다. 비록 도시는 생략하였지만, 상기 도금 와이어(36)는 배선 회로 기판(2)의 일단부에 배열된 도금 전극에 연결된다.
도 6a에 도시된 바와 같이, 각 회로 기판 영역(34) 각각에서, 배선 회로 기판(2)의 배면(2b) 상에는 부하측 외부 단자(도시 생략)의 표면에 형성된 금 도금층(24a)과, 테스트 단자(도시 생략)의 표면에 형성된 금 도금층(도시 생략)이 형성되어 있다.
배선 회로 기판(2)의 배면(2b) 상에 형성되어 있고 금 도금층(24a) 아래에 놓인 부하측 외부 단자 혹은 테스트 단자 등의 금속 재료(도시 생략)는 2개의 인접한 회로 기판 영역(34)들마다 사이에서 단락되지 않는다. 배선 회로 기판(2)의 배면(2b) 상에 형성된 금속 재료는 배선 회로 기판(2)에 형성된 관통공(도시 생략)을 경유하여 도금 와이어(36)에 전기적으로 연결되어 있다.
금 도금층(24a)은, 도금 와이어를 경유하여 전압이 배선 회로 기판(2)의 배면(2b) 상에 형성된 금속 재료에 인가될 때, 도금 공정 동안 형성된다.
도 7a 내지 도 7c는 본 발명의 실시예의 회로 기판(2)을 제조하는 방법을 설명하기 위해 복수 개의 전자 부품이 실장되어 있는 회로 기판(2)의 부분들의 단면을 도시한 도면이다.
도 7a에 도시된 바와 같이(도 1a 내지 도 1c를 또한 참조 바람), 금속판(10), 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15)은 솔더(8a)를 이용하여 전지측 외부 단자(4a), 보호 IC 칩 전극(4b), 전계 효과 트랜지스터 칩 전극(4c), 및 전자 부품 전극(4d) 상에 각각 실장되어 있다.
그 다음, 도 7b에 도시된 바와 같이, 보호 IC 칩(12)의 실장 영역 근처에서, 전계 효과 트랜지스터 칩(14) 및 전자 부품(15), 예컨대, 2개의 노즐(33a, 33b)은 각각의 칩 영역(2)의 2위치에서 동시에 언더필 수지(16a)를 도포하기 위해 사용된다. 구체적으로 말하면, 상대적으로 큰 평탄한 영역을 지니면서 상대적으로 대량의 언더필 수지(16a)를 필요로 하는 전계 효과 트랜지스터 칩(14)의 경우, 상대적으로 큰 직경을 지닌 노즐(33b)이 언더필 수지(16a)를 도포하기 위해 사용되며; 상대적으로 작은 평탄한 영역을 지니면서 상대적으로 소량의 언더필 수지(16a)를 필요로 하는 보호 IC 칩(12)과 전자 부품(15)의 경우, 상대적으로 작은 직경을 지닌 노즐(33a)이 언더필 수지(16a)를 도포하기 위해 사용된다.
보호 IC 칩(12)과 전자 부품(15) 사이의 영역에서, 노즐(33a)은 언더필 수지(16a)를 도포하여 보호 IC 칩(12)과 전자 부품(15)을 덮기 위해 사용된다.
보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15)의 실장 영역 근처에 도포된 언더필 수지(16a)는 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14) 및 전자 부품(15) 아래의 공간과 그것을 에워싸는 공간으로 번진다.
그 다음, 도 7c에 도시된 바와 같이, 언더필 수지(16a)는 경화되어 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15) 아래와 그것을 에워싸는 테이퍼형 언더필 수지 구조(16)를 형성한다.
그 다음, 도 5b에 도시된 바와 같이, 밀봉 수지(18)가 도포되고 회로 기판 영역(34)의 폭 방향을 따라 계속해서 경화되어 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14) 및 전자 부품(15)을 피복하게 된다. 이러한 단계에서, 테이퍼형 언더 필 수지 구조(16)는 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14) 및 전자 부품(15) 아래에서 그것을 에워싸도록 형성되어 있기 때문에, 밀봉 수지(18)로 소량의 기포가 유입하는 것을 방지할 수 있다.
그 다음, 도 6c에 도시된 바와 같이(또한 도 5c 참조), 다이싱 테이프(dicing tape; 38)는 배선 회로 기판(2)의 배면(2b) 상에 들러붙게 된다. 다이싱 기법을 사용함으로써, 회로 기판 영역(34)의 폭 방향을 따라 2개의 인접한 회로 기판 영역(3)들 사이의 회로 기판(2)의 부분들에서 배선 회로 기판(2)의 표면(2a)의 측면으로부터 절개 홈부가 형성되기 때문에 도금 와이어(36)는 절단된다. 이로 인해, 회로 기판 영역(34)은 서로로부터 전기적으로 절연되어 있다. 여기서, 컷팅 절개 홈부들이 형성되어 있는 회로 기판(2)의 상기 부분들은 절연재층(6)에 의해 피복되어 있다. 절연재 층(6)이 절연 도료일 때, 2개의 인접한 회로 기판 영역(34)들 사이의 간격은 절개 홈의 폭, 절연 도료의 구조, 층 형상(예컨대, 2층 절연 도료 구조에서, 상측 절연 도료는 하측 절연 도료로부터 우묵 들어가도록 형성됨), 접착력 등과 같은 인자들을 고려하여 결정되기 때문에 절연 도료는 제거되거나 손상되지 않는다.
그 다음, 도 6d에 도시된 바와 같이, 다이싱 테이프(38)가 제거된 후, 테스트 단자(40)는 배선 회로 기판(2)의 성능을 테스트하기 위해 회로 기판 영역(34)의 금 도금층(24)과 전기적인 접촉 상태에 놓이게 된다. 테스트 결과를 기초하여, 우량 제품과 불량 제품이 선별되어 로트 번호의 마크가 새겨진다.
그 다음, 도 6e에 도시된 바와 같이, 다이싱 테이프(42)는 배선 회로 기 판(2)의 배면(2b) 상에 들러붙게 된다. 다이싱 기법을 사용함으로써, 배선 회로 기판(2)의 표면(2a)의 측면으로부터 회로 기판(2)은 보호 회로 모듈(1)을 절개하기 위해 2개의 인접한 회로 기판 영역(34)들 사이의 위치에서 절단된다.
그 다음, 도 6f에 도시된 바와 같이(또한 도 5d 참조), 다이싱 테이프(42)는 보호 회로 모듈(1)의 제거를 용이하게 하기 위해 그 코너에서 연신된다. 더욱이, 다이싱 테이프(42)의 접착력을 약화시키기 위해 다이싱 테이프(42) 위로 자외선이 조사된다. 그 다음, 하나의 보호 회로 모듈(1) 하나를 당기기 위해 막대 모양의 지그(도시 생략)가 사용되고, 보호 회로 모듈(1)은 픽업 지그를 사용하여 진공 흡입에 의해 추출된다. 그 다음, 외관상의 결함을 검출하기 위해 검사가 행해진다.
관련 기술 분야에서의 보호 회로 모듈의 집단 회로 기판에 따르면, 집단 회로 기판(2)의 배면(2b) 상에는 금 도금층 아래에 놓인 금속 물질의 부품들은 인접한 2개의 회로 기판 영역(34) 사이에 도금 와이어를 매개로 서로 연결되어 있기 때문에 테스트는 보호 회로 모듈을 절단한 후 수행된다. 추가적으로, 도금 와이어를 집단 회로 기판(2)의 배면(2b)의 측면으로부터 절단하고자 할 경우라도, 반도체 부품들은 집단 회로 기판(2)의 정면(2a)에 실장되어 있기 때문에 다이싱 테이프는 그 위에 들러붙지 않을 수 있다.
이와는 대조적으로, 본 발명의 제조 방법에 따르면, 도금 와이어는 집단 회로 기판(2)의 배면(2b) 상에 형성되지 않기 때문에, 집단 회로 기판(2)의 정면(2a) 상에서 도금 와이어를 절단한 후, 상기 테스트는 보호 회로 모듈을 절단하기 이전에 행해질 수 있다.
그 다음, 배선 회로 기판의 복수 개의 회로 기판 영역을 테스트하기 위해 검사 장치를 동시에 사용함으로써, 개개의 보호 회로 모듈을 하나씩 테스트하는 것에 비해 보호 회로 모듈의 전기 테스트를 행하는 것이 용이하며, 테스트를 위한 시간과 비용을 줄이는 것이 가능하게 되며, 이는 보호 회로 모듈의 제작비를 절감한다.
이상, 배선 회로 기판(2)은 이중-회로-층 구조 즉, 정면(2a)과 배면(2b)을 구비하는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 배선 회로 기판(2)은 도금 와이어가 정면측(즉, 반도체 부품이 실장될 측면)으로부터 제1 층 혹은 제2 층 상에 형성될 수 있는 3중-회로-층 구조를 지닐 수 있다. 그 대안으로, 배선 회로 기판(2)은 도금 와이어가 정면측으로부터 제1 층, 제2 층 혹은 제3 층, 혹은 이들의 조합 상에 형성될 수 있는 4중-회로-층 구조를 지질 수 있다. 다시 말해서, 도금 와이어가 배면(2b) 상에 배치되지 않는 한, 배선 회로 기판의 정면 상에서 도금 와이어를 절단한 후, 테스트는 보호 회로 모듈을 절단하기 전에 행해질 수 있다.
이상에서, 절단 홈부는 회로 기판 영역(34)의 종방향을 따라 형성되어 있는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 도금 와이어를 절단하기 위한 절단 홈부들은 임의의 방향으로 형성될 수 있다. 더욱이, 절단 홈부들은 서로 교차하는 2개의 방향으로 형성될 수 있다.
전술한 실시예들에 있어서, 페이스 다운 방식으로 실장된 반도체 부품(14) 아래의 공간에 충전되는 언더필 수지(16)는 다른 전자 부품(14)들을 에워싸는 테이퍼형 구조를 형성하도록 서미스터 요소(PTC 요소 등), 저항기 혹은 콘덴서 등의 다 른 전자 부품(15) 근처에 형성되어 있다. 언더필 수지 등의 절연 수지가 반도체 부품 이외의 전자 부품 둘레에 배치되어 있는 구조는 2차 전지의 보호 회로 모듈 이외에 실장된 전자 부품들을 구비한 장치에 응용할 수 있으며, 예컨대 전극과 단자의 배열에 한정되는 것은 아니다.
도 8은 언더필 수지를 도포하기 위해 도 7c에 도시된 제조 단계에 사용된 장치를 개략적으로 도시한 도면이다.
도 8에 도시된 바와 같이, 2개의 노즐(33a, 33b)은 언더필 수지 공급 장치(33c)에 연결되어 있다. 피스톤은 언더필 수지 공급 장치(33c)에 접속되어 있고 피스톤의 운동에 의해 노즐(33a, 33b)은 언더필 수지를 동시에 분출시킬 수 있다. 따라서 단지 하나의 구동 장치를 이용하여 복수의 위치에서 동시에 언더필 수지를 도포하는 것이 가능하며, 복수 개의 구동 장치를 사용하는 것에 비해 제작비를 절감할 수 있다.
또한, 노즐(33a, 33b)은 상이한 직경을 지니며, 상이한 양의 언더필 수지를 분출한다. 따라서 언더필 수지가 도포될 면적에 따라 도포될 언더필 수지의 양을 변화시키는 것이 가능하며, 전자 부품의 크기에 따라 또는 언더필 수지가 공급될 하나의 영역에서의 전자 부품의 수에 따라 언더필 수지의 양을 적절하게 조절하는 것이 가능하게 된다.
상기 노즐(33a, 33b) 각각은 얇은 단부를 지닌 테이퍼형 전방 단부를 구비한다. 이로 인해, 예컨대, 노즐의 전방 단부에 오염물이 묻었을 때라도 노즐의 전방 단부에로의 고착에 의해 야기된 수지 도포 위치의 편향을 줄이는 것이 가능하게 되 고, 이는 언더필 수지 도포의 정확성을 향상시킨다.
도 9a 내지 도 9d는 종래 기술의 노즐(33e)과 비교하여 본 발명의 노즐(33a)의 작동을 대략적으로 도시한 도면이다.
먼저, 도 9c 내지 도 9d에 도시된 바와 같이, 노즐(33e)은 균일한 직경의 전방 단부를 구비한다. 이 경우, 예컨대, 노즐(33e)의 전방 단부에 오염물 혹은 다른 부착물(35)이 들어붙을 때(도 9d 참조), 노즐(33e)로부터 분출되는 언더필 수지(16a)의 액적이 부착물(35) 쪽으로 크게 이동된다.
이와는 대조적으로, 노즐(33a)은 얇은 단부를 지닌 테이퍼형 전방 단부를 구비하기 때문에, 부착물(35)이 노즐(33a)의 전방 단부에 들어붙을 때라도 언더필 수지(16a)의 액적 전위는 도 9a 및 도 9b에 도시된 노즐(33e)에 비해 작게 된다. 따라서 이것에 의해 언더필 수지 도포의 정확성이 향상된다.
이상, 언더필 수지(16a)는 두 곳에서 도포되는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 3개 이상의 노즐은 3곳 이상의 위치에서 동시에 언더필 수지(16a)를 도포하기 위해 사용될 수 있다.
이상, 상기 노즐들은 서로 상이한 직경을 지니고 또 상이한 양의 언더필 수지를 분출하는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 노즐은 동일한 직경을 지닐 수 있고, 동일한 양의 언더필 수지를 분출할 수 있다.
이상, 상기 노즐 각각은 테이퍼형 전방 단부를 갖는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 노즐은 동일한 직경의 전방 단부를 구비하는 노즐을 사용할 수 있다.
이상, 언더필 수지(16a)를 도포하여 보호 IC 칩(12)과 전자 부품(15)을 피복하기 위해 노즐(33a) 하나만 사용하는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 각각의 전자 부품을 위해 복수 개의 노즐들이 제공되거나 또는 3개 혹은 그 이상의 전자 부품을 위해 하나의 노즐만이 제공될 수도 있다.
이상, 언더필 수지(16a)가 보호 IC 칩(12), 전계 효과 트랜지스터 칩(14), 및 전자 부품(15) 아래의 공간과 그것을 에워싸는 공간 내에 충전되는 것에 관하여 설명하였지만, 본 발명의 실시예는 이것에만 한정되는 것이 아니다. 예컨대, 언더필 수지는 이 언더필 수지가 전자 부품을 피복시키도록 전자 부품의 상면 상에 도포될 수 있으며, 전자 부품의 측면 상에 테이퍼형 구조를 형성한다.
도 10a는 전자 부품(15) 근처의 테이퍼형 절연 수지 구조를 도시한 사시도이다.
도 10b는 도 10a의 X-X 선을 따라 절취한 전자 부품(15)의 단면을 도시한 단면도이다.
도 10a를 참조하면, 밀봉 수지는 도시 생략되어 있다.
이하에서는, 도 1a 내지 도 1c, 도 2a 내지 도 2c에 도시된 것과 동일한 구성 요소에는 동일한 참조 번호가 병기되어 있으며, 중복되는 설명은 생략할 것이다.
도 10a 및 도 10b에 도시된 바와 같이, 전자 부품 전극(4d)은 회로 기판(2) 의 표면(2a) 상에 형성되어 있다. 추가적으로, 회로 기판(2)의 표면(2a) 상에는 절연재 층(6)이 형성되어 있고, 이 절연재 층(6) 상에는 개구(6d)가 전자 부품 전극(4d)에 대응하도록 형성되어 있다.
전자 부품 전극(4d)이 형성되어 있는 영역에서 전자 부품(15)이 실장되어 있다. 예컨대, 전자 부품(15)은 거의 직사각형의 평행사변형 주요 본체(15b)와, 주요 본체(15b)의 양단부에 있는 전극(15a)을 구비한다. 예컨대, 전자 부품(15)은 서미스터 요소(PTC 요소 등), 저항기 혹은 콘덴서일 수 있다. 전자 부품(15)의 전극(15a)은 개구(6d) 내의 솔더(8d)를 통해 전자 부품 전극(4d)과 연결되어 있기 때문에, 전자 부품(15)은 회로 기판(2) 상에 장착된다.
언더필 수지(16)에 의해 형성되어 있는 테이퍼형 구조는 전자 부품(15)과 절연재 층(6) 사이에, 그리고 전자 부품(15) 둘레의 영역에 형성된다. 밀봉 수지(18)는 전자 부품(15)과 언더필 수지(16)를 피복하기 위해 절연재 층(6) 상에 배치된다.
언더필 수지(16)로 인해, 전자 부품(15) 근처의 밀봉 수지(18)로 기포가 유입되는 것이 방지되며, 장치의 외관에 영향을 끼치지 않고, 기포의 성장과 가열시 공극의 발생에 의해 야기되는 장치의 신뢰성 저하가 방지될 수 있다.
도 1a 내지 도 1b 및 도 2a 내지 도 2c에 있어서, 전극(15a)은 전극 부품(15)의 주요 본체의 일측면 상에 형성되어 있는 것으로 도시되어 있지만, 도 10a 및 도 10b에 도시된 바와 같이 주요 본체(15b)의 양단부에서 전극(15a)을 지닌 전극 부품(15) 상에도 또한 형성될 수 있다. 더욱이, 도 1a 내지 도 1c, 도 2a 내지 도 2c, 도 10 및 도 10b에 도시된 전자 부품들 이외에 테이퍼형 구조는 또한 회로 기판에 실장된 임의의 다른 전자 부품 상에 형성될 수 있다.
이상, 본 발명은 2차 전지의 보호 회로 모듈로 구현되지만, 본 발명은 이러한 실시예에만 한정되지 않으며, 본 발명은 회로 기판 상에 실장된 복수 개의 전자 부품을 지닌 임의의 다른 장치에도 응용될 수 있다.
이상, 본 발명은 예시의 목적으로 선택된 특정한 실시예들을 참조하여 설명하였지만, 본 발명은 이들 실시예들에 의해 한정되는 것은 아니지만 본 발명의 기본 개념과 정신에서 벗어나지 않고 당업자들에 의해 다양한 변형이 이루어질 수 있다.
본 발명은 2005년 7월 5일자로 출원한 일본 특허 출원 제2005-194605호를 기초한 것으로 그 개시 내용은 본 명세서 참조에 의해 병합되어 있다.

Claims (8)

  1. 밀봉 수지에 의해 피복되어 있고 전자 부품을 실장하기 위한 실장 영역이 구비되어 있는 회로 기판 상에 실장되는 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법으로서, 상기 방법은 밀봉 수지를 도포하기 이전에,
    복수 개의 노즐을 이용하여 언더필 수지를 2개 이상의 전자 부품 근처에 동시에 도포하는 단계와,
    언더필 수지를 경화시켜, 2개 이상의 전자 부품 둘레에 테이퍼형 구조를 형성하는 단계
    를 포함하는 것인 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법.
  2. 제1항에 있어서, 상기 노즐은 동일한 언더필 수지 공급 장치에 연결되어 있는 것인 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법.
  3. 제1항에 있어서, 상기 노즐은 2개 이상의 상이한 직경을 지니는 것인 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법.
  4. 제1항에 있어서, 상기 노즐 각각은 얇은 단부를 지닌 테이퍼형 전방 단부를 구비하는 것인 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법.
  5. 제1항에 있어서, 밀봉 수지에 의해 피복된 전자 부품들 각각은 상기 하나의 테이퍼형 구조에 의해 에워싸이는 것인 복수 개의 전자 부품을 포함하는 소자를 제조하는 방법.
  6. 회로 기판과,
    회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 것인 복수 개의 전자 부품과,
    상기 전자 부품들 각각의 둘레의 언더필 수지 테이퍼형 구조
    를 포함하는 것인 소자.
  7. 회로 기판과,
    회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 것인 복수 개의 전자 부품과,
    상기 전자 부품들 각각의 둘레의 언더필 수지 테이퍼형 구조와,
    회로 기판의 한쪽 표면 상의 하나 이상의 전자 부품 실장 영역과,
    하나 이상의 반도체 부품을 실장하기 위한 회로 기판의 한쪽 표면 상의 하나 이상의 반도체 부품 실장 영역으로, 상기 반도체 부품은 동일한 평면에 배열된 복수 개의 외부 연결 단자들을 구비하는 전자 부품인 것인 하나 이상의 반도체 부품 실장 영역과,
    회로 기판의 한쪽 표면 상의 복수 개의 전지측 외부 단자와,
    회로 기판의 다른 쪽 표면 상의 복수 개의 부하측 외부 단자
    를 포함하며, 상기 반도체 부품은 베어 칩이고, 페이스 다운(face-down) 방식으로 회로 기판의 한쪽 표면 상에 실장되어 있는 것인 2차 전지 보호 회로 모듈.
  8. 2차 전지 보호 회로 모듈과,
    2차 전지와,
    2차 전지 보호 회로 모듈과 2차 전지를 전기적으로 연결하는 연결 부재와,
    2차 전지와 상기 연결 부재를 수용하는 하우징
    을 포함하는 전지 패키지로서, 상기 2차 전지 보호 회로 모듈은
    회로 기판과,
    회로 기판 상에 실장된 복수 개의 전자 부품으로, 이 전자 부품들을 실장하기 위한 실장 영역이 밀봉 수지에 의해 피복되어 있는 것인 복수 개의 전자 부품과,
    상기 전자 부품들 각각의 둘레의 언더필 수지 테이퍼형 구조와,
    회로 기판의 한쪽 표면 상의 하나 이상의 전자 부품 실장 영역과,
    하나 이상의 반도체 부품을 실장하기 위한 회로 기판의 한쪽 표면 상의 하나 이상의 반도체 부품 실장 영역으로, 상기 반도체 부품은 동일한 평면에 배열된 복수 개의 외부 연결 단자들을 구비하는 전자 부품인 것인 하나 이상의 반도체 부품 실장 영역과,
    회로 기판의 한쪽 표면 상의 복수 개의 전지측 외부 단자와,
    회로 기판의 다른 쪽 표면 상의 복수 개의 부하측 외부 단자
    를 포함하며, 상기 반도체 부품은 베어 칩이고, 페이스 다운 방식으로 회로 기판의 한쪽 표면 상에 실장되어 있는 것인 전지 패키지.
KR1020077005144A 2005-07-04 2006-06-28 전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지 KR100847501B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005194605A JP4753642B2 (ja) 2005-07-04 2005-07-04 電子部品実装体の製造方法
JPJP-P-2005-00194605 2005-07-04

Publications (2)

Publication Number Publication Date
KR20070069142A true KR20070069142A (ko) 2007-07-02
KR100847501B1 KR100847501B1 (ko) 2008-07-22

Family

ID=37604520

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020077005144A KR100847501B1 (ko) 2005-07-04 2006-06-28 전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지

Country Status (6)

Country Link
US (1) US20080017408A1 (ko)
JP (1) JP4753642B2 (ko)
KR (1) KR100847501B1 (ko)
CN (1) CN100558215C (ko)
TW (1) TWI320677B (ko)
WO (1) WO2007004660A1 (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978552B1 (ko) * 2007-11-19 2010-08-27 미쓰미덴기가부시기가이샤 회로 모듈 및 회로 모듈 제조 방법
KR20140136863A (ko) * 2013-05-21 2014-12-01 가부시키가이샤 무라타 세이사쿠쇼 모듈 및 그 제조 방법

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7781089B2 (en) * 2005-05-11 2010-08-24 Ricoh Company, Ltd. Protection circuit module for a secondary battery and a battery package using same
KR100870363B1 (ko) 2007-03-15 2008-11-25 삼성에스디아이 주식회사 이차전지용 보호회로 기판과 이를 이용한 이차전지
KR100965711B1 (ko) * 2008-05-09 2010-06-24 삼성에스디아이 주식회사 배터리 팩
JP5334481B2 (ja) * 2008-07-22 2013-11-06 三洋電機株式会社 電池パック装置の製造方法
JP5372449B2 (ja) 2008-09-24 2013-12-18 三洋電機株式会社 バッテリシステム
JP5088310B2 (ja) * 2008-12-11 2012-12-05 サンケン電気株式会社 電子回路装置
KR101097247B1 (ko) * 2009-10-26 2011-12-21 삼성에스디아이 주식회사 전자 회로 모듈 및 그 제조 방법
KR101054888B1 (ko) * 2009-12-21 2011-08-05 주식회사 아이티엠반도체 배터리 보호회로의 통합칩 배치구조
JP5488850B2 (ja) * 2012-07-07 2014-05-14 Ｔｄｋ株式会社 液体材料吐出装置及び方法
WO2014045745A1 (ja) * 2012-09-18 2014-03-27 Ｎｅｃエナジーデバイス株式会社 蓄電システムおよび電池保護方法
USD709894S1 (en) * 2012-09-22 2014-07-29 Apple Inc. Electronic device
US10763131B2 (en) 2017-11-17 2020-09-01 Micron Technology, Inc. Semiconductor device with a multi-layered encapsulant and associated systems, devices, and methods
WO2024018827A1 (ja) * 2022-07-21 2024-01-25 ローム株式会社 半導体装置および半導体装置アッセンブリ

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3242765B2 (ja) * 1993-09-09 2001-12-25 富士通株式会社 半導体装置及びその製造方法
US5710071A (en) * 1995-12-04 1998-01-20 Motorola, Inc. Process for underfilling a flip-chip semiconductor device
JPH10112481A (ja) 1996-10-05 1998-04-28 Ricoh Co Ltd 半導体装置
KR19980056406U (ko) * 1997-01-14 1998-10-15 문정환 반도체다이 접착용 접착제 공급기
US6448665B1 (en) * 1997-10-15 2002-09-10 Kabushiki Kaisha Toshiba Semiconductor package and manufacturing method thereof
JPH11220077A (ja) * 1997-10-15 1999-08-10 Toshiba Corp 半導体装置および半導体装置の製造方法
JP3993336B2 (ja) * 1999-04-26 2007-10-17 ローム株式会社 充電電池の保護回路モジュール
JP3384359B2 (ja) * 1999-05-12 2003-03-10 日本電気株式会社 半導体装置およびその製造方法
JP2000357768A (ja) * 1999-06-17 2000-12-26 Hitachi Ltd 半導体装置及びその製造方法
JP2001198928A (ja) * 2000-01-20 2001-07-24 Mitsui High Tec Inc 樹脂封止型半導体装置の製造方法
US6498054B1 (en) * 2000-06-02 2002-12-24 Siliconware Precision Industries Co., Ltd. Method of underfilling a flip-chip semiconductor device
TW515012B (en) * 2000-09-08 2002-12-21 Matsushita Electric Ind Co Ltd Plasma-processing apparatus, plasma-processing method, and chip mounted method
JP3653462B2 (ja) * 2000-10-31 2005-05-25 三洋電機株式会社 双方向スイッチの実装構造と双方向スイッチを備える保護回路
JP2002270638A (ja) * 2001-03-06 2002-09-20 Nec Corp 半導体装置および樹脂封止方法および樹脂封止装置
JP2002271014A (ja) * 2001-03-09 2002-09-20 Hitachi Kokusai Electric Inc 電子部品の実装方法
JP2002314029A (ja) * 2001-04-09 2002-10-25 Taiyo Yuden Co Ltd モジュール電子部品
JP2002314026A (ja) * 2001-04-16 2002-10-25 Matsushita Electric Ind Co Ltd 広帯域アンプ及び広帯域アンプ製造方法
JP2004158474A (ja) * 2002-11-01 2004-06-03 Murata Mfg Co Ltd ベアチップ部品を使用した電子部品の製造方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100978552B1 (ko) * 2007-11-19 2010-08-27 미쓰미덴기가부시기가이샤 회로 모듈 및 회로 모듈 제조 방법
KR20140136863A (ko) * 2013-05-21 2014-12-01 가부시키가이샤 무라타 세이사쿠쇼 모듈 및 그 제조 방법

Also Published As

Publication number Publication date
TWI320677B (en) 2010-02-11
CN101040573A (zh) 2007-09-19
US20080017408A1 (en) 2008-01-24
JP4753642B2 (ja) 2011-08-24
WO2007004660A1 (en) 2007-01-11
TW200715921A (en) 2007-04-16
CN100558215C (zh) 2009-11-04
KR100847501B1 (ko) 2008-07-22
JP2007013019A (ja) 2007-01-18

Similar Documents

Publication Publication Date Title
KR100847501B1 (ko) 전자 부품이 실장된 소자, 그 소자를 제조하는 방법, 2차전지의 보호 회로 모듈, 및 전지 패키지
US7781089B2 (en) Protection circuit module for a secondary battery and a battery package using same
JP4190510B2 (ja) 二次電池の保護回路モジュール及びそれを用いた電池パック
US6744122B1 (en) Semiconductor device, method of manufacture thereof, circuit board, and electronic device
US6489687B1 (en) Semiconductor device and method of manufacturing the same, manufacturing device, circuit board, and electronic equipment
US7281929B2 (en) Tape carrier package
US6849945B2 (en) Multi-layered semiconductor device and method for producing the same
KR20010090540A (ko) 반도체 장치 및 그 제조 방법
EP1030357A1 (en) Semiconductor device and method for manufacturing the same
KR20030061370A (ko) 카드형 기록 매체 및 그 제조 방법
US20050189634A1 (en) Semiconductor module and method of manufacturing thereof
US6627987B1 (en) Ceramic semiconductor package and method for fabricating the package
JP2012235174A (ja) 回路配線を有する回路基板の製造方法、ならびに回路配線を有する半導体パッケージ
US5748450A (en) BGA package using a dummy ball and a repairing method thereof
JP5207278B2 (ja) 保護回路モジュール
US7900349B2 (en) Method of fabricating an electronic device
KR20070088536A (ko) 전자 부품 실장체 검사 장치
KR100471625B1 (ko) 반도체 장치 기판 및 반도체 장치의 제조 방법
JP3993336B2 (ja) 充電電池の保護回路モジュール
JP4688554B2 (ja) 電子部品実装体の製造方法
US8148209B2 (en) Resin ejection nozzle, resin encapsulation method, and electronic part assembly
JP2006186299A (ja) 電子部品実装体、二次電池の保護回路モジュール及びそれを用いた電池パック
US6645794B2 (en) Method of manufacturing a semiconductor device by monolithically forming a sealing resin for sealing a chip and a reinforcing frame by transfer molding
US20050073034A1 (en) Package for semiconductor chip
JP2001068814A (ja) 混成集積回路装置および混成集積回路基板

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130704

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20140704

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee