KR20060113148A - 에프비지에이 패키지 - Google Patents
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Abstract
개시된 에프비지에이 패키지는, 하부 기판 상에 하부 칩이 접착되고, 하부 기판과 하부 칩이 와이어에 의하여 연결된 하부기판유닛과, 하부 기판과 동일한 열팽창계수를 가진 상부 기판 상에 하부 칩과 동일한 열팽창계수를 가진 상부 칩이 접착되고, 상부 기판과 상부 칩이 와이어로 연결된 상부기판유닛과, 하부 칩과 상부 칩 사이에 삽입되어 하부기판유닛과 상부기판유닛을 대칭 고정시키는 고정 테입 및 하부기판유닛과 상부기판유닛 사이를 밀봉하기 위하여 충진되는 몰딩 수지를 포함하므로서, 외부 환경 변화에 따른 에프비지에이 패키지의 형태 변화를 최소화 시켜 불량 발생을 줄임으로서 에프비지에이 패키지의 생산성 및 신뢰성을 향상시킬 수 있는 효과를 제공할 수 있다.
에프비지에이 패키지
Description
도 1은 종래의 에프비지에이 패키지를 나타낸 단면도,
도 2는 온도 변화에 따른 도 1의 에프비지에이 패키지 형태 변화 모습을 나타낸 사시도,
도 3은 본 발명의 일 실시예에 따른 에프비지에이 패키지를 나타낸 단면도,
도 4는 온도 변화에 따른 도 3의 에프비지에이 패키지 형태 변화 모습을 나타낸 사시도.
<도면의 주요부분에 대한 부호의 설명>
100... 에프비지에이 패키지 110... 하부기판유닛
111... 하부 기판 112,122... 접착제
113... 하부 칩 114,124... 솔더볼
120... 상부기판유닛 121... 상부 기판
123... 상부 칩 130... 고정 테입
140... 몰딩 수지 150... 와이어
본 발명은 에프비지에이 패키지에 관한 것으로서, 특히 외부 온도 변화에 따른 패키지 형태의 변형을 줄일 수 있는 에프비지에이 패키지에 관한 것이다.
오늘날 반도체 산업은 저렴한 가격에 더욱 경량화, 소형화, 다기능화 및 고성능화가 요구되고 있다. 이와 같은 요구를 충족시키기 위하여 요구되는 중요한 기술 중의 하나가 바로 반도체 패키지 기술이며, 근래에 개발된 반도체 패키지 기술 중 에프비지에이 패키지라는 반도체 칩 크기 수준으로 제조되는 패키지가 등장하였다.
에프비지에이 패키지(Fine pitch Ball Grid Array package;FBGA package)는 반도체 실장기술에서 프린트(print) 배선 기판의 뒷면에 원형의 납땜을 어레이(array) 상으로 줄지어 배열해 리드(lead)를 대신하는 표면 실장형 패키지를 말한다.
이러한 에프비지에이 패키지로서 종래에는 도 1에 도시된 바와 같은 구조가 일반적으로 채용되고 있다.
도면을 참조하면, 에프비지에이 패키지(10)는 기판(11) 상에 에폭시(epoxy)나 테이프(tape) 등의 접착제(12)를 이용하여 칩(chip;13)이 부착된다. 그리고 이 칩(13)에 나오는 인출 단자를 와이어(wire;16)를 이용하여 기판(11)에 연결시킨 후 외부로부터 칩(13)을 보호하기 위하여 이엠씨(Epoxy Molding Compound;EMC;14))로 밀봉한 후, 기판(11) 하부면에 전기 인출 단자로서의 리드 역할을 하는 다수의 솔더볼(solder ball;15)을 마련한 구조이다.
그런데, 이와 같은 구조의 에프비지에이 패키지(10)는 각각 다른 열팽창계수 를 가진 구성요소의 적층으로 인하여 외부 온도 변화에 따라 그 형태의 변형을 초래할 수 있다.
즉, 패키지가 존재하는 환경의 온도가 변화하는 경우, 서로 다른 열팽창계수를 가진 기판(11)과 칩(13)은 서로 다른 크기의 길이 팽창이나 수축이 일어나게 된다.
그런데, 기판(11)과 칩(13)은 서로 부착되어 있으므로, 부착된 상태에서 길이 팽창이나 수축 시, 도 2와 같이 수평 및 수직 방향으로, 즉 열팽창계수가 작은 쪽으로 휘어지게 되어 패키지 테스트나 실장 등을 하는 경우 불량의 원인이 되는 문제점이 있다.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로서, 환경 변화에 따라 에프비지에이 패키지의 형태 변형을 줄일 수 있는 개선된 에프비지에이 패키지를 제공하는 것을 그 목적으로 한다.
상기의 목적을 달성하기 위한 본 발명의 에프비지에이 패키지는, 하부 기판 상에 하부 칩이 접착되고, 상기 하부 기판과 상기 하부 칩이 와이어에 의하여 연결된 하부기판유닛; 상기 하부 기판과 동일한 열팽창계수를 가진 상부 기판 상에 상기 하부 칩과 동일한 열팽창계수를 가진 상부 칩이 접착되고, 상기 상부 기판과 상기 상부 칩이 와이어로 연결된 상부기판유닛; 상기 하부 칩과 상기 상부 칩 사이에 삽입되어 상기 하부기판유닛과 상기 상부기판유닛을 대칭 고정시키는 고정 테입; 및 상기 하부기판유닛과 상기 상부기판유닛 사이 및 상기 와이어가 연결된 부분을 밀봉하기 위하여 충진되는 몰딩 수지를 포함한다.
여기서, 상기 하부 기판 및 상기 상부 기판의 외면 중 적어도 어느 한 면에는 다수의 솔더볼이 마련된 것이 바람직하다.
이하 첨부된 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 에프비지에이 패키지를 나타낸 단면도이다.
도면을 참조하면, 에프비지에이 패키지(100)는 하부기판유닛(110)과, 상부기판유닛(120)과, 고정 테입(130) 및 몰딩 수지(140)를 포함한다.
하부기판유닛(110)은 하부 기판(111)과, 이 하부 기판(111) 상에 에폭시 등의 접착제(112)에 의하여 부착된 하부 칩(113) 및 하부 기판(111)과 하부 칩(113)을 전기적으로 연결하는 도전성 와이어(150)를 구비한다.
하부 칩(113)은 서로 소정의 간격으로 이격된 하부 기판(111) 상의 중앙에 부착되며, 서로 이격된 부분을 통해 하부 기판(111) 각각과 와이어(150)에 의하여 전기적으로 연결된다.
상부기판유닛(120)은 하부 기판(111)과 열팽창계수가 동일한 상부 기판(121)과, 이 상부 기판(121)에 에폭시 등의 접착제(122)에 의하여 부착되고, 하부 칩(113)과 열팽창계수가 동일한 상부 칩(123) 및 상부 기판(121)과 상부 칩(123)을 전기적으로 연결하는 도전성 와이어(150)를 구비한다.
상부 기판(121)과 상부 칩(123) 사이의 와이어(150) 연결 방법은 상기한 하부 기판(111)과 하부 칩(113)의 와이어(150) 연결 방법과 동일하다.
고정 테입(130)은 하부기판유닛(110) 상에 상부기판유닛(120)을 적층하여 고정시키기 위한 것으로서, 이 고정테입(130)은 하부기판유닛(110)과 상부기판유닛(120)의 기준 대칭면을 이룬다. 즉, 고정 테입(130)을 기준으로 일측에는 하부 칩(113)이, 타측에는 상부 칩(123)이 고정 테입(130)에 의하여 고정되는 구조이다.
몰딩 수지(140)는 하부기판유닛(110)과 상부기판유닛(120) 사이의 공간 및 상부 기판(121)과 상부 칩(123), 하부 기판(111)과 하부 칩(113)을 와이어(150)에 의하여 전기적으로 연결하는 부분을 밀봉하여 외부로부터 상하부 칩(113,123) 및 와이어(150)를 보호하기 위한 것으로 본 발명에서는 EMC를 사용할 수 있다.
이와 같은 구조의 에프비지에이 패키지(100)는 고정 테입(130)을 기준으로 열팽창계수가 동일한 상부 칩(123)과 하부 칩(113) 및 상부 기판(121)과 하부 기판(111)이 대칭으로 마련되므로, 외부 환경 변화에 의하여 에프비지에이 패키지(100)가 존재하는 곳의 온도가 상승되거나 하강되더라도, 도 4와 같이 수평 방향으로만 약간의 길이 변형이 일어날 뿐, 종래의 에프비지에이 패키지와 같이 일측으로만 팽창 또는 수축이 되어 수평 및 수직 방향으로 형태의 변형이 일어나지 않게 된다.
예컨데, 본 발명의 에프비지에이 패키지(100)는 외부 온도 상승 시, 하부기판유닛(110)의 경우에는 하부 칩(113)보다 열팽창계수가 큰 하부 기판(111)은 하부 칩(113) 측으로 휘어지게 되며, 상부기판유닛(120)의 경우에도 하부기판유닛(110)과 마찬가지로 상부 기판(121)이 상부 칩(123) 측으로 휘게 된다. 따라서, 하부 기 판(111)과 상부 기판(121)은 서로 마주보는 측으로 휘게 되고, 서로 동일한 열팽창계수를 가지기 때문에 서로 수직 방향으로의 팽창을 방해하면서 수평 방향으로만 팽창하게 된다.
따라서, 에프비지에이 패키지(100)의 형태 변화를 최소화함으로서, 에프비지에이 패키지(100)의 불량 발생률을 줄일 수 있게 된다.
상술한 바와 같이 본 발명의 에프비지에이 패키지에 의하면, 열팽창계수가 동일한 기판 및 칩을 대칭으로 적층시켜, 외부 환경 변화에 따른 에프비지에이 패키지의 형태 변화를 최소화 시킴으로서, 불량 발생을 줄여 에프비지에이 패키지의 생산성 및 신뢰성을 향상시킬 수 있는 효과를 제공할 수 있다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임은 물론이다.
Claims (2)
- 하부 기판 상에 하부 칩이 접착되고, 상기 하부 기판과 상기 하부 칩이 와이어에 의하여 연결된 하부기판유닛;상기 하부 기판과 동일한 열팽창계수를 가진 상부 기판 상에 상기 하부 칩과 동일한 열팽창계수를 가진 상부 칩이 접착되고, 상기 상부 기판과 상기 상부 칩이 와이어로 연결된 상부기판유닛;상기 하부 칩과 상기 상부 칩 사이에 삽입되어 상기 하부기판유닛과 상기 상부기판유닛을 대칭 고정시키는 고정 테입; 및상기 하부기판유닛과 상기 상부기판유닛 사이 및 상기 와이어가 연결된 부분을 밀봉하기 위하여 충진되는 몰딩 수지를 포함하는 것을 특징으로 하는 에프비지에이 패키지.
- 제1항에 있어서,상기 하부 기판 및 상기 상부 기판의 외면 중 적어도 어느 한 면에는 다수의 솔더볼이 마련된 것을 특징으로 하는 에프비지에이 패키지.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050036052A KR100650734B1 (ko) | 2005-04-29 | 2005-04-29 | 에프비지에이 패키지 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020050036052A KR100650734B1 (ko) | 2005-04-29 | 2005-04-29 | 에프비지에이 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20060113148A true KR20060113148A (ko) | 2006-11-02 |
KR100650734B1 KR100650734B1 (ko) | 2006-11-27 |
Family
ID=37651552
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020050036052A KR100650734B1 (ko) | 2005-04-29 | 2005-04-29 | 에프비지에이 패키지 |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100650734B1 (ko) |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3132473B2 (ja) * | 1998-06-19 | 2001-02-05 | 日本電気株式会社 | 半導体装置 |
KR100621991B1 (ko) * | 2003-01-03 | 2006-09-13 | 삼성전자주식회사 | 칩 스케일 적층 패키지 |
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2005
- 2005-04-29 KR KR1020050036052A patent/KR100650734B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100650734B1 (ko) | 2006-11-27 |
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