KR20060099694A - Semiconductor substrate having gettering site layer and method of forming the same - Google Patents

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KR20060099694A KR1020050021075A KR20050021075A KR20060099694A KR 20060099694 A KR20060099694 A KR 20060099694A KR 1020050021075 A KR1020050021075 A KR 1020050021075A KR 20050021075 A KR20050021075 A KR 20050021075A KR 20060099694 A KR20060099694 A KR 20060099694A
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박영수
최수열
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조규철
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Abstract

게터링 사이트층을 구비하는 반도체 기판 및 그 형성 방법을 제공한다. 이 게터링 사이트층은 100nm이하의 크기를 갖는 실리콘결정립과 상기 결정립의 성장을 억제하는 결정성장억제제를 구비함으로써 게터링 능력을 향상시킬 수 있으며 고온 공정에서도 결정립의 크기가 커지지 않으므로 게터링 능력을 유지하는 것을 특징으로 한다.

Figure 112005013341821-PAT00001

게터링

A semiconductor substrate having a gettering site layer and a method of forming the same are provided. The gettering site layer includes silicon crystal grains having a size of 100 nm or less and a crystal growth inhibitor that suppresses the growth of the grains, thereby improving gettering capability. Characterized in that.

Figure 112005013341821-PAT00001

Gettering

Description

게터링사이트층을 구비하는 반도체 기판 및 그 형성 방법{Semiconductor substrate having gettering site layer and method of forming the same}Semiconductor substrate having gettering site layer and method of forming the same

도 1은 종래 기술에 따른 게터링 사이트층이 구비된 반도체 기판의 단면도를 나타낸다. 1 is a cross-sectional view of a semiconductor substrate with a gettering site layer according to the prior art.

도 2는 본 발명의 일 실시예에 따른 게터링 사이트층이 구비된 반도체 기판의 단면도를 나타낸다. 2 is a cross-sectional view of a semiconductor substrate provided with a gettering site layer according to an embodiment of the present invention.

도 3은 도 2의 B 부분을 확대한 것이다. 3 is an enlarged view of a portion B of FIG. 2.

본 발명은 반도체 기판 및 그 제조 방법에 관한 것으로 더욱 상세하게는 게터링 사이트층을 구비하는 반도체 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor substrate and a method of manufacturing the same, and more particularly, to a semiconductor substrate having a gettering site layer and a method of manufacturing the same.

실리콘의 결정 성장 과정 또는 웨이퍼 가공 공정에서 원하지 않는 불순물들이 웨이퍼에 도입되어질 수 있다. 이 불순물 중에서도 특히 Fe, Ni, Cu 및 Au와 같은 천이 금속 불순물들은 극소량으로 존재하더라도 이동성이 높아 결정 격자 내에서 먼 거리까지 확산하는 성질이 있다. 이 확산 과정에 불순물이 결정 결함을 만나게 되면 그 결과 반도체 장치의 누설 전류가 커지고 항복 전압이 낮추어지는 문제 점이 발생한다. 또한 상기 불순물들은 회로에서 생기는 전장때문에 웨이퍼 내를 옮겨 다니기 때문에 장치의 신뢰도에 문제를 일으키면서 완성된 반도체 장치의 전기적 성질에 부정적인 영향을 끼친다. 상기와 같이 반도체 장치를 열화시키는 불순물들을 반도체 장치의 활성영역으로부터 제거해 내는 것을 게터링(gettering)이라 한다. Undesired impurities may be introduced into the wafer during the crystal growth process or wafer processing of silicon. Among these impurities, in particular, transition metal impurities such as Fe, Ni, Cu, and Au are highly mobile and have a property of diffusing to a long distance in the crystal lattice. When impurities meet crystal defects during the diffusion process, a problem arises in that the leakage current of the semiconductor device is increased and the breakdown voltage is lowered. In addition, the impurities move around the wafer due to the electric field generated in the circuit, thereby adversely affecting the electrical properties of the finished semiconductor device, causing problems with the reliability of the device. As described above, removing impurities from the semiconductor device from the active region of the semiconductor device is called gettering.

도 1은 종래 기술에 따른 게터링 사이트층이 구비된 반도체 기판의 단면도를 나타낸다. 1 is a cross-sectional view of a semiconductor substrate with a gettering site layer according to the prior art.

도 1을 참조하면, 실리콘단결정층(1) 하부에 다결정실리콘층인 폴리실리콘층(3)을 형성한다. 상기 실리콘단결정층(1) 내부에 존재하는 천이금속류등이 확산하여 상기 폴리실리콘층(3) 내의 상기 다결정실리콘그레인의 계면에서 실리콘과 결합하여 안정한 금속간 화합물을 만든다. 이로써 상기 실리콘단결정층(1) 내부의 천이금속등을 제거할 수 있다. 천이금속이 상기 계면에서 반응하므로 상기 계면의 전체 면적이 커질수록 게터링 능력이 커진다. 후속으로 상기 실리콘단결정층(1) 상부에 트랜지스터, 커패시터 및 배선등의 소자들을 형성하는 공정을 진행하게된다. 상기 소자들을 형성하는 공정은 열처리 공정들과 같은 고온 공정을 포함하게 된다. 그러나 상기 폴리실리콘층(3) 내의 상기 다결정 실리콘그레인의 크기는 고온 공정에 노출될수록 예를 들면 1㎛이상으로 커지게 된다. 따라서 상기 그레인들의 계면의 전체 면적은 작아지게 되고, 이로써 게터링 능력은 점점 저하된다. Referring to FIG. 1, a polysilicon layer 3, which is a polysilicon layer, is formed under the silicon single crystal layer 1. Transition metals and the like present in the silicon single crystal layer 1 diffuse and combine with silicon at the interface of the polycrystalline silicon grains in the polysilicon layer 3 to form a stable intermetallic compound. As a result, a transition metal or the like in the silicon single crystal layer 1 can be removed. Since the transition metal reacts at the interface, the larger the total area of the interface, the greater the gettering capability. Subsequently, a process of forming elements such as transistors, capacitors, and wirings on the silicon single crystal layer 1 is performed. The process of forming the devices will include high temperature processes such as heat treatment processes. However, the size of the polycrystalline silicon grain in the polysilicon layer 3 becomes larger, for example, 1 μm or more as it is exposed to a high temperature process. Therefore, the total area of the interface of the grains becomes small, and the gettering capability is gradually lowered.

따라서 상기 문제점을 해결하기 위하여, 본 발명에 따른 기술적 과제는 게터 링 능력을 향상시킬 수 있는 게터링 사이트층을 구비하는 반도체 기판 및 그 형성 방법을 제공하는데 있다. Accordingly, in order to solve the above problems, the technical problem according to the present invention is to provide a semiconductor substrate having a gettering site layer that can improve the gettering capability and a method of forming the same.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 기판은 단결정반도체층; 및 상기 단결정반도체층 하부에 형성되는 게터링사이트층을 구비하되, 상기 게터링 사이트층은 실리콘결정립(Si grain)과 상기 실리콘결정립의 경계에 위치하는 결정성장억제제를 구비하는 것을 특징으로 한다. The semiconductor substrate according to the present invention for achieving the above technical problem is a single crystal semiconductor layer; And a gettering site layer formed under the single crystal semiconductor layer, wherein the gettering site layer comprises a crystal growth inhibitor located at a boundary between silicon grains and silicon grains.

상기 단결정반도체층은 바람직하게는 실리콘단결정으로 이루어진다. 상기 실리콘결정립은 바람직하게는 100nm이하의 크기를 갖는다. 상기 결정성장억제제는 질소(N), 탄소(C) 및 산소(O)를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다.  The single crystal semiconductor layer is preferably made of silicon single crystal. The silicon crystal grains preferably have a size of 100 nm or less. The crystal growth inhibitor may be at least one selected from the group consisting of nitrogen (N), carbon (C) and oxygen (O).

상기 반도체 기판을 형성하는 방법은 다음과 같다. 먼저, 단결정반도체층을 준비한다. 그리고, 상기 단결정반도체층 하부에 게터링사이트층을 형성한다. 상기 게터링 사이트층은 실리콘결정립(Si grain)과 상기 실리콘결정립의 경계에 위치하는 결정성장억제제를 구비하도록 형성된다. The method of forming the semiconductor substrate is as follows. First, a single crystal semiconductor layer is prepared. A gettering site layer is formed below the single crystal semiconductor layer. The gettering site layer is formed to include silicon grains (Si grain) and a crystal growth inhibitor located at the boundary of the silicon grains.

상기 단결정반도체층은 바람직하게는 실리콘단결정으로 형성된다. 상기 게터링 사이트층은 실리콘 소스가스와 결정성장억제성분을 포함하는 가스를 동시에 공급하여 RF PECVD(Radio Frequency Plasma enhanced chemical vapor deposition)으로 형성될 수 있다. 또는 상기 게터링 사이트층은, 실리콘소스가스와 결정성장억제성분을 포함하는 가스를 동시에 공급하여 비정형(amorphous) 실리콘함유막을 형성 하고, 이에 대해 열처리 공정을 진행하여 형성할 수 있다. 상기 결정 성장억제 성분은 바람직하게는 질소, 탄소 및 산소를 포함하는 그룹에서 선택되는 적어도 하나일 수 있다. 상기 실리콘결정립은 100nm이하의 크기를 갖도록 형성된다. The single crystal semiconductor layer is preferably formed of silicon single crystal. The gettering site layer may be formed by RF PECVD (Radio Frequency Plasma enhanced chemical vapor deposition) by simultaneously supplying a gas containing a silicon source gas and a crystal growth inhibitory component. Alternatively, the gettering site layer may be formed by simultaneously supplying a silicon source gas and a gas including a crystal growth inhibiting component to form an amorphous silicon-containing film, and then performing a heat treatment process. The crystal growth inhibitory component may be at least one selected from the group consisting of nitrogen, carbon and oxygen. The silicon crystal grains are formed to have a size of 100 nm or less.

이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 층이 다른 층 또는 기판 상에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments described herein but may be embodied in other forms. Rather, the embodiments introduced herein are provided to ensure that the disclosed subject matter is thorough and complete, and that the spirit of the present invention to those skilled in the art will fully convey. If it is mentioned that the layer is on another layer or substrate it may be formed directly on the other layer or substrate or a third layer may be interposed therebetween. In the drawings, the thicknesses of layers and regions are exaggerated for clarity. Portions denoted by like reference numerals denote like elements throughout the specification.

도 2는 본 발명의 일 실시예에 따른 게터링 사이트층이 구비된 반도체 기판의 단면도를 나타낸다. 도 3은 도 2의 B 부분을 확대한 것이다. 2 is a cross-sectional view of a semiconductor substrate provided with a gettering site layer according to an embodiment of the present invention. 3 is an enlarged view of a portion B of FIG. 2.

도 2 및 3을 참조하면, 단결정반도체층(10) 하부에 게터링 사이트층(12)을 형성한다. 상기 단결정반도체층(10)은 예를 들면 쵸크랄스키(Czochralski) 법을 이용하여 실리콘단결정으로 형성할 수 있다. 상기 게터링 사이트층(12)은 100nm 이하의 다결정실리콘 결정립(101)과 결정성장억제제(102)를 포함하도록 형성된다. 상기 게터링 사이트층(12)은 실레인(SiH4) 또는 디실레인(Si2H6)과 같은 실리콘 소스가스와 질소, 탄소 및 산소를 포함하는 그룹에서 선택되는 적어도 하나의 결정성장억 제성분을 포함하는 가스를 동시에 공급하여 RF PECVD(Radio Frequency Plasma enhanced chemical vapor deposition)으로 형성될 수 있다. 또는 상기 게터링 사이트층(12)은, 실레인(SiH4) 또는 디실레인(Si2H6)과 같은 실리콘 소스가스와 질소, 탄소 및 산소를 포함하는 그룹에서 선택되는 적어도 하나의 결정성장억제성분을 포함하는 가스를 동시에 공급하여 비정형(amorphous) 실리콘함유막을 형성하고, 이에 대해 열처리 공정을 진행하여 형성할 수 있다. 상기 결정성장억제제(102)는 상기 100nm이하의 크기를 갖는 다결정실리콘 결정립(101)의 계면에 위치하여 고온에서 상기 결정립(101)의 크기가 커지는 것을 막는 역할을 한다. 2 and 3, the gettering site layer 12 is formed under the single crystal semiconductor layer 10. The single crystal semiconductor layer 10 may be formed of silicon single crystal using, for example, the Czochralski method. The gettering site layer 12 is formed to include polycrystalline silicon grains 101 and crystal growth inhibitor 102 of 100 nm or less. The gettering site layer 12 includes a silicon source gas such as silane (SiH4) or dissilane (Si2H6) and at least one crystal growth inhibitory component selected from the group containing nitrogen, carbon and oxygen. The gas may be supplied simultaneously to form RF RFCVD (Radio Frequency Plasma enhanced chemical vapor deposition). Alternatively, the gettering site layer 12 may include a silicon source gas such as silane (SiH 4) or dissilane (Si 2 H 6) and at least one crystal growth inhibitory component selected from the group containing nitrogen, carbon, and oxygen. At the same time, an amorphous silicon-containing film may be formed by simultaneously supplying a gas, and a heat treatment process may be performed. The crystal growth inhibitor 102 is located at the interface of the polysilicon crystal grains 101 having a size of 100nm or less to prevent the size of the crystal grains 101 from growing at high temperatures.

상기 결정립(101)의 크기가 100nm이하로 작아 상기 게터링 사이트층(12) 내에 존재하는 결정립(101)들의 수는 종래의 폴리실리콘 결정립들의 수보다 크고, 전체 계면 면적도 넓어지게 된다. 따라서 게터링 능력이 향상될 수 있다. 또한 상기 게터링 사이트층(12)이 하부에 형성된 상기 단결정반도체층(10) 상에 소자 형성 공정을 진행하여 고온 공정에 노출될지라도 상기 결정성장억제제(102)에 의해 상기 결정립(101)의 성장이 억제되므로 전체 계면 면적은 일정해져 게터링 능력이 저하되지 않는다. Since the size of the crystal grains 101 is less than 100 nm, the number of crystal grains 101 present in the gettering site layer 12 is larger than the number of conventional polysilicon grains, and the total interface area becomes wider. Thus, the gettering capability can be improved. In addition, even when the gettering site layer 12 is exposed to a high temperature process by performing an element forming process on the single crystal semiconductor layer 10 formed at the bottom, the growth of the crystal grains 101 by the crystal growth inhibitor 102. Since this is suppressed, the total interface area is constant, and the gettering capability is not lowered.

게터링 능력(gettering power, GP)은 다음의 수학식 1로 나타낼 수 있다. Gettering power (GP) may be represented by Equation 1 below.

Figure 112005013341821-PAT00002
Figure 112005013341821-PAT00002

상기 수학식 1에서

Figure 112005013341821-PAT00003
는 단위 부피당 계면 면적(Grain boundary area per unit volume)이고,
Figure 112005013341821-PAT00004
는 계면 에너지(grain boundary energy)이며,
Figure 112005013341821-PAT00005
는 전위 밀도(Dislocation Density)이다.
Figure 112005013341821-PAT00006
는 페르미-디락 통계(Fermi-Dirac Statistics)로서 불순물 원자가 구조적 결함 사이트(structural defect site)를 차지할 가능성을 나타내며 다음의 수학식 2로 나타낼 수 있다. In Equation 1
Figure 112005013341821-PAT00003
Is the grain boundary area per unit volume,
Figure 112005013341821-PAT00004
Is the grain boundary energy,
Figure 112005013341821-PAT00005
Is the dislocation density.
Figure 112005013341821-PAT00006
As Fermi-Dirac Statistics (Fermi-Dirac Statistics) represents the likelihood that the impurity atoms occupy a structural defect site and can be represented by the following equation (2).

Figure 112005013341821-PAT00007
Figure 112005013341821-PAT00007

수학식 2에서

Figure 112005013341821-PAT00008
은 불순물 원자와 구조적 결함 사이의 상호 작용 에너지를 의미하고,
Figure 112005013341821-PAT00009
은 결정 내에서 불순물들의 평균 농도를 의미한다.
Figure 112005013341821-PAT00010
는 볼츠만 상수이며
Figure 112005013341821-PAT00011
는 온도를 의미한다. In equation (2)
Figure 112005013341821-PAT00008
Means the energy of interaction between impurity atoms and structural defects,
Figure 112005013341821-PAT00009
Means the average concentration of impurities in the crystal.
Figure 112005013341821-PAT00010
Is Boltzmann's constant
Figure 112005013341821-PAT00011
Means temperature.

정의한 수학식 1과 2에서 게터링 파워는 불순물과 구조 격자 결함사이의 인력 에너지가 증가함에 따라 증가한다. 수학식 1에서 알 수 있듯이, 게터링 능력은 단위 부피당 면적

Figure 112005013341821-PAT00012
에 비례한다. 따라서 결정립의 크기가 작을수록 단위부피당 면적이 커지므로 게터링 능력이 커짐을 알 수 있다. 따라서 종래보다 작은 100nm이하의 크기를 갖는 실리콘결정립(101)과 상기 결정립(10)의 성장을 억제하는 결정성장억제제(102)를 구비하는 상기 게터링 사이트층(12)을 상기 단결정반도체층(10) 하부에 형성함으로써 게터링 능력을 향상시킬 수 있다. In defined equations 1 and 2, the gettering power increases as the attraction energy between impurities and structural lattice defects increases. As can be seen from Equation 1, the gettering capability is the area per unit volume
Figure 112005013341821-PAT00012
Proportional to Therefore, it can be seen that the smaller the grain size, the larger the area per unit volume, and thus the greater the gettering capability. Therefore, the single crystal semiconductor layer 10 includes the gettering site layer 12 including the silicon crystal grains 101 having a size smaller than 100 nm and a crystal growth inhibitor 102 for inhibiting the growth of the crystal grains 10. ), The gettering ability can be improved.

종래의 폴리 실리콘과 비교했을 때 나노 크기의 실리콘 게터링 파워는 수학식 1과 2를 통해 다음과 같이 수학식 3으로 표현할 수 있다. Compared with the conventional polysilicon, nano-sized silicon gettering power can be expressed by Equation 3 as follows through Equations 1 and 2.

Figure 112005013341821-PAT00013
Figure 112005013341821-PAT00013

수학식 3에서

Figure 112005013341821-PAT00014
,
Figure 112005013341821-PAT00015
,
Figure 112005013341821-PAT00016
등이
Figure 112005013341821-PAT00017
,
Figure 112005013341821-PAT00018
,
Figure 112005013341821-PAT00019
등보다 크므로
Figure 112005013341821-PAT00020
는
Figure 112005013341821-PAT00021
보다 큼을 알 수 있다. In equation (3)
Figure 112005013341821-PAT00014
,
Figure 112005013341821-PAT00015
,
Figure 112005013341821-PAT00016
Back
Figure 112005013341821-PAT00017
,
Figure 112005013341821-PAT00018
,
Figure 112005013341821-PAT00019
Because it is bigger than the back
Figure 112005013341821-PAT00020
Is
Figure 112005013341821-PAT00021
You can see that it is greater than

따라서, 본 발명에 따른 반도체 기판에 구비된 게터링 사이트층은 종래보다 작은 100nm이하의 크기를 갖는 실리콘결정립과 상기 결정립의 성장을 억제하는 결정성장억제제를 구비함으로써 게터링 능력을 향상시킬 수 있으며 고온 공정에서도 결정립의 크기가 커지지 않으므로 게터링 능력을 유지할 수 있다. Therefore, the gettering site layer provided in the semiconductor substrate according to the present invention can improve the gettering ability by providing silicon crystal grains having a size of 100 nm or less and a crystal growth inhibitor for inhibiting the growth of the grains. In the process, since the grain size does not increase, the gettering ability can be maintained.

Claims (10)

단결정반도체층; 및Single crystal semiconductor layer; And 상기 단결정반도체층 하부에 형성되는 게터링사이트층을 구비하되,The gettering site layer is formed below the single crystal semiconductor layer, 상기 게터링 사이트층은 실리콘결정립(Si grain)과 상기 실리콘결정립의 경계에 위치하는 결정성장억제제를 구비하는 것을 특징으로 하는 반도체 기판.And the gettering site layer comprises a crystal growth inhibitor located at a boundary between silicon grains and silicon grains. 제 1 항에 있어서,The method of claim 1, 상기 단결정반도체층은 실리콘단결정으로 이루어지는 것을 특징으로 하는 반도체 기판.And said single crystal semiconductor layer is made of a silicon single crystal. 제 1 항에 있어서,The method of claim 1, 상기 실리콘결정립은 100nm이하의 크기를 갖는 것을 특징으로 하는 반도체 기판. The silicon crystal grain is a semiconductor substrate, characterized in that having a size of less than 100nm. 제 1 항에 있어서,The method of claim 1, 상기 결정성장억제제는 질소(N), 탄소(C) 및 산소(O)를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 기판. The crystal growth inhibitor is a semiconductor substrate, characterized in that at least one selected from the group consisting of nitrogen (N), carbon (C) and oxygen (O). 단결정반도체층을 준비하는 단계; 및Preparing a single crystal semiconductor layer; And 상기 단결정반도체층 하부에 게터링사이트층을 형성하는 단계를 구비하되,Forming a gettering site layer under the single crystal semiconductor layer; 상기 게터링 사이트층은 실리콘결정립(Si grain)과 상기 실리콘결정립의 경계에 위치하는 결정성장억제제를 구비하도록 형성되는 것을 특징으로 하는 반도체 기판의 형성 방법.And the gettering site layer is formed to include silicon grains and a crystal growth inhibitor located at a boundary between the silicon grains. 제 5 항에 있어서,The method of claim 5, wherein 상기 단결정반도체층은 실리콘단결정으로 형성되는 것을 특징으로 하는 반도체 기판의 형성 방법.And said single crystal semiconductor layer is formed of silicon single crystal. 제 5 항에 있어서,The method of claim 5, wherein 상기 게터링 사이트층은 실리콘 소스가스와 결정성장억제성분을 포함하는 가스를 동시에 공급하여 RF PECVD(Radio Frequency Plasma enhanced chemical vapor deposition)으로 형성되는 것을 특징으로 하는 반도체 기판의 형성 방법. The gettering site layer is formed by RF PECVD (Radio Frequency Plasma enhanced chemical vapor deposition) by simultaneously supplying a gas containing a silicon source gas and a crystal growth inhibitory component. 제 5 항에 있어서,The method of claim 5, wherein 상기 게터링 사이트층을 형성하는 단계는,Forming the gettering site layer, 실리콘소스가스와 결정성장억제성분을 포함하는 가스를 동시에 공급하여 비정형(amorphous) 실리콘함유막을 형성하는 단계, 및Simultaneously supplying a silicon source gas and a gas containing a crystal growth inhibiting component to form an amorphous silicon-containing film, and 열처리 공정을 진행하는 단계를 구비하는 것을 특징으로 하는 반도체 기판의 형성 방법.And forming a heat treatment step. 제 7 항 또는 8 항에 있어서,The method according to claim 7 or 8, 상기 결정 성장억제 성분은 질소, 탄소 및 산소를 포함하는 그룹에서 선택되는 적어도 하나인 것을 특징으로 하는 반도체 기판의 형성 방법.And the crystal growth inhibitory component is at least one selected from the group consisting of nitrogen, carbon and oxygen. 제 5 항에 있어서,The method of claim 5, wherein 상기 실리콘결정립은 100nm이하의 크기를 갖도록 형성되는 것을 특징으로 하는 반도체 기판의 형성 방법.The silicon crystal grains are formed to have a size of less than 100nm.
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