KR20060091991A - 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기 - Google Patents

이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기 Download PDF

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Abstract

이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기가 개시된다. 본 발명에 따른 이득 제어 증폭기는 입력 신호를 증폭하여 출력하는 연산증폭기, 연산증폭기의 입력단과 접속되는 입력저항 및 연산증폭기의 출력단과 접속되는 피드백 저항 및 소정 비트의 디지털 신호의 제어에 의해 서로 다른 소정 레벨의 전압값을 상기 연산증폭기의 입력단과 출력단에 제공하는 저항회로부를 포함한다. 본 발명에 의하면, 데시벨 스케일에 선형적으로 비례하는 게인을 얻기 위해 디지털 신호에 의해 제어되는 R-2R 래더회로를 사용하게 된다. 이 때, R-2R 래더회로는 작은 저항값으로 구현될 수 있으므로, 이득 제어 증폭기의 칩 사이즈를 줄일 수 있는 장점이 있다.
GCA, 캐스코드, CMOS, 동적 범위, 게인,

Description

이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기{The gain controlled amplifier and the cascoded gain controlled amplifier on the basis of it}
도 1은 미국특허 US 4292596에 개시된 저항 네트워크(Resistance network)를 이용한 연산증폭기를 도시한 도면,
도 2는 IEEE Trans. Circuit and Syst. - II, May 2000에 개시된 "Digitally Programmable Decibel-Linear CMOS VGA for Low-Power Mixed-Signal Applications"의 구조를 도시한 도면
도 3은 본 발명에 따른 이득 제어 증폭기의 구성을 도시한 도면,
도 4는 n 비트의 디지털 신호가 인가된 경우, 도 3의 R-2R 래더회로를 도시한 도면,
도 5는 동적 범위를 갖는 게인을 출력하는 이득 제어 증폭기 및 고정 게인을 출력하는 연산증폭기를 캐스코드 접속하여 0 dB에서 30 dB의 동적 범위를 갖는 게인을 얻을 수 있도록 한 캐스코드 이득 제어 증폭기의 일실시예를 도시한 도면, 그리고
도 6은 동적 범위를 갖는 게인을 출력하는 이득 제어 증폭기와 고정 게인을 출력하는 병렬접속된 복수의 연산증폭기를 캐스코드 접속하여 - 32 dB에서 30 dB의 동적 범위를 갖는 게인을 얻을 수 있도록 한 캐스코드 이득 제어 증폭기의 일실시예를 도시한 도면이다.
* 도면의 주요 부분에 대한 간단한 설명 *
10: R-2R 래더회로 20: 연산증폭기
100: 이득 제어 증폭기
100a, 100b: 제1, 제2 이득 제어 증폭기
110a, 110b, 110c: 제1, 제2, 제3 연산증폭기
200a, 200b: 제1, 제2 멀티플렉서
500, 600: 캐스코드 이득 제어 증폭기
본 발명은 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기에 관한 것으로, 보다 상세하게는 디지털 코드의 제어에 의해 데시벨 스케일에 선형적으로 비례하는 게인을 출력하는 이득 제어 증폭기 및 이에 기초하여 광대역의 동적 범위를 갖는 게인을 출력하는 캐스코드 이득 제어 증폭기에 관한 것이다.
이득 제어 증폭기 (Gain Controlled Amplifier: GCA)는 제어신호에 의해 증폭도를 변화시킬 수 있는 장치로서, 일반적으로 디브이디 레코더의 RF 처리 회로부 내에 구비되며, 게인 보상이 필요한 다수의 응용분야에 적용된다. 예를 들어, 전송선로의 손실을 보상하거나, 데시벨 스케일에 선형적으로 비례하는 게인을 제어하는 데 응용된다.
한편, CMOS로 구현된 연산증폭기에서는 데시벨(decibel) 스케일에 선형적으로 비례하는 게인을 얻는 것이 어려운 문제점이 있었다. 이러한 문제점을 해결하기 위한 종래의 기술들에 대해 살펴보면 다음과 같다.
도 1은 미국특허 US 4292596에 개시된 저항 네트워크(Resistance network)를 이용한 연산증폭기를 도시한 도면이다. 도 1을 참조하면, 미국특허 US 4292596에 개시된 연산증폭기는 다수의 스위치와 저항으로 이루어지며, 입출력 저항의 크기를 조절하여 데시벨 스케일에 선형적으로 비례하는 게인(gain)을 얻을 수 있도록 구현된다. 그러나, 이러한 연산증폭기는 저항 크기의 증가로 인해 전체 칩 사이즈가 커지고, 전력 소모가 커지는 문제점이 있다. 또한, 스위치 오프시에 저항이 플로팅(floating)되므로, 회로가 매우 불안정한 상태에 놓이게 되는 문제점이 있다.
도 2는 IEEE Trans. Circuit and Syst. - II, May 2000에 개시된 "Digitally Programmable Decibel-Linear CMOS VGA for Low-Power Mixed-Signal Applications"의 구조를 도시한 도면이다. 도 2를 참조하면, CMOS VGA(Variable Gain Amplifier)는 전류 분배 네트워크(Current Division Network: CDN)에서 출력되는 전류가 데시벨 스케일에 선형적으로 비례하여 출력되도록 구현된다. 그러나, 상기 CMOS VGA는 전압을 전류로 변환하고, 변환된 전류를 다시 전압으로 변환하기 위해 2개의 앰프가 사용되는 문제점이 있다.
따라서, 본 발명의 목적은 데시벨 스케일에 선형적으로 비례하며, 광대역의 동적 범위를 갖는 게인을 출력하면서도 칩 사이즈를 줄일 수 있고, 전력 소모가 적은 이득 제어 증폭기 및 이에 기초한 캐스코드 이득 제어 증폭기를 제공하기 위함이다.
상기 목적을 달성하기 위한 본 발명에 따른 이득 제어 전압증폭기는 입력 신호를 증폭하여 출력하는 연산증폭기; 상기 연산증폭기의 입력단과 접속되는 입력저항 및 상기 연산증폭기의 출력단과 접속되는 피드백 저항; 및 소정 비트의 디지털 신호의 제어에 의해 서로 다른 소정 레벨의 전압값을 상기 연산증폭기의 입력단과 출력단에 제공하는 저항회로부;를 포함하는 것이 바람직하다.
여기서, 상기 저항회로부는, R-2R 래더(ladder) 회로인 것이 바람직하다.
여기서, 상기 R-2R 래더 회로로부터 상기 연산증폭기의 입력단 및 출력단에 제공된 서로 다른 레벨의 전압값에 의해 상기 연산증폭기의 전압이득이 변화되는 것이 바람직하다.
여기서, 상기 연산증폭기의 전압이득은, 데시벨 스케일에 선형적으로 비례하는 것이 바람직하다.
여기서, n 비트의 디지털 신호의 제어에 의해 R-2R 래더회로의 저항이 상기 연산증폭기의 입력저항 및 연산증폭기의 피드백 저항과 합성되어 상기 이득 제어 증폭기의 전체 입력저항 및 전체 피드백 저항이 변화되는 것이 바람직하다.
여기서, 상기 연산증폭기의 입력저항 및 피드백 저항의 크기를 조정하여, 게인 범위를 조절할 수 있으며, 저항회로부에 인가되는 디지털 신호의 비트 수를 조 절하여 원하는 게인 스텝(gain step)을 구현하는 것이 바람직하다.
여기서, 상기 R-2R 래더 회로는, 래더형으로 접속된 복수의 제1 저항들과 복수의 제2 저항들; 및 상기 제2 저항들과 각각 접속되는 복수의 스위칭 소자;를 포함하며, 상기 스위칭 소자에 제1 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들은 상기 연산증폭기의 입력단에 접속되며, 상기 스위칭 소자에 제2 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들은 상기 연산증폭기의 출력단에 접속되는 것이 바람직하다.
또한, 본 발명에 따른 캐스코드 이득 제어 증폭기는 소정 비트의 디지털 신호의 제어에 의해 동적 범위의 게인값을 출력하는 이득 제어 증폭기; 고정된 게인값을 출력하는 연산증폭기; 및 상기 디지털 신호의 최상위 비트가 '0'인 경우, 상기 이득 제어 증폭기의 게인값을 출력하고, 상기 디지털 신호의 최상위 비트가 '1'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 연산증폭기의 게인값을 합하여 출력하는 멀티플렉서;를 포함하는 것이 바람직하다.
여기서, 상기 이득 제어 증폭기와 상기 연산증폭기는, 캐스코드 접속되는 것이 바람직하다.
여기서, 상기 디지털 신호의 최상위 비트는 상기 멀티플렉서를 제어하는데 사용되며, 나머지 비트들은 상기 이득 제어 증폭기의 게인값을 제어하는데 사용되는 것이 바람직하다.
또한, 본 발명에 따른 캐스코드 이득 제어 증폭기는 소정 비트의 디지털 신호의 제어에 의해 동적 범위의 게인값을 출력하는 제1항의 이득 제어 증폭기; 서로 다른 고정 게인값을 출력하는 복수의 제1, 제2 연산증폭기; 및 상기 디지털 신호의 최상위 비트가 '0'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 제1 연산증폭기이 게인값을 합하여 출력하고, 상기 디지털 신호의 최상위 비트가 '1'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 제2 연산증폭기의 게인값을 합하여 출력하는 멀티플렉서;를 포함하는 것이 바람직하다.
여기서, 상기 제1, 제2 연산증폭기는 병렬접속되는 것이 바람직하다.
여기서, 상기 이득 제어 증폭기와 상기 복수의 연산증폭기는 캐스코드 접속되는 것이 바람직하다.
여기서, 디지털 신호의 최상위 비트는 상기 멀티플렉서를 제어하는데 사용되며, 나머지 비트들은 상기 이득 제어 증폭기의 게인값을 제어하는데 사용되는 것이 바람직하다.
이하에서는 첨부 도면을 참조하여 본 발명에 대해 설명한다.
도 3은 본 발명에 따른 이득 제어 증폭기의 구성을 도시한 도면이다. 도 3을 참조하면, 본 이득 제어 증폭기(Gain Controlled Amplifier: GCA)(100)는 R-2R 래더회로(10), 입력저항(Ri), 피드백 저항(Ro) 및 연산증폭기(20)를 포함한다.
R-2R 래더회로(10)는 외부로부터 인가된 n 비트의 디지털 신호에 따라 서로 다른 소정 레벨의 전압값을 연산증폭기(20)의 입력단 및 출력단에 제공한다. 도 4는 n 비트의 디지털 신호가 인가된 경우 도 3의 R-2R 래더회로를 도시한 도면이다.
도 4의 (a)를 참조하면, R-2R 래더회로(10)는, 래더형으로 접속된 복수의 제1 저항들(R)과 복수의 제2 저항들(2R) 및 상기 제2 저항들(2R)과 각각 접속되는 복수의 스위칭 소자(미도시)를 포함한다. 스위칭 소자에 제1 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들(2R)은 상기 연산증폭기(20)의 입력단(노드 C)에 접속되며, 상기 스위칭 소자에 제2 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들(2R)은 상기 연산증폭기(20)의 출력단(노드 D)에 접속된다.
이에 대해 좀 더 상세히 설명하면, 노드 v0는 도 3의 C 노드에 접속되며, 제1 노드 내지 제n 노드(v1, … , vn -2, vn -1, vn)들은 R2R 래더회로(10)에 인가되는 디지털 신호에 따라 도 3에 도시된 노드 C 또는 D에 스위칭 접속된다. 이 때, 스위칭은 제1 내지 제n 노드(v1, … , vn -2, vn -1, vn)들에 접속된 멀티플렉서(미도시)에 의해 이루어진다.
예를 들어, R-2R 래더회로(10)에 2 비트의 디지털 신호가 인가되는 경우, 제1 내지 제n 노드가 스위칭 접속되는 일예를 나타내면 아래의 표 1과 같다.
디지털 신호 제1 노드(v1) 제2 노드(v2)
00 0 -> 노드 D에 접속 0 -> 노드 D에 접속
01 0 -> 노드 D에 접속 1 -> 노드 C에 접속
10 1 -> 노드 C에 접속 0 -> 노드 D에 접속
11 1 -> 노드 C에 접속 1 --> 노드 C에 접속
표 1을 참조하면, 제1 노드(v1) 및 제2 노드(v2)에 디지털 코드 '0'이 인가되면, 제1 노드(v1) 및 제2 노드(v2)는 멀티플렉서(미도시)에 의해 도 3의 노드 D로 스위칭 접속되고, 제1 노드(v1) 및 제2 노드(v2)에 디지털 코드 '1'이 인가되면, 제1 노드(v1) 및 제2 노드(v2)는 멀티플렉서(미도시)에 의해 도 3의 노드 C로 스위칭 접속됨을 알 수 있다. 그러나, 이에 반드시 한정되는 것은 아니며, 각 노드에 디지털 코드 '0'이 인가되는 경우, 각 노드들이 도 3의 노드 C로 스위칭 접속되고, 각 노드에 디지털 코드 '1'이 인가되는 경우, 각 노드들이 도 3의 노드 D로 스위칭 접속되도록 멀티플렉서(미도시)를 구현할 수 있다.
한편, R-2R 래더회로(10)에서 노드 A의 전압은 중첩의 원리에 의하여 각 노드의 전압(v0, v1, … , vn -2, vn -1, vn)들이 노드 A에 기여하는 성분이 된다. 이 기여분은 테브낭(Thevenin) 등가회로에 의하여 도 4의 (b) 내지 (e)로 나타낼 수 있다.
도 4의 (b) 내지 (e)를 참조하면, 노드 A에 나타나는 각 노드의 전압 기여분 vA(K)는 아래의 수학식 1과 같이 표현된다.
Figure 112005008463976-PAT00001
Figure 112005008463976-PAT00002
Figure 112005008463976-PAT00003
Figure 112005008463976-PAT00004
중첩의 원리에 의하여 노드 A의 전압은 각 전압 기여분의 합이 되므로, 노드 A에서의 전압은 다음과 같은 수식으로 표현된다.
Figure 112005008463976-PAT00005
수학식 2 및 도 3을 참조하면, 만약 vA = 0 이고, 각 노드(v1, … , vn -2, vn -1, vn)들의 전압이 노드 C 및 노드 D의 두 가지 입력으로 나누어진다면, 위 수학식 2는 다음과 같이 변형된다.
Figure 112005008463976-PAT00006
수학식 3에서,
Figure 112005008463976-PAT00007
는 1 또는 0의 값을 가지며,
Figure 112005008463976-PAT00008
는
Figure 112005008463976-PAT00009
와 반대되는 값을 갖는다. 즉,
Figure 112005008463976-PAT00010
가 1이면
Figure 112005008463976-PAT00011
는 0이고,
Figure 112005008463976-PAT00012
가 0이면
Figure 112005008463976-PAT00013
는 1이 된다. 또한, 수학식 3에서
Figure 112005008463976-PAT00014
는 입력측 노드 C 지점에서의 전압이며,
Figure 112005008463976-PAT00015
는 출력측 노드 D 지점에서의 전압이다.
수학식 3으로부터 이득 제어 증폭기(100)의 전압 이득을 산출하면 다음의 수학식 4 와 같다.
Figure 112005008463976-PAT00016
수학식 4에서, Av는 이득 제어 증폭기(100)의 전압 이득(게인)을 나타내며, vo는 출력측 노드 D 지점에서의 전압, vi는 입력측 노드 C 지점에서의 전압, Ro'는 이득 제어 증폭기(100)의 전체 피드백 합성저항, Ri'는 이득 제어 증폭기(100)의 전체 입력 합성저항을 나타낸다.
즉, R-2R 래더회로(10)에 인가된 n 비트의 디지털 신호에 의해 R-2R 래더회로(10)의 저항이 연산증폭기(20)의 입력저항(Ri) 및 연산증폭기(10)의 피드백 저항(Ro)과 합성되어 이득 제어 증폭기(100)의 전체 입력저항(Ri') 및 전체 피드백 저항(Ro')이 산출된다. 일반적으로, 연산증폭기의 게인은 입력저항과 피드백 저항의 비로 표현되므로, 본 실시예에서 R-2R 래더회로(10)에 의해 이득 제어 증폭기(10)의 전체 입력 합성저항(Ri')과 전체 피드백 합성저항(Ro')이 변화하고, 이에 따라 이득 제어 증폭기(100)의 게인(gain)이 변화된다.
또한, 연산증폭기(20)의 입력저항(Ri) 및 연산증폭기(20)의 피드백 저항(Ro) 의 크기를 조정하면, 이득 제어 증폭기(100)의 전체 입력 합성저항(Ri')과 전체 피드백 합성저항(Ro')이 변화되므로, 사용자가 원하는 게인(Av)의 동적 범위(dynamic range) 및 게인 스텝(gain step)을 얻을 수 있다.
도 4에서 2비트의 디지털 신호를 R-2R 래더회로(10)에 인가하고, 연산증폭기(20)의 입력저항(Ri)의 크기를 10 KΩ, 연산증폭기(20)의 출력측 피드백 저항(Ro)의 크기를 14.5 KΩ으로 조정한 경우, 이득 제어 증폭기(100)의 전압이득 및 차단주파수는 아래의 표 2와 같다.
디지털 신호 전압이득 Av (dB) 차단주파수(MHz)
00 - 0.1 13.2
01 2.7 10.9
10 5.7 8.7
11 9 6.5
표 1을 참조하면, 이득 제어 증폭기(100)의 게인 스텝은 대략 3dB/step 이고, 게인의 동적범위는 -0.1 dB에서 9 dB 이며, 차단 주파수의 범위는 13.2 MHz에서 6.5 MHz임을 알 수 있다. 또한, 이득 제어 증폭기(100)의 게인이 상승할수록, 차단주파수가 낮아지는 것을 확인할 수 있다.
도 4에서, Vcc 및 Vss는 아날로그 전원전압으로 각각 5[V] 및 1[V]의 값을 갖는다. 또한, Vp는 연산증폭기(20)의 구동에 필요한 바이어스 전압을 나타낸다.
도 5는 동적 범위를 갖는 게인을 출력하는 이득 제어 증폭기 및 고정 게인을 출력하는 연산증폭기를 캐스코드 접속하여 0 dB에서 30 dB의 동적 범위를 갖는 게인을 얻을 수 있도록 한 캐스코드 이득 제어 증폭기의 일실시예를 도시한 도면이다.
도 5을 참조하면, 캐스코드 이득 제어 증폭기(500)는 제1 이득 제어 증폭기(100a)와 제1 연산증폭기(110a) 및 제1 멀티플렉서(200a)를 포함하여 이루어진다. 제1 이득 제어 증폭기(100a)의 내부 구성은 도 3에 도시된 이득 제어 증폭기(100)와 동일하며, 제1 연산증폭기(110a)의 게인은 2 dB이다.
도 5에 도시된 캐스코드 이득 제어 증폭기(500)는 4 비트의 디지털 신호에 의해 제어된다. 이 중 최상위 비트는 제1 멀티플렉서(200a)를 제어하는데 사용되며, 나머지 3 비트는 제1 이득 제어 증폭기(100a)를 제어하는데 사용된다.
제1 멀티플렉서(200a)는 4비트의 디지털 신호 중 최상위 비트의 제어에 의해 제1 이득 제어 증폭기(100a)의 게인을 출력하거나, 제1 이득 제어 증폭기(100a)의 게인과 제1 연산증폭기(110a)의 게인의 합을 출력한다.
제1 이득 제어 증폭기(100a)는 3비트의 디지털 신호의 제어에 의해 0 dB에서 14 dB까지의 동적범위를 갖는 게인들을 출력한다. 제1 이득 제어 증폭기(100a)의 게인 스텝은 2 dB/step으로 구현된다.
최상위 비트가 '0'인 경우 제1 멀티플렉서(200a)는 제1 이득 제어 증폭기(100a)의 게인만을 출력한다. 따라서, 캐스코드 이득 제어 증폭기(500)의 게인의 동적범위는 0 dB에서 14 dB이다.
한편, 최상위 비트가 '1'인 경우 제1 멀티플렉서(200a)는 0 dB에서 14 dB의 동적범위를 갖는 제1 이득 제어 증폭기(100a)와 2 dB의 고정된 게인을 갖는 제1 연산증폭기(110a)의 게인합을 출력한다. 따라서, 캐스코드 이득 제어 증폭기(500)의 게인의 동적범위는 0 dB에서 30 dB가 된다. 이와 같은 방식으로, 본 발명에 따른 캐스코드 이득 제어 증폭기(500)에 의하면, 0 dB에서 30 dB의 동적범위를 갖는 게인을 얻을 수 있다.
도 6은 동적 범위를 갖는 게인을 출력하는 이득 제어 증폭기와 고정 게인을 출력하는 병렬접속된 복수의 연산증폭기를 캐스코드 접속하여 - 32 dB에서 30 dB의 동적 범위를 갖는 게인을 얻을 수 있도록 한 캐스코드 이득 제어 증폭기의 일실시예를 도시한 도면이다.
도 6을 참조하면, 캐스코드 이득 제어 증폭기(600)는 제2 이득 제어 증폭기(100b)와 병렬접속된 복수의 제2, 제3 연산증폭기(110b, 110c) 및 제2 멀티플렉서(200b)를 포함하여 이루어진다. 제2 이득 제어 증폭기(100b)의 내부 구성은 도 3에 도시된 이득 제어 증폭기(100)와 동일하며, 제2 연산증폭기(110b)의 게인은 -16 dB, 제3 연산증폭기(110c)의 게인은 16 dB이다.
도 6에 도시된 캐스코드 이득 제어 증폭기(600)는 5 비트의 디지털 신호에 의해 제어된다. 이 중 최상위 비트는 제2 멀티플렉서(200b)를 제어하는데 사용되며, 나머지 4 비트는 제2 이득 제어 증폭기(100b)를 제어하는데 사용된다.
제2 멀티플렉서(200b)는 4비트의 디지털 신호 중 최상위 비트의 제어에 의해 제2 이득 제어 증폭기(100b)의 게인과 제2 연산증폭기(110b)의 게인을 합하여 출력하거나, 제2 이득 제어 증폭기(100b)의 게인과 제3 연산증폭기(110c)의 게인의 합을 출력한다.
제2 이득 제어 증폭기(100b)는 4 비트 디지털 신호의 제어에 의해 -16 dB에서 14 dB까지의 동적범위를 갖는 게인들을 출력한다. 제2 이득 제어 증폭기(100b)의 게인 스텝은 2 dB/step으로 구현된다.
최상위 비트가 '0'인 경우 제2 멀티플렉서(200b)는 -16 dB에서 14 dB까지의 동적범위를 갖는 제2 이득 제어 증폭기(100b)의 게인과 -16 dB의 고정값을 갖는 제2 연산증폭기(110b)의 게인을 합하여 출력한다. 따라서, 이 경우 캐스코드 이득 제어 증폭기(600)의 게인의 동적범위는 -32 dB에서 -2 dB가 된다.
한편, 최상위 비트가 '1'인 경우 제2 멀티플렉서(200b)는 -16 dB에서 14 dB의 동적범위를 갖는 제2 이득 제어 증폭기(100b)와 16 dB의 고정값을 갖는 제3 연산증폭기(110c)의 게인의 합을 출력한다. 따라서, 이 경우 캐스코드 이득 제어 증폭기(600)의 게인의 동적범위는 0 dB에서 30 dB가 된다.
따라서, 상술한 바와 같이 도 6에 도시된 캐스코드 이득 제어 증폭기(600)는 5 비트의 디지털 신호의 제어에 의해 -32 dB에서 30 dB의 동적범위를 갖는 게인을 얻을 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 이득 제어 증폭기에 의하면, 데시벨 스케일에 선형적으로 비례하는 게인을 얻기 위해 디지털 신호에 의해 제어되는 R-2R 래더회로를 사용하게 된다. 이 때, R-2R 래더회로는 작은 저항값으로 구현 될 수 있으므로, 이득 제어 증폭기의 칩 사이즈를 줄일 수 있는 장점이 있다.
또한, 본 발명에 따른 이득 제어 증폭기에 의하면, 연산증폭기를 하나만 사용하여 게인 제어를 수행하므로, 이득 제어 증폭기의 전력 소모를 줄일 수 있는 장점이 있다.
또한, 본 발명에 따른 이득 제어 증폭기에 의하면, 이득 제어 증폭기의 전체 입력 저항과 피드백 저항을 가변함으로써 데시벨 스케일에 비례하는 게인을 얻을 수 있는 장점이 있다.
또한, 본 발명에 따른 캐스코드 이득 제어 증폭기에 의하면, -32 dB에서 30 dB까지 게인의 동적범위를 변화시킬 수 있어, 광대역의 게인 특성을 얻을 수 있는 장점이 있다.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위에 있게 된다.

Claims (14)

  1. 입력 신호를 증폭하여 출력하는 연산증폭기;
    상기 연산증폭기의 입력단과 접속되는 입력저항 및 상기 연산증폭기의 출력단과 접속되는 피드백 저항; 및
    소정 비트의 디지털 신호의 제어에 의해 서로 다른 소정 레벨의 전압값을 상기 연산증폭기의 입력단과 출력단에 제공하는 저항회로부;를 포함하는 것을 특징으로 하는 이득 제어 증폭기.
  2. 제1항에 있어서,
    상기 저항회로부는,
    R-2R 래더(ladder) 회로인 것을 특징으로 하는 이득 제어 증폭기.
  3. 제2항에 있어서,
    상기 R-2R 래더 회로로부터 상기 연산증폭기의 입력단 및 출력단에 제공된 서로 다른 레벨의 전압값에 의해 상기 연산증폭기의 전압이득이 변화되는 것을 특징으로 하는 이득 제어 증폭기.
  4. 제3항에 있어서, 상기 연산증폭기의 전압이득은,
    데시벨 스케일에 선형적으로 비례하는 것을 특징으로 하는 이득 제어 증폭기.
  5. 제2항에 있어서,
    n 비트의 디지털 신호의 제어에 의해 R-2R 래더회로의 저항이 상기 연산증폭기의 입력저항 및 연산증폭기의 피드백 저항과 합성되어 상기 이득 제어 증폭기의 전체 입력저항 및 전체 피드백 저항이 변화되는 것을 특징으로 하는 이득 제어 증폭기.
  6. 제1항에 있어서,
    상기 연산증폭기의 입력저항 및 피드백 저항의 크기를 조정하여 게인 범위를 조절할 수 있으며, 상기 저항회로부에 인가되는 디지털 신호의 비트 수를 조절하여 원하는 게인 스텝(gain step)을 구현하는 것을 특징으로 하는 이득 제어 증폭기.
  7. 제2항에 있어서, 상기 R-2R 래더 회로는,
    래더형으로 접속된 복수의 제1 저항들과 복수의 제2 저항들; 및
    상기 제2 저항들과 각각 접속되는 복수의 스위칭 소자;를 포함하며,
    상기 스위칭 소자에 제1 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들은 상기 연산증폭기의 입력단에 접속되며, 상기 스위칭 소자에 제2 논리레벨의 디지털 신호가 인가되면, 상기 제2 저항들은 상기 연산증폭기의 출력단에 접속되는 것을 특징으로 하는 이득 제어 증폭기.
  8. 소정 비트의 디지털 신호의 제어에 의해 동적 범위의 게인값을 출력하는 제1항의 이득 제어 증폭기;
    고정된 게인값을 출력하는 연산증폭기; 및
    상기 디지털 신호의 최상위 비트가 '0'인 경우, 상기 이득 제어 증폭기의 게 인값을 출력하고, 상기 디지털 신호의 최상위 비트가 '1'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 연산증폭기의 게인값을 합하여 출력하는 멀티플렉서;를 포함하는 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  9. 제8항에 있어서, 상기 이득 제어 증폭기와 상기 연산증폭기는,
    캐스코드 접속된 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  10. 제8항에 있어서,
    상기 디지털 신호의 최상위 비트는 상기 멀티플렉서를 제어하는데 사용되며,
    나머지 비트들은 상기 이득 제어 증폭기의 게인값을 제어하는데 사용되는 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  11. 소정 비트의 디지털 신호의 제어에 의해 동적 범위의 게인값을 출력하는 제1항의 이득 제어 증폭기;
    서로 다른 고정 게인값을 출력하는 복수의 제1, 제2 연산증폭기; 및
    상기 디지털 신호의 최상위 비트가 '0'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 제1 연산증폭기이 게인값을 합하여 출력하고, 상기 디지털 신호의 최상위 비트가 '1'인 경우, 상기 이득 제어 증폭기의 게인값과 상기 제2 연산증폭기의 게인값을 합하여 출력하는 멀티플렉서;를 포함하는 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  12. 제11항에 있어서,
    상기 제1, 제2 연산증폭기는 병렬접속된 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  13. 제11항에 있어서,
    상기 이득 제어 증폭기와 상기 복수의 연산증폭기는 캐스코드 접속된 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
  14. 제11항에 있어서,
    상기 디지털 신호의 최상위 비트는 상기 멀티플렉서를 제어하는데 사용되며,
    나머지 비트들은 상기 이득 제어 증폭기의 게인값을 제어하는데 사용되는 것을 특징으로 하는 캐스코드 이득 제어 증폭기.
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