KR20060079347A - Method for forming gate of semiconductor device - Google Patents

Method for forming gate of semiconductor device

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KR20060079347A
KR20060079347A KR20040117118A KR20040117118A KR20060079347A KR 20060079347 A KR20060079347 A KR 20060079347A KR 20040117118 A KR20040117118 A KR 20040117118A KR 20040117118 A KR20040117118 A KR 20040117118A KR 20060079347 A KR20060079347 A KR 20060079347A
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김형기
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주식회사 하이닉스반도체
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Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 리세스 게이트 패턴 형성 후 산소 이온 주입 공정을 수행하여 리세스 게이트의 경사부 에지 영역 및 더미 게이트의 중첩 영역의 산화막 두께를 증가시킴으로써, GIDL( gate induced drain leakage) 전류를 감소시켜 DRAM의 리프레쉬 시간을 증가시킬 수 있는 기술이다. The present invention by increasing the thickness of the oxide film of the present invention relates to a gate forming a semiconductor device, a recess gate pattern is formed after the oxygen ion implantation process performed to recess the gate of the inclined portion edge region and the dummy gate overlap of the region, GIDL (gate reducing the induced drain leakage) current to a technology capable of increasing the refresh time of the DRAM.

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE} A gate forming a semiconductor device {METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}

도 1a 내지 1e는 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들. In FIG. 1a to 1e are shown a gate forming a semiconductor device according to the prior art section.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들. In Figures 2a to 2d is a cross-sectional view showing a gate formation method of a semiconductor device according to an embodiment of the present invention.

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로서, 특히 리세스 게이트 패턴 형성 후 산소 이온 주입 공정을 수행하여 리세스 게이트의 경사부 에지 영역 및 더미 게이트의 중첩 영역의 산화막 두께를 증가시킴으로써, gate induced drain leakage( 이하 GIDL이라 칭함 ) 전류를 감소시켜 DRAM의 리프레쉬 시간을 증가시킬 수 있는 반도체 소자의 게이트 형성 방법에 관한 것이다. The present invention by increasing the, in particular, an oxide film thickness of the recessed gate pattern is formed after the oxygen ion implantation process performed to recess the gate of the inclined portion edge region and the dummy gate overlap of the area related to a gate forming a semiconductor device, gate induced It reduces the drain leakage (hereinafter called the GIDL) current to directed to a method for forming a gate of a semiconductor device capable of increasing the refresh time of the DRAM.

종래의 DRAM에서는 평면적 셀 트랜지스터를 사용하였으므로 게이트 산화막의 두께가 일정하였다. In the conventional DRAM hayeoteumeuro using the two-dimensional cell transistor it was constant the thickness of the gate oxide film. 따라서, 게이트와 셀 트랜지스터의 소스/드레인 사이의 전압, 즉 게이트 산화막에 인가되는 수직 전계가 클 수록 GIDL 값이 커진다. Accordingly, the voltage between the source / drain and the gate of the cell transistor, that is, the more the vertical electric field is applied to the gate oxide film is larger the larger the GIDL value. 이와 같은 GIDL 전류는 접합 누설( junction leakage )과 더불어 DRAM의 리프레쉬 특성을 나쁘게 만드는 누설 전류의 주된 요소이다. Such a GIDL current is a major component of leakage current to make the bad refresh characteristics of a DRAM with a junction leakage (junction leakage).

또한, DRAM에서는 하나의 실리콘 활성 영역에서 실제로 동작하는 게이트는 2개가 있고, 실제 동작하는 게이트들에 인접한 다른 두 개의 게이트들(이하 더미 게이트라 칭함)은 동작에 참여하지 않는다. Further, in the dog gate 2 in action in a silicon active region of the DRAM, the other two adjacent gate in a working gate (hereinafter referred to as the dummy gate) it does not participate in the operation. 더미 게이트는 활성 영역과 중첩되어서 GIDL전류를 발생시킬 수 있게 된다. The dummy gate is able to generate a GIDL current be overlapped with the active area.

한편, 더미 게이트에서 발생하는 GIDL 전류를 줄이기 위해, 더미 게이트와 활성 영역의 중첩을 최소화할 수 있다. On the other hand, it is, to minimize the overlap of the dummy gate and the active area in order to reduce the GIDL current generated in the dummy gate. 그러나, 이것은 기존 마스크 공정 및 식각공정을 변경해야 하고, 오버레이 문제점을 유발시킨다. However, this causes changes to the existing mask process and an etching process, and causes an overlay problem.

도 1a 내지 1d는 종래 기술에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도이다. Fig 1a - 1d are cross-sectional views illustrating a method of forming the gate semiconductor device according to the prior art.

도 1a를 참조하면, 반도체 기판(10)에 소자 분리막(20)을 형성하여 활성 영역을 정의한다. Referring to Figure 1a, to the semiconductor substrate 10 to form a device isolation film 20 defines the active region.

도 1b를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고 리세스 게이트 영역을 형성하기 위한 마스크(미도시)로 노광 및 현상하여 감광막 패턴(40)을 형성한다. Referring to Figure 1b, to form a photosensitive film (not shown) on the entire upper surface and exposed and developed with a mask (not shown) for forming the recessed gate region to form a photoresist pattern (40).

도 1c를 참조하면, 감광막 패턴(40)을 이용하여 저장 전극 콘택으로 예정된 부분 및 그 인접 영역의 반도체 기판(10)을 식각하여 리세스 게이트 영역을 형성한다. Referring to Figure 1c, by etching the photoresist pattern 40, the semiconductor substrate 10 of a predetermined section and the adjacent region to the storage electrode contact with the recess to form a gate region.

도 1d 및 1e를 참조하면, 감광막 패턴(40)을 제거하고, 전체 표면 상부에 게 이트 산화막(미도시), 게이트 폴리실리콘층(미도시), 게이트 실리사이드층(미도시) 및 하드 마스크 질화막(미도시)을 형성하고 패터닝하여 게이트를 형성한다. Referring to Fig. 1d and 1e, the photoresist pattern 40, the removal, and the whole surface of the upper gate oxide film (not shown), a gate polysilicon layer (not shown), a gate silicide layer (not shown) and a hard mask nitride film ( forming a not illustrated), and is patterned to form a gate.

그러나, 상술한 종래 기술에 따른 반도체 소자의 게이트 형성 방법에서 활성 영역의 길이가 길어져서 더미 게이트 밑에 활성 영역이 놓이게 되면, GIDL을 유발한다. If, however, so that the length of the active region increases the gate forming a semiconductor device according to the above-described prior art placed in the active region under the dummy gate, causing the GIDL. 반대로, 활성 영역의 길이가 짧을 경우 더미 게이트의 에지부에 활성 영역이 미치지 못하게 되면, 동작하는 셀 트랜지스터에서 저장 전극 콘택 영역의 실리콘 면적이 좁아져서 저장 전극 콘택에 저항이 높아지는 문제점이 있다. In contrast, when the length of the active region if the active region is shorter in the edge portions of the dummy gate prevents short, narrower the silicon area of ​​the storage electrode contact region in the cell transistor operating there is a problem in increasing the resistance in the storage electrode contact.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 본 발명은 리세스 게이트 패턴 형성 후 산소 주입 공정을 수행하여 리세스 게이트의 경사부 에지 영역 및 더미 게이트의 중첩 영역의 산화막 두께를 증가시킴으로써, GIDL( gate induced drain leakage) 전류를 감소시켜 DRAM의 리프레쉬 시간을 증가시킬 수 있는 반도체 소자의 게이트 형성 방법을 제공함에 있다. To the present invention is to solve the above problems, the present invention is by increasing the thickness of the oxide film of the recess gate pattern is formed after the oxygen injection step to perform the recessed gates of the inclined portion edge region and the dummy gate overlap of the region, GIDL ( gate induced drain leakage) reducing the current to the gate to provide a method for forming a semiconductor device capable of increasing the refresh time of the DRAM.

본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 게이트 형성 방법은, The present invention for achieving the above objects, a gate forming a semiconductor device according to the invention,

(a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계; (A) defining an active region by forming a device isolation film on a semiconductor substrate;

(b) 저장 전극 콘택 예정 영역과 이와 인접한 활성 영역 및 소자 분리막을 소정 두께 식각하는 단계; (B) a storage electrode contact will step of etching a predetermined thickness and an area adjacent to this active region and the device isolation film;

(c) 상기 식각된 영역 표면에 산소 이온 주입 공정으로 산화막을 형성하는 단계; (C) forming an oxide film in the oxygen ion implantation process on the etched surface areas; And

(d) 산소가 주입된 반도체 기판을 포함하는 전체 표면 상부를 산화시켜 상기 식각된 영역의 산화막의 두께가 식각되지 않은 영역의 산화막의 두께보다 더 두꺼운 게이트 산화막을 형성하는 단계; (D) oxidizing the entire surface of the substrate having a semiconductor substrate the oxygen is injected to form a gate oxide film thicker than the thickness of the oxide film of the oxide film thickness of the non-etched regions of the etched region; And

(e) 상기 게이트 산화막을 포함하는 전체 표면 상부에 게이트용 폴리실리콘층, 게이트 금속층 및 하드 마스크 질화막의 적층구조로 이루어진 게이트를 형성하는 단계 (E) forming a gate made of a whole surface upper gate polysilicon layer, the gate metal layer and the laminated structure of the hard mask nitride film for the gate oxide film, including the

를 포함하는 것을 특징으로 한다. In that it comprises the features.

이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다. Hereinafter will be described in detail with reference to the accompanying drawings, an embodiment of the present invention.

도 2a 내지 2d는 본 발명의 실시예에 따른 반도체 소자의 게이트 형성 방법을 도시한 단면도들이다. Figures 2a to 2d are sectional views showing a gate formation method of a semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 반도체 기판(110)에 소자 분리막(120)을 형성하여 활성 영역을 정의한다. Referring to Figure 2a, with the semiconductor substrate 110 to form a device isolation film 120 defines active regions.

도 2b를 참조하면, 전체 표면 상부에 감광막(미도시)을 형성하고, 저장 전극 콘택 예정 영역 및 이와 인접한 활성 영역 및 소자 분리막을 식각하기 위한 마스크(미도시)로 노광 및 현상하여 감광막 패턴(140)을 형성한다. Referring to Figure 2b, the photoresist (not shown) on the entire surface above the formation, and the storage electrode contact will area and its adjacent mask to etch the active region and the device isolation film is exposed and developed to the photosensitive film pattern as a (not shown) 140 ( ) to form.

도 2c를 참조하면, 감광막 패턴(140)을 마스크로 노출된 반도체 기판(110)을 식각하여 리세스한다. Referring to Figure 2c, by etching the semiconductor substrate 110 to expose the photoresist pattern 140 as a mask, and re-access.

다음으로, 감광막 패턴(140)을 마스크로 노출된 반도체 기판(110)에 산소를 주입하는 이온 주입 공정(200)을 수행하여 표면을 산화시킨다. Thereby following the oxidation of the surface by performing an ion implantation process 200, implanting oxygen into the semiconductor substrate 110 to expose the photoresist pattern 140 as a mask. 여기서, 이온 주입 공정(200)은 식각된 영역의 에지부 좌우측에 이온을 주입하는 경사 이온 주입 공정으로 할 수 있다. Here, the ion implantation process 200 may be in an oblique ion implantation process for implanting ions to the left and right edge portions of the etched area.

도 2d를 참조하면, 산소막이 형성된 반도체 기판(110) 상부의 감광막 패턴(140)을 제거한다. Referring to Figure 2d, to remove the semiconductor substrate 110, the photoresist pattern 140 of the upper film is formed oxygen.

도 2e 및 2f를 참조하면, 게이트 산화막(150)을 포함하는 전체 표면 상부에 게이트 폴리실리콘층(160), 게이트 실리사이드층(170) 및 하드 마스크 질화막(180)의 적층구조를 형성한다. Referring to Figure 2e, and 2f, and the entire surface of the substrate having a gate oxide film 150 to form a laminated structure of the gate polysilicon layer 160, a gate silicide layer 170 and a nitride film hard mask 180. 이후 상기 적층구조를 패터닝하여 게이트를 형성한다. After forming the gate by patterning the laminated structure.

다음으로, 게이트 측벽에 스페이서(미도시)를 형성하고 스페이서(미도시)를 포함하는 게이트들 사이에 이온을 주입하여 소스/드레인 영역을 형성하는 것을 더 포함할 수 있다. Next, to form a spacer (not shown) to the gate sidewalls, and implanting ions between the gate comprising a spacer (not shown) may further include forming a source / drain region.

본 발명에 따른 반도체 소자의 게이트 형성 방법은 리세스 게이트 패턴 형성 후 산소 주입 공정을 수행하여 리세스 게이트의 경사부 에지 영역 및 더미 게이트의 중첩 영역의 산화막 두께를 증가시킴으로써, GIDL( gate induced drain leakage) 전류를 감소시켜 DRAM의 리프레쉬 시간을 증가시킬 수 있고 리세스 게이트 영역을 형성하기 위한 감광막 패턴을 이용하여 산소 이온 주입 공정을 수행하기 때문에 별도의 마스크 공정이 필요 없어 원가를 절감할 수 있는 효과가 있다. A gate forming a semiconductor device according to the invention by increasing the thickness of the oxide film of the recess gate pattern is formed after the oxygen injection step to perform the recessed gates of the inclined portion edge region and the dummy gate overlap of the region, GIDL (gate induced drain leakage ) because it reduces the current carried by the oxygen ion implantation process by increasing the refresh time of the DRAM, and using the photoresist pattern for forming the recessed gate region do not require a separate mask process is an effect that it is possible to reduce the cost have.

Claims (2)

  1. (a) 반도체 기판에 소자 분리막을 형성하여 활성 영역을 정의하는 단계; (A) defining an active region by forming a device isolation film on a semiconductor substrate;
    (b) 저장 전극 콘택 예정 영역과 이와 인접한 활성 영역 및 소자 분리막을 소정 두께 식각하는 단계; (B) a storage electrode contact will step of etching a predetermined thickness and an area adjacent to this active region and the device isolation film;
    (c) 상기 식각된 영역 표면에 산소 이온 주입 공정으로 산화막을 형성하는 단계; (C) forming an oxide film in the oxygen ion implantation process on the etched surface areas; And
    (d) 산소가 주입된 반도체 기판을 포함하는 전체 표면 상부를 산화시켜 상기 식각된 영역의 산화막의 두께가 식각되지 않은 영역의 산화막의 두께보다 더 두꺼운 게이트 산화막을 형성하는 단계; (D) oxidizing the entire surface of the substrate having a semiconductor substrate the oxygen is injected to form a gate oxide film thicker than the thickness of the oxide film of the oxide film thickness of the non-etched regions of the etched region; And
    (e) 상기 게이트 산화막을 포함하는 전체 표면 상부에 게이트용 폴리실리콘층 패턴, 게이트 금속층 패턴 및 하드 마스크 질화막 패턴의 적층구조로 이루어진 게이트를 형성하는 단계 (E) forming a gate made of a whole surface upper gate polysilicon layer pattern, a gate metal pattern and the lamination structure of the nitride film hard mask pattern for the gate oxide film, including the
    를 포함하는 것을 특징으로 하는 반도체 소자의 게이트 형성 방법. A gate forming a semiconductor device comprising: a.
  2. 제 1 항에 있어서, According to claim 1,
    상기 (c) 단계의 이온 주입 공정은 상기 식각된 영역의 에지부 좌우측에 이온 주입하는 경사 이온 주입 공정인 것을 특징으로 하는 반도체 소자의 게이트 형성 방법. (C) the step of ion implantation with the gate forming a semiconductor device characterized in that the oblique ion implantation step for ion-implantation in the left and right edge portions of the etched area.
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