KR20060074707A - Method for forming wafer level package - Google Patents
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Abstract
본 발명은 웨이퍼 레벨 패키지의 제조방법에 관해 개시한 것으로서, 다수개의 본딩패드 및 스크라이브라인이 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상의 소자가 형성된 제 1면 및 그 이면인 제 2면에 각각 제 1및 제 2폴리머층을 코팅하는 단계와, 제 1폴리머층을 선택 식각하여 상기 스크라이브라인 및 본딩패드를 노출시키는 단계와, 스크라이브라인을 식각하여 상기 제 2폴리머층을 노출시키는 단계와, 상기 결과의 웨이퍼 제 1면 위에 상기 노출된 본딩패드 및 스크라이브라인 부위를 덮는 제 1금속패턴을 형성하는 단계와, 제 1금속패턴이 구비된 웨이퍼 제 1면 위에 제 1솔더마스크층을 형성하는 단계와, 제 2폴리머층을 선택 식각하여 스크라이브라인 부위에 해당되는 제 1금속패턴을 노출시키는 단계와, 상기 결과의 웨이퍼 제 2면 위에 노출된 상기 제 1금속패턴과 연결되는 제 2금속패턴을 형성하는 단계와, 제 2금속패턴이 구비된 웨이퍼 제 2면 위에 제 2솔더마스크층을 형성하는 단계와, 제 1및 제 2솔더마스크층을 선택 식각하여 제 1및 제 2금속패턴의 연장된 일부위를 노출시키는 각각의 제 1및 제 2솔더마스크를 형성하는 단계와, 제 1솔더마스크에 의해 노출된 제 1금속패턴에 베리어금속층을 개재시켜 솔더범프를 형성하는 단계와, 솔더범프를 리플로우시켜 솔더 볼을 형성하는 단계와, 솔더 볼이 구비된 웨이퍼 제 1면에 언더필 공정을 진행하여 단품의 웨이퍼 레벨 패키지를 제조하는 단계와, 단품의 웨이퍼레벨 패키지들을 수직방향 적층하여 정렬시키는 단계와, 적층된 단품의 웨이퍼 레벨 패키지들에 마운트테이프를 접착하여 고정시키는 단계와, 고정된 결과물에서 스크라이브라인에 해당되는 부위를 쏘잉하는 단계를 포함한다.The present invention relates to a method for manufacturing a wafer level package, comprising the steps of providing a wafer having a plurality of bonding pads and scribe brines, and a first surface on which a device on the wafer is formed and a second surface thereof, respectively. Coating the first and second polymer layers, selectively etching the first polymer layer to expose the scribe brine and bonding pads, etching the scribe brine to expose the second polymer layer, and the result Forming a first metal pattern covering the exposed bonding pads and scribe brines on a wafer first surface of the wafer; forming a first solder mask layer on the first surface of the wafer provided with the first metal pattern; Selectively etching the second polymer layer to expose the first metal pattern corresponding to the scribe line; and the image exposed on the resulting wafer second surface. Forming a second metal pattern connected to the first metal pattern, forming a second solder mask layer on the second surface of the wafer provided with the second metal pattern, and selecting the first and second solder mask layers Etching to form respective first and second solder masks exposing an extended portion of the first and second metal patterns, and interposing a barrier metal layer on the first metal pattern exposed by the first solder mask. Forming a solder bump, forming a solder ball by reflowing the solder bump, and performing an underfill process on the first surface of the wafer provided with the solder ball to manufacture a single wafer level package. Stacking and aligning wafer level packages vertically, adhering and securing the mount tape to the stacked unit wafer level packages; and Sawing the site to be sugared.
Description
도 1 내지 도 4는 일반적인 패키지의 단면도.1 to 4 are cross-sectional views of a typical package.
도 5a 내지 도 5l은 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도.5A to 5L are cross-sectional views of processes for explaining a method of manufacturing a wafer level package according to the present invention.
본 발명은 반도체 패키지의 제조방법에 관한 것으로서, 보다 구체적으로는 웨이퍼 레벨 패키지의 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor package, and more particularly, to a method of manufacturing a wafer level package.
오늘날 전자산업의 추세는 경량화, 소형화, 고속화, 다기능화, 고성능화되고 높은 신뢰성을 갖는 제품을 저렴하게 제조하는 것이다. 이와 같은 제품 설계의 목표 달성을 가능하게 하는 중요한 기술 중의 하나가 바로 패키지 조립 기술이다. 칩 스케일 패키지(또는 칩 사이즈 패키지)는 근간에 개발되어 제안되고 있는 새로운 패키지 유형으로서, 전형적인 플라스틱 패키지에 비하여 많은 장점들을 가지고 있다. 칩 스케일 패키지의 가장 큰 장점은 바로 패키지의 크기이다. The trend in today's electronics industry is to make products that are lighter, smaller, faster, more versatile, more powerful and more reliable. One of the key technologies that enables these product design goals is package assembly technology. Chip scale packages (or chip size packages) are a new type of package that has been developed and proposed in recent years and has many advantages over typical plastic packages. The biggest advantage of a chip scale package is its size.
도 1 내지 도 4는 일반적인 칩 스케일 패키지의 단면도로서, 이하에서 도면을 참고로 하여 패키지의 여러 유형 및 그에 대한 문제점을 설명하기로 한다.1 to 4 are cross-sectional views of a general chip scale package, and various types of packages and problems thereof will be described below with reference to the drawings.
BGA(Ball Grid Array)타입 적층 패키지는, 도 1에 도시된 바와 같이, 솔더 볼이 구비된 상부,하부 패키지를 테이프를 이용하여 적층시켜 상하의 솔더 볼을 전기적으로 도통시키는 구조를 가진다. 그러나, 상술한 BGA타입 적층 패키지는 테이프를 구부려서 상부, 하부 패키지를 연결시켜야 하기때문에 자동화 공정을 진행해야 하는 등 공정 진행에 따른 어려움이 있으며, 테이프의 탄성때문에 솔더 조인트(solder joing)의 신뢰성이 악화되는 단점이 있다. 또한, 솔더 볼이 패키지 몸체에 존재하기 때문에 외부로 트레이스(trace)를 연결해야 하는 문제점이 있다.The ball grid array (BGA) type stacked package, as shown in FIG. 1, has a structure in which upper and lower packages with solder balls are stacked using tape to electrically conduct upper and lower solder balls. However, the above-described BGA type laminated package has difficulty in the process such as the need to bend the tape to connect the upper and lower packages, and the automated process, and the reliability of the solder joint deteriorates due to the elasticity of the tape. There is a disadvantage. In addition, since the solder ball is present in the package body, there is a problem in that a trace must be connected to the outside.
Dense PAC타입 적층 패키지는, 도 2에 도시된 바와 같이, 먼저 기판에 패키지를 마운팅하고 언더필(underfill)을 실시하여 상부 패키지를 제작한 후, 동일한 방법으로 하부 패키지를 제작한다. 이어, 마운팅된 상부 패키지와 하부 패키지를 솔더를 이용하여 적층 패키지를 구현한다. In the Dense PAC type laminated package, as shown in FIG. 2, first, the package is mounted on the substrate and underfilled to manufacture the upper package, and then the lower package is manufactured in the same manner. Subsequently, the stacked upper package and the lower package are soldered to implement a laminated package.
그러나, 상술한 PAC타입 적층 패키지는 2개의 기판을 사용하고 또한 매개층과의 솔더링 공정을 진행해야 하므로 공정이 복잡하고, 많은 비용이 소요된다. 또한, 사이드(side)쪽으로 매개층이 차지하는 면적이 커짐으로써, 패키지의 단면적을 증가시키고, 솔더 볼 마운팅공정을 4회 이상 진행하여 언더필을 실시한 위치에서도 솔더 볼과 볼랜드 간의 화합물이 증가하게 되어 솔더 조인트의 신뢰성을 약화시키는 문제점이 있다. However, the above-described PAC type laminated package uses two substrates and also requires a soldering process with the intermediate layer, which makes the process complicated and expensive. In addition, the area occupied by the intermediate layer on the side increases, so that the cross-sectional area of the package is increased, and the compound between the solder ball and the ball land increases at the position where the underfill is performed by performing the solder ball mounting process four or more times. There is a problem of weakening the reliability.
TESSERA 적층 패키지는, 도 3에 도시된 바와 같이, 패키지나 반도체 칩의 두께를 얇게 한 후, 상부 패키지와 하부 패키지를 솔더볼을 이용하여 전기적으로 도통시키는 구조를 가진다. 그러나, TESSERA 적층 패키지는 기존 단품으로 구성된 패 키지에 대하여 적용하기가 어렵고, 새로운 구조의 패키지를 적층용으로 별도로 제작해야만 하고, 반도체 칩과 패키지를 상당히 얇은 두께로 제조해야 하므로, 공정이 까다로운 문제점이 있다.As shown in FIG. 3, the TESSERA laminated package has a structure in which the thickness of the package or the semiconductor chip is reduced, and then the upper package and the lower package are electrically connected using solder balls. However, the TESSERA laminated package is difficult to apply to a package consisting of existing single components, a new structured package has to be manufactured separately for lamination, and semiconductor chips and packages have to be manufactured in a very thin thickness, which makes the process difficult. have.
도 4는 개량된 BGA패키지로서, 고용량의 고밀도를 요구하는 현 상황에 대응하고자, 멀티칩(multi chip package)방식의 칩을 적층한 것이다. 개량된 BGA패키지는, 도 4에 도시된 바와 같이, 별도의 테이프사용없이 센터패드를 가진 반도체 칩들을 기판 상에 적층하고 센터패드를 반도체 칩의 외곽으로 연결하는 배선을 형성한 후, 기판 하부에 솔더 볼을 부착시킨 구조를 가진다. 그러나, 상술한 개량된 BGA타입 패키지는 반도체 칩들 사이에 기판을 개재시킴으로써, 몰드 플로우가 좋지 않아 제대로 충진되지 않거나 보이드(void)가 발생하며, 또한 센터패드와 기판을 연결시키는 본딩와이어로 인해 패키지 두께가 두꺼워지고 공정이 복잡해지는 문제점이 있다. FIG. 4 is an improved BGA package, in which a chip of a multi chip package method is stacked in order to cope with the current situation in which high capacity and high density are required. The improved BGA package, as shown in Figure 4, without the use of a separate tape to stack the semiconductor chip having a center pad on the substrate and to form a wiring for connecting the center pad to the outside of the semiconductor chip, and then It has a structure in which solder balls are attached. However, the above-described improved BGA type package includes a substrate between the semiconductor chips, so that the mold flow is poor, so that it may not be filled properly or voids may occur, and the package thickness may be due to the bonding wire connecting the center pad and the substrate. There is a problem that becomes thicker and the process is complicated.
그러나, 칩 스케일 패키지가 크기 면에서 절대적인 이점을 가지고 있는 반면, 상술한 바와 같이, 아직까지는 기존의 플라스틱 패키지에 비하여 여러모로 단점들을 안고 있는 것도 사실이다. 그 중의 하나는 신뢰성의 확보가 어렵다는 점이며, 다른 하나는 칩 스케일 패키지의 제조에 추가로 투입되는 제조 설비 및 소요되는 원부자재가 많고 제조 단가가 높아 가격 경쟁력이 떨어진다는 점이다. However, while the chip scale package has an absolute advantage in size, it is also true that as mentioned above, there are still many disadvantages compared to the conventional plastic package. One of them is that it is difficult to secure reliability, and the other is that there is a lot of manufacturing equipment and raw materials required for the manufacture of chip scale packages, and the manufacturing cost is low and the price competitiveness is low.
이와 같은 문제점을 해결할 수 있는 방안으로 웨이퍼 레벨(wafer level)에서의 칩 스케일 패키지가 대두되고 있다. 즉, 통상적인 웨이퍼 제조 공정을 통하여 반도체 웨이퍼(semiconductor wafer)가 제조되면 웨이퍼로부터 개별 칩을 분리하여 패키지 조립 공정을 거치게 된다. 패키지 조립 공정은 웨이퍼 제조 공정과는 다른 설비와 원부자재를 필요로 하는 전혀 별개의 공정이지만, 웨이퍼 레벨에서, 즉 웨이퍼로부터 개별 칩을 분리하지 않은 상태에서 완전한 제품으로서의 패키지를 제조할 수 있다. 그리고 패키지를 제조하는데 사용되는 제조 설비나 제조 공정에 기존 웨이퍼 제조설비, 공정들을 그대로 이용할 수 있다. 이는 패키지를 제조하기 위하여 추가로 소요되는 원부자재를 최소활 수 있음을 의미하기도 한다. In order to solve this problem, chip-scale packages are emerging at the wafer level. That is, when a semiconductor wafer is manufactured through a conventional wafer manufacturing process, individual chips are separated from the wafer and subjected to package assembly. The package assembly process is a completely separate process that requires different equipment and raw materials than the wafer manufacturing process, but it is possible to manufacture a package as a complete product at the wafer level, i.e. without separating individual chips from the wafer. Existing wafer manufacturing facilities and processes can be used for manufacturing facilities or manufacturing processes used to manufacture packages. This also means that it is possible to minimize the additional raw materials required to manufacture the package.
따라서, 상기 문제점을 해결하고자, 본 발명의 목적은 웨이퍼 레벨에서 플립칩 본딩 기술을 이용하여 적층 패키지를 구현함으로써, 와이어본딩 공정에서 불가능한 패드 재배열 및 패키지의 경박단소화가 가능한 웨이퍼 레벨 패키지의 제조방법을 제공하려는 것이다.Therefore, in order to solve the above problems, an object of the present invention is to implement a stack package using a flip chip bonding technology at the wafer level, a method of manufacturing a wafer level package capable of light and short and small size of the pad rearrangement and package impossible in the wire bonding process. Is to provide.
본 발명의 다른 목적은 패키지 공정을 단축하고 그에 따른 공정단가를 절감할 수 있는 웨이퍼 레벨 패키지의 제조방법을 제공하려는 것이다.Another object of the present invention is to provide a method for manufacturing a wafer level package that can shorten the packaging process and reduce the process cost.
상기 목적을 달성하고자, 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은 다수개의 본딩패드 및 스크라이브라인이 구비된 웨이퍼를 제공하는 단계와, 웨이퍼 상의 소자가 형성된 제 1면 및 그 이면인 제 2면에 각각 제 1및 제 2폴리머층을 코팅하는 단계와, 제 1폴리머층을 선택 식각하여 상기 스크라이브라인 및 본딩패드를 노출시키는 단계와, 스크라이브라인을 식각하여 상기 제 2폴리머층을 노출시키는 단계와, 상기 결과의 웨이퍼 제 1면 위에 상기 노출된 본딩패드 및 스크라이브라인 부위를 덮는 제 1금속패턴을 형성하는 단계와, 제 1금속패턴이 구비된 웨이퍼 제 1면 위에 제 1솔더마스크층을 형성하는 단계와, 제 2폴리머층을 선택 식각하여 스크라이브라인 부위에 해당되는 제 1금속패턴을 노출시키는 단계와, 상기 결과의 웨이퍼 제 2면 위에 노출된 상기 제 1금속패턴과 연결되는 제 2금속패턴을 형성하는 단계와, 제 2금속패턴이 구비된 웨이퍼 제 2면 위에 제 2솔더마스크층을 형성하는 단계와, 제 1및 제 2솔더마스크층을 선택 식각하여 제 1및 제 2금속패턴의 연장된 일부위를 노출시키는 각각의 제 1및 제 2솔더마스크를 형성하는 단계와, 제 1솔더마스크에 의해 노출된 제 1금속패턴에 베리어금속층을 개재시켜 솔더범프를 형성하는 단계와, 솔더범프를 리플로우시켜 솔더 볼을 형성하는 단계와, 솔더 볼이 구비된 웨이퍼 제 1면에 언더필 공정을 진행하여 단품의 웨이퍼 레벨 패키지를 제조하는 단계와, 단품의 웨이퍼레벨 패키지들을 수직방향 적층하여 정렬시키는 단계와, 적층된 단품의 웨이퍼 레벨 패키지들에 마운트테이프를 접착하여 고정시키는 단계와, 고정된 결과물에서 스크라이브라인에 해당되는 부위를 쏘잉하는 단계를 포함한 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a wafer level package according to the present invention comprises the steps of providing a wafer provided with a plurality of bonding pads and scribe brine, and on the first surface and the second surface that is formed on the wafer on the wafer Coating each of the first and second polymer layers, selectively etching the first polymer layer to expose the scribe brine and bonding pads, etching the scribe brine to expose the second polymer layer, Forming a first metal pattern covering the exposed bonding pads and the scribe brine portion on the resultant wafer first surface, and forming a first solder mask layer on the first surface of the wafer having the first metal pattern; And selectively etching the second polymer layer to expose the first metal pattern corresponding to the scribing site, and the furnace on the resultant wafer second surface. Forming a second metal pattern connected to the extracted first metal pattern, forming a second solder mask layer on a second surface of the wafer provided with the second metal pattern, and first and second solder mask layers Selectively etching to form respective first and second solder masks exposing extended portions of the first and second metal patterns, and forming a barrier metal layer on the first metal pattern exposed by the first solder mask. Forming intervening solder bumps, reflowing the solder bumps to form solder balls, and performing an underfill process on the first surface of the wafer provided with the solder balls to produce a single wafer level package; Vertically stacking and aligning the individual wafer-level packages, adhering and fixing the mount tape to the stacked individual wafer-level packages, and scribing at the fixed result It characterized in that it comprises a step of sawing a portion corresponding to the phosphorus.
상기 제 1및 제 2솔더마스크층은 폴리머층을 이용한다.The first and second solder mask layers use a polymer layer.
상기 제 1금속패턴 및 제 2금속패턴은 씨드금속층을 증착 및 패터닝하여 형성한다.The first metal pattern and the second metal pattern are formed by depositing and patterning a seed metal layer.
상기 언더필 공정은 비전도성 타입의 플레이트를 스프레이 및 스핀코팅 중 어느 하나의 방식으로 공급한다.The underfill process supplies non-conductive type plates in either spray or spin coating manner.
상기 쏘잉공정은 브레이드 및 레이저 중 어느 하나를 이용한다.The sawing process uses any one of a braid and a laser.
상기 제 1솔더마스크에 의해 노출된 제 1금속패턴에 베리어금속층을 개재시켜 솔더범프를 형성하는 단계는, 제 1솔더마스크가 구비된 웨이퍼 제 1면 위에 베리어금속막 및 제 1금속패턴의 연장된 일부위와 대응되는 소정 영역를 노출시키는 감광막패턴을 형성하는 단계와, 감광막패턴에 의해 노출된 베리어금속층에 솔더범프를 형성하는 단계와, 감광막패턴을 제거하는 단계와, 베리어금속막을 선택 식각하여 상기 솔더범프의 하부에 잔류되도록 하는 단계를 포함한다.Forming a solder bump by interposing a barrier metal layer on the first metal pattern exposed by the first solder mask may include extending the barrier metal layer and the first metal pattern on the first surface of the wafer having the first solder mask. Forming a photoresist pattern that exposes a predetermined region corresponding to a portion of the top, forming a solder bump on the barrier metal layer exposed by the photoresist pattern, removing the photoresist pattern, and selectively etching a barrier metal layer to the solder bump Remaining at the bottom of the substrate.
(실시예)(Example)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5a 내지 도 5l은 본 발명에 따른 웨이퍼 레벨 패키지의 제조방법을 설명하기 위한 공정별 단면도이다. 5A to 5L are cross-sectional views of processes for describing a method of manufacturing a wafer level package according to the present invention.
본 발명에 따른 웨이퍼 레벨 패키지의 제조방법은, 도 5a에 도시된 바와 같이, 다수개의 본딩패드(11a) 및 스크라이브라인(11b)이 구비된 웨이퍼(11)를 제공한다. 여기서, 웨이퍼(11) 상의 소자가 형성된 면을 제 1면이라 하고, 그 이면을 제 2면으로 설명하기로 한다.The method of manufacturing a wafer level package according to the present invention provides a
이어, 웨이퍼(11)의 제 2면을 그라인딩(grinding)한 후, 제 1면 및 제 2면에 탄성계수가 높은 폴리머층을 코팅하여 각각 제 1및 제 2폴리머층(13)(15)를 형성한다. Subsequently, after grinding the second surface of the
도 5b에 도시된 바와 같이, 제 1폴리머층을 식각하여 스크라이브라인(11b) 및 본딩패드(11a)를 노출시킨 다음, 스크라이브라인을 선택 식각하여 웨이퍼(11)이 면의 제 2폴리머층(15)을 노출시킨다.As shown in FIG. 5B, the first polymer layer is etched to expose the
도 5c에 도시된 바와 같이, 상기 결과의 웨이퍼(11) 제 1면 위에 제 1씨드금속층(미도시)을 스퍼터링 또는 증착한 다음, 감광막(미도시)을 이용하여 제 1씨드금속층을 식각하여 제 1폴리머층(13)에 의해 노출된 본딩패드(11a) 및 스크라이브라인 부위를 덮는 제 1금속패턴(17)을 형성한다.As shown in FIG. 5C, after sputtering or depositing a first seed metal layer (not shown) on the first surface of the
도 5d에 도시된 바와 같이, 제 1금속패턴(17)이 구비된 웨이퍼 제 1면 위에 제 1솔더마스크층(19)을 형성한다. 이때, 제 1솔더마스크층(19)은 제 1금속패턴을 보호하고 솔더마스크 역할을 하는 것으로서, 폴리머를 코팅처리한 것을 이용한다. 이어, 제 2폴리머층(15)을 식각하여 스크라이브라인 부위에 해당되는 제1금속패턴(17)을 노출시킨다.As shown in FIG. 5D, the first
도 5e에 도시된 바와 같이, 웨이퍼 결과물의 제 2면 위에 제 2씨드금속층9미도시)을 스퍼터링(또는 증착) 및 식각하여 노출된 제 1금속패턴(17)과 연결되는 제 2금속패턴(21)을 형성한다. 그런다음, 제 2금속패턴(21)이 구비된 웨이퍼 제 2면 전면에 제 2솔더마스크층(23)을 형성한다. 이때, 제 2솔더마스크층(23)은 제 1솔더마스크층(19)와 마찬가지로 폴리머를 코팅처리한 것을 이용한다.As shown in FIG. 5E, the
도 5f에 도시된 바와 같이, 제 1및 제 2솔더마스크층을 선택 식각하여 제 1및 제 2금속패턴의 연장된 일부위를 노출시키는 각각의 제 1및 제 2솔더마스크(20)(24)를 형성한다. 이때, 노출된 제 1및 제 2금속패턴의 연장된 일부위는 솔더범프 형성영역에 해당된다. 한편, 웨이퍼 레벨 패키지를 구현하지 않을 경우, 즉 단품의 웨이퍼 레벨 패키지를 제작할 시에는 제 2솔더마스크층을 식각하지 않는다.As shown in FIG. 5F, the respective first and second solder masks 20, 24 that selectively etch the first and second solder mask layers to expose an extended portion of the first and second metal patterns. To form. In this case, an extended portion of the exposed first and second metal patterns corresponds to the solder bump forming region. On the other hand, when the wafer level package is not implemented, that is, when manufacturing a single wafer level package, the second solder mask layer is not etched.
도 5g에 도시된 바와 같이, 제 1솔더마스크(20)가 구비된 웨이퍼 제 1면 위에 베리어금속층(25)을 형성하고 나서, 베리어금속층(25) 위에 제 1금속패턴의 연장된 일부위와 대응되는 영역을 노출시키는 감광막패턴(27)을 형성한다. 이때, 베리어금속층(25)은 UBM(Under Bump Metal)에 해당된다.As shown in FIG. 5G, the
도 5h에 도시된 바와 같이, 감광막패턴(27)에 의해 노출된 베리어금속층(25)에 솔더범프(29)를 형성한다. 이때, 솔더 범프 대신 Cu범프 또는 Au 범프를 사용할 수도 있다.As shown in FIG. 5H, solder bumps 29 are formed in the
이어, 감광막패턴을 제거한 다음, 도 5i에 도시된 바와 같이, 베리어금속층을 선택 식각하여 솔더범프(29)의 하부에만 잔류되도록 한다. 그 다음, 솔더범프(29)를 리플로우하여 볼 형상의 솔더 볼(31)을 형성한다. 한편, 도 5i에서 미설명된 도면부호 29a는 식각 후 잔류된 베리어금속층을 나타낸 것이다.Subsequently, after removing the photoresist pattern, as shown in FIG. 5I, the barrier metal layer is selectively etched so as to remain only in the lower portion of the solder bumps 29. Next, the solder bumps 29 are reflowed to form ball-shaped
도 5j에 도시된 바와 같이, 솔더 볼(31)이 구비된 웨이퍼 제 1면에 언더필 공정 또는 필름 내부에 전도성 알갱이가 불균일하게 포함되어 있고 필름 표면에는 점착성 물질이 도포된 ACF(Anisotropic Conductive dhesive Film)를 열압착하여 단품의 웨이퍼 레벨 패키지 제조를 완료한다. 이때, 언더필 공정은 비전도성 타입의 플레이트를 스프레이 및 스핀코팅 중 어느 하나의 방식으로 공급한다.As shown in FIG. 5J, an anisotropic conductive conductive film (ACF) in which an underfill process or a non-uniformly conductive grain is contained in a film on the first surface of the wafer provided with the
도 5k에 도시된 바와 같이, 도 5j의 단품 웨이퍼 레벨 패키지들을 수직방향 적층하여 정렬시키고 나서, 적층된 단품의 웨이퍼 레벨 패키지들에 마운트테이프(미도시)를 접착하여 고정시킨다. As shown in FIG. 5K, the unitary wafer level packages of FIG. 5J are vertically stacked and aligned, and then a mounting tape (not shown) is adhered to and secured to the stacked unit wafer level packages.
이어, 고정된 결과물에서 스크라이브라인에 해당되는 부위를 쏘잉하고 마운 트테이프를 제거하여, 도 5l에 도시된 바와 같은 웨이퍼 레벨 패키지 제조를 완료한다. 이때, 쏘잉공정은 브레이드(blade)(35) 및 레이저(laser) 중 어느 하나를 이용한다.Subsequently, the fixed result is sawed and the mounting tape removed from the site corresponding to the scribebrain to complete the wafer level package fabrication as shown in FIG. 5L. In this case, the sawing process uses any one of a
한편, 본 발명에서는 2개의 단품 웨이퍼 레벨 패키지들을 적층한 것을 예로 하여 설명하였지만, 2개 이상의 다층 적층 구조로의 구현이 가능하다.Meanwhile, the present invention has been described with an example of stacking two single wafer level packages, but two or more multilayer stack structures may be implemented.
이상에서 설명한 바와 같이, 본 발명은 웨이퍼 레벨에서 범프를 형성하고 웨이퍼 적층까지 구현이 가능하여 패키지 공정을 단축할 수 있으며, 그에 따른 공정단가를 절감할 수 있다.As described above, the present invention can form bumps at the wafer level and implement the wafer stacking to shorten the packaging process, thereby reducing the process cost.
또한, 본 발명은 웨이퍼 양면에 탄성계수가 높은 폴리머를 형성함으로써, 웨이퍼 또는 패키지의 튀틀림(warpage)현상을 최소화할 수 있다. 따라서, 웨이퍼 적층 시의 공정 안정성 확보 및 솔더 조인트의 신뢰성을 향상시킬 수 있다.In addition, the present invention can minimize the warpage of the wafer or package by forming a polymer having a high modulus of elasticity on both sides of the wafer. Therefore, process stability at the time of wafer lamination and the reliability of a solder joint can be improved.
한편, 웨이퍼 레벨에서 플립칩 본딩 기술을 이용한 적층 패키지를 구현함으로써, 와이어본딩 공정에서 불가능한 패드 재배열 및 패키지의 경박단소화가 가능하며, 또한 다핀, 고용량화가 가능하다.On the other hand, by implementing a stack package using a flip chip bonding technology at the wafer level, it is possible to reduce the pad rearrangement and light and short reduction of the package, which is impossible in the wire bonding process, and also to increase the size of the pins and the high capacity.
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