KR20060072835A - Method for forming metal wiring for semiconductor device and semiconductor device therefore - Google Patents

Method for forming metal wiring for semiconductor device and semiconductor device therefore Download PDF

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Abstract

본 발명은 별도의 사진 및 식각 공정을 진행함이 없이 간단하게 이중 구조의 금속 배선을 형성하여 프로빙 문제 및 오염 문제를 해결하고 반도체 소자의 제조원가를 낮추고 반도체 소자의 수율을 높일 수 있는 반도체 소자에서의 금속 배선 형성방법을 제공한다.The present invention is to solve the probing and contamination problems by simply forming a double-structured metal wiring without a separate photo and etching process, to reduce the manufacturing cost of the semiconductor device and to increase the yield of the semiconductor device Provided is a method for forming metal wiring.

본 발명에 따른 금속 배선 형성방법은 하부의 기판과 전기적으로 연결되고 상부가 외부로 노출되는 반도체 소자에서의 금속 배선을 형성하는 방법이다. 구체적으로 하부의 기판과 전기적으로 절연되는 층간 절연막을 형성하고, 층간 절연막을 식각하여 하부의 기판과 연결되고 외부와 노출되는 콘택홀 및 배선라인을 형성한다. 콘택홀 및 배선라인이 충분히 충진되도록 층간 절연막을 포함하는 기판의 전면에 제1 금속층을 증착하고, 제1 금속층에 제1 평탄화 공정을 진행하여 제1 금속층의 상부가 층간 절연막의 상부 보다 아래에 위치하도록 연마한다. 제1 금속층 및 층간 절연막을 포함하는 기판의 전면에 제2 금속층을 증착하고 층간 절연막이 노출되도록 제2 금속층에 제2 평탄화한다. The metal wire forming method according to the present invention is a method of forming metal wires in a semiconductor device electrically connected to a lower substrate and exposed to the outside. Specifically, an interlayer insulating film electrically insulated from the lower substrate is formed, and the interlayer insulating layer is etched to form contact holes and wiring lines connected to the lower substrate and exposed to the outside. The first metal layer is deposited on the entire surface of the substrate including the interlayer insulating layer so as to sufficiently fill the contact hole and the wiring line, and the first metal layer is subjected to the first planarization process so that the upper part of the first metal layer is positioned below the upper part of the interlayer insulating film. Polish it to A second metal layer is deposited on the entire surface of the substrate including the first metal layer and the interlayer insulating film, and second planarized on the second metal layer to expose the interlayer insulating film.

반도체 소자, 층간 절연막, 금속 배선, 콘택홀Semiconductor device, interlayer insulating film, metal wiring, contact hole

Description

반도체 소자의 금속 배선 형성방법 및 그 반도체 소자{Method for forming metal wiring for semiconductor device and semiconductor device therefore}Method for forming metal wiring for semiconductor device and semiconductor device thereof

도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들1A through 1D are cross-sectional views sequentially showing a method of forming a metal wiring in a semiconductor device according to the related art.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들2A through 2D are cross-sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to an embodiment of the present invention.

<도면의 주요부분들에 대한 참조 부호들의 설명><Description of Reference Symbols for Main Parts of Drawings>

210 : 층간절연막 220: 제1 금속배선210: interlayer insulating film 220: first metal wiring

270 : 제2 금속배선 270: second metal wiring

본 발명은 반도체 소자의 형성방법 및 그에 따른 구조에 관한 것으로, 보다 상세하게는 반도체 소자에서의 하부 트랜지터 제조 공정이 완료된 후 금속 배선의 형성단계를 줄여 제조원가를 저감할 수 있는 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a semiconductor device and a structure thereof, and more particularly to a metal in a semiconductor device capable of reducing manufacturing costs by reducing a step of forming metal wiring after the lower transistor manufacturing process in the semiconductor device is completed. It relates to a wiring forming method and a structure thereof.

일반적으로, 반도체 소자에서의 금속 배선 재료로 알루미늄(Al) 또는 텅스텐 (W)이 많이 사용되었으나, 알루미늄 또는 텅스텐은 융점이 낮고, 비저항이 높아서 초고집적 반도체 소자에는 적합하지 않게 되었다. 따라서, 현재에는 반도체 소자의 초고집적화에 따라 비저항은 낮고 일렉트로마이그레이션(electromigration; EM) 및 스트레스마이그레이션(stressmigration; SM) 등의 신뢰성이 우수한 구리(Cu)가 이용되고 있다. 금속 배선 재료로서 구리는 녹는점이 1080℃로서 비교적 높을 뿐만 아니라, 비저항은 1.7μΩ㎝로서 매우 낮은 장점이 있다.In general, aluminum (Al) or tungsten (W) has been widely used as a metal wiring material in semiconductor devices, but aluminum or tungsten has a low melting point and high resistivity, making it unsuitable for ultra-high density semiconductor devices. Accordingly, copper (Cu) having low specific resistance and excellent reliability such as electromigration (EM) and stress migration (SM) has been used in accordance with ultra-high integration of semiconductor devices. As a metal wiring material, copper has a relatively high melting point of 1080 DEG C as well as a very low resistivity of 1.7 mu OMEGA cm.

그러나, 반도체 소자의 검사를 실시하기 위해 노출되는 마지막 금속 배선은 프로빙(probing) 문제와 오염 문제 등으로 인하여 구리가 아닌 다른 금속으로 형성하여야 한다. However, the last metal wire exposed for the inspection of the semiconductor device should be formed of a metal other than copper due to probing problems and contamination problems.

도 1a 내지 도 1d는 종래의 기술에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 종래의 기술을 간략히 살펴보면 다음과 같다. 1A to 1D are cross-sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to the prior art, which will be briefly described as follows.

도 1a를 참조하면, 하부에 트랜지스터 및 다층의 금속 배선 공정이 형성된 기판 상에 층간 절연막(210)을 형성하고, 다마신 공정으로 구리 배선층(120)을 형성한다. Referring to FIG. 1A, an interlayer insulating layer 210 is formed on a substrate on which a transistor and a multi-layer metal wiring process are formed, and a copper wiring layer 120 is formed by a damascene process.

이어서, 도 1b를 참조하면, 상기 구리 배선층(120)이 형성된 층간 절연막(110) 상에 추가 산화막(130)을 형성한 후, 포토레지스트를 도포하고 사진 공정을 진행하여 식각마스크 패턴(140)을 형성한다. Subsequently, referring to FIG. 1B, after the additional oxide layer 130 is formed on the interlayer insulating layer 110 on which the copper wiring layer 120 is formed, a photoresist is applied and a photo process is performed to form the etch mask pattern 140. Form.

이어서, 도 1c를 참조하면, 상기 식각마스크 패턴(140)을 이용하여 식각 공정을 진행함에 의해 상기 구리 배선층(120)과 연결되도록 추가 산화막 패턴(130)을 형성한 후, 기판 전면에 금속층(150)을 증착한다. 다음으로, 상기 금속층(150) 상에 포토레지스트를 도포하고 사진 공정을 진행하여 식각마스크 패턴(180)을 형성한다. Subsequently, referring to FIG. 1C, after forming an additional oxide layer pattern 130 to be connected to the copper wiring layer 120 by performing an etching process using the etching mask pattern 140, the metal layer 150 is formed on the entire surface of the substrate. E). Next, a photoresist is applied on the metal layer 150 and a photo process is performed to form an etch mask pattern 180.

이어서, 도 1d를 참조하면, 상기 식각마스크 패턴(180)을 이용하여 식각 공정을 진행하여 상기 금속층(150)을 식각함에 의해 구리층 상에 구리와 다른 재질의 금속층(150)을 형성한다. Subsequently, referring to FIG. 1D, the metal layer 150 is formed on the copper layer by etching the metal layer 150 by performing an etching process using the etching mask pattern 180.

상술한 바와 같이, 종래의 기술에 따른 반도체 소자에서의 금속 배선 형성방법에 의하면, 초집적 반도체 소자의 검사를 실시하기 위하여 구리배선층 상에 별도의 금속층을 형성함에 있어 복잡한 공정을 진행하게 되기 때문에 반도체 소자의 제조원가가 상승하고, 복잡한 공정에 의하여 반도체 소자의 수율이 저감되는 문제가 발생된다.As described above, according to the method of forming a metal wiring in a semiconductor device according to the related art, a semiconductor device has a complicated process of forming a separate metal layer on a copper wiring layer in order to inspect a super-integrated semiconductor device. The production cost of the device rises, and a problem arises in that the yield of the semiconductor device is reduced by a complicated process.

따라서, 본 발명의 목적은 상기한 종래의 문제점들을 해결할 수 있는 반도체 소자에서의 금속 배선 형성방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for forming metal wirings in a semiconductor device that can solve the above-mentioned conventional problems.

본 발명의 다른 목적은 초고집적 반도체 소자의 검사를 실시하기 위하여 구리배선층 상에 별도의 금속층을 형성함에 있어 금속 배선 형성방법을 간소화하여 제조원가를 낮추고, 수율을 증가시킬 수 있는 반도체 소자를 제공하는 것이다.Another object of the present invention is to provide a semiconductor device capable of reducing manufacturing costs and increasing yield by simplifying a metal wiring forming method in forming a separate metal layer on a copper wiring layer to inspect an ultra-high density semiconductor device. .

상기의 목적을 달성하기 위하여, 본 발명의 하나의 특징에 따른 금속 배선 형성방법은, 하부의 기판과 전기적으로 연결되고 상부가 외부로 노출되는 반도체 소자에서의 금속 배선을 형성하는 방법으로서, In order to achieve the above object, a metal wiring forming method according to an aspect of the present invention, as a method of forming a metal wiring in a semiconductor device electrically connected to the lower substrate and the top is exposed to the outside,

a) 하부의 기판과 전기적으로 절연되는 층간 절연막을 형성하는 단계;a) forming an interlayer insulating film electrically insulated from the underlying substrate;

b) 상기 층간 절연막을 식각하여 하부의 기판과 연결되고, 외부와 노출되는 콘택홀 및 배선라인을 형성하는 단계;b) etching the interlayer insulating film to form contact holes and wiring lines connected to the lower substrate and exposed to the outside;

c) 상기 콘택홀 및 배선라인이 충진되도록 상기 층간 절연막을 포함하는 기판의 전면에 제1 금속층을 증착하는 단계;c) depositing a first metal layer on an entire surface of the substrate including the interlayer insulating layer to fill the contact hole and the wiring line;

d) 상기 제1 금속층에 제1 평탄화하여 상기 제1 금속층의 상부가 상기 층간 절연막의 상부 보다 아래에 위치하도록 연마하는 단계;d) first planarizing the first metal layer to polish the upper portion of the first metal layer below the upper portion of the interlayer insulating film;

e) 상기 제1 금속층 및 상기 층간 절연막을 포함하는 기판의 전면에 제2 금속층을 증착하는 단계; 및e) depositing a second metal layer on an entire surface of the substrate including the first metal layer and the interlayer insulating film; And

f) 상기 층간 절연막이 노출되도록 상기 제2 금속층에 제2 평탄화하는 단계를 포함한다. f) second planarizing the second metal layer to expose the interlayer insulating film.

본 발명의 다른 특징에 따른 금속 배선 형성방법은, 층간 절연막으로 둘러싸이고, 하부는 기판과 연결되며, 상부는 외부로 노출되는 콘택홀 및 배선라인이 형성된 반도체 소자에서의 금속 배선 형성방법으로서,According to another aspect of the present invention, there is provided a metal wiring forming method, wherein the metal wiring is formed in a semiconductor device in which contact holes and wiring lines are surrounded by an interlayer insulating film, a lower portion is connected to a substrate, and an upper portion is exposed to the outside.

a) 상기 콘택홀 및 배선라인이 충분히 충진되도록 상기 기판 전면에 제1 금속층을 형성하는 단계;a) forming a first metal layer on the entire surface of the substrate to sufficiently fill the contact holes and the wiring lines;

b) 상기 층간 절연막을 연마 정지막으로 이용하여 상기 제1 금속층을 과도 연마함에 의해 상기 제1 금속층 상부에 트렌치를 형성하는 단계;b) forming a trench over the first metal layer by overpolishing the first metal layer using the interlayer insulating film as a polishing stop film;

c) 상기 트렌치가 충분히 충진되도록 상기 제1 금속층 및 상기 층간 절연막 의 상부에 제2 금속층을 형성하는 단계; 및c) forming a second metal layer on top of the first metal layer and the interlayer insulating film to sufficiently fill the trench; And

d) 상기 제2 금속층의 상부가 외부로 노출되도록 상기 제2 금속층을 평탄화하는 단계를 포함한다.d) planarizing the second metal layer such that an upper portion of the second metal layer is exposed to the outside.

본 발명의 또 다른 특징에 따른 반도체 소자는, 층간 절연막으로 둘러싸이고 하부는 기판과 전기적으로 연결되고 상부는 외부로 노출되도록 형성되는 금속 배선 구조를 포함하는 반도체 소자로서,A semiconductor device according to another aspect of the present invention is a semiconductor device including a metal wiring structure formed to be surrounded by an interlayer insulating film, a lower portion of which is electrically connected to a substrate, and an upper portion thereof is exposed to the outside.

상기 금속 배선 구조는 제1 및 제2 금속 배선층이 서로 다른 재질로 형성되고, The metal wiring structure is formed of a material different from the first and second metal wiring layers,

상기 제1 금속 배선층은 층간 절연막으로 둘러싸이고, 하부는 기판과 연결되며, 상기 제2 금속 배선층은 하부의 상기 제1 금속 배선층과 전기적으로 연결되고, 상부는 상기 층간 절연막의 상부와 동일선상에 위치하여 외부로 노출된다.The first metal wiring layer is surrounded by an interlayer insulating film, a lower portion thereof is connected to a substrate, and the second metal wiring layer is electrically connected to the first metal wiring layer below, and an upper portion thereof is collinear with an upper portion of the interlayer insulating layer. Is exposed to the outside.

이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다양한 실시예에서의 설명들은 본 발명이 속하는 기술분야의 통상의 지식을 가지는 자에게 본 발명의 보다 철저한 이해를 돕기 위한 의도 이외에는 다른 의도없이 예를 들어 도시되고 한정된 것에 불과하므로, 본 발명의 범위를 제한하는 것으로 사용되어서는 아니될 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. The descriptions in the various embodiments are only shown and limited by way of example and without intention other than the intention to help those of ordinary skill in the art to more thoroughly understand the present invention, and thus the scope of the present invention. It should not be used as a limitation.

도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선을 형성하는 방법을 차례로 보여주는 공정 단면도들로서, 첨부된 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법을 구체적으로 살펴보면 다음과 같다. 2A through 2D are cross-sectional views sequentially illustrating a method of forming a metal wiring in a semiconductor device according to an embodiment of the present invention. Referring to FIGS. 2A through 2D, the semiconductor device according to the embodiment of the present invention may be used. Looking at the method of forming a metal wiring in detail as follows.

먼저, 도 2a를 참조하면, 하부에 트랜지스터 및 다층의 금속 배선이 형성된 반도체 기판 상에 하부와 전기적으로 절연하는 층간 절연막(210)을 형성한다. 이어서, 싱글 다마신 공정 또는 듀얼 다마신 공정으로 층간 절연막의 일부분을 식각하여 비아 콘택홀(via contact hole) 및 트랜치(trench)로 이루어진 다마신 패턴(damascene pattern)을 형성한 후, 다마신 패턴이 충분히 충진되도록 제1 금속층을 증착한다. 이어서, 상기 제1 금속층에 상기 층간 절연막이 노출될 때까지 제1 평탄화 공정을 진행하여 제1 금속층(220)의 상부가 노출되도록 연마한다. First, referring to FIG. 2A, an interlayer insulating layer 210 electrically insulating the lower portion is formed on a semiconductor substrate on which a transistor and multilayer metal wirings are formed. Subsequently, a portion of the interlayer insulating layer is etched by a single damascene process or a dual damascene process to form a damascene pattern composed of via contact holes and trenches, and then the damascene pattern is formed. The first metal layer is deposited to be sufficiently filled. Subsequently, a first planarization process is performed until the interlayer insulating layer is exposed to the first metal layer, and the upper surface of the first metal layer 220 is polished.

제1 금속층(220)은 비저항은 낮고 일렉트로마이그레이션 및 스트레스마이그레이션 등의 신뢰성이 우수한 구리 재질을 사용하여 형성할 수 있다.The first metal layer 220 may be formed using a copper material having a low specific resistance and excellent reliability such as electromigration and stress migration.

이어서, 도 2b를 참조하면, 상기 제1 평탄화 공정을 진행함에 있어 제1 금속층(220)의 상부가 층간 절연막(210)의 상부 보다 아래에 위치하도록 제1 금속층을 과도 연마한다. Subsequently, referring to FIG. 2B, in the first planarization process, the first metal layer is excessively polished such that an upper portion of the first metal layer 220 is positioned below the upper portion of the interlayer insulating layer 210.

상기 제1 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등을 사용하여 진행되며, 층간 절연막(210)을 연마 정지막으로 이용하여 제1 금속의 연마율이 높고, 상대적으로 층간 절연막의 연마율이 낮도록 선택비를 조절하여 선택적으로 연마한다. The first planarization process is performed using a chemical mechanical polishing (CMP) or etch-back method, and the polishing rate of the first metal is high by using the interlayer insulating film 210 as a polishing stop film, and Thus, the polishing rate is selectively polished by adjusting the selectivity so that the polishing rate of the interlayer insulating film is low.

또한, 상기 제1 평탄화 공정은 제1 금속층(220)의 상부가 층간 절연막(210)의 상부 보다 아래에 위치하도록 과도 연마한다. 그 결과로서, 제1 금속층(220)이 형성된 부분에는 일정 깊이를 갖는 트렌치가 형성된다. In addition, the first planarization process is excessively polished so that the upper portion of the first metal layer 220 is positioned below the upper portion of the interlayer insulating layer 210. As a result, a trench having a predetermined depth is formed in a portion where the first metal layer 220 is formed.

이어서, 도 2c를 참조하면, 상기 트렌치가 충분히 충진되도록 제1 금속층 (220) 및 층간 절연막(210)의 상부에 제2 금속층(270)을 증착한다. Subsequently, referring to FIG. 2C, the second metal layer 270 is deposited on the first metal layer 220 and the interlayer insulating layer 210 to sufficiently fill the trench.

제2 금속층(270)은 제1 금속층(220)과 다른 재질의 금속 재질로 형성되며, 프로빙 문제 및 오염 문제 등을 고려하여 알루니늄 또는 텅스텐 재질로 형성될 수 있다. The second metal layer 270 may be formed of a metal material different from the first metal layer 220, and may be formed of aluminum or tungsten in consideration of probing problems and contamination problems.

이어서, 도 2d를 참조하면, 제2 금속층(270)에 층간 절연막(220)이 노출될 때까지 제2 평탄화 공정을 진행하여 상기 제2 금속층(270)이 상부에 노출되도록 연마한다. Subsequently, referring to FIG. 2D, the second planarization process is performed until the interlayer insulating layer 220 is exposed to the second metal layer 270, and the second metal layer 270 is polished to be exposed to the upper portion.

마찬가지로, 상기 제2 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법 등을 사용하여 진행되며, 층간 절연막(210)을 연마 정지막으로 이용하여 제2 금속의 연마율이 높고, 상대적으로 층간 절연막의 연마율이 낮도록 선택비를 조절하여 선택적으로 연마한다. 다만, 상기 제2 평탄화 공정은 제1 평탄화 공정과는 달리, 제2 금속층(270)의 상부와 층간 절연막(210)의 상부가 동일선상에 위치하도록 평탄화 공정이 조절된다. Similarly, the second planarization process is performed using a chemical mechanical polishing (CMP) or etch-back method, and the polishing rate of the second metal is high by using the interlayer insulating film 210 as a polishing stop film. Therefore, the polishing rate is selectively polished by adjusting the selectivity such that the polishing rate of the interlayer insulating film is relatively low. However, unlike the first planarization process, the second planarization process is controlled such that the upper portion of the second metal layer 270 and the upper portion of the interlayer insulating layer 210 are positioned on the same line.

따라서, 층간 절연막(210)으로 둘러싸이는 다마신 패턴에 하부와 전기적으로 연결되는 제1 금속층(220)이 형성되고, 제1 금속층(220)의 상부에는 외부로 노출되는 제2 금속층(270)이 형성된 모습이 보여진다. 그리고, 제2 금속층(270)의 상부는 층간 절연막(210)의 상부와 동일 선상에 위치되도록 형성된다. Accordingly, the first metal layer 220 electrically connected to the lower portion is formed in the damascene pattern surrounded by the interlayer insulating layer 210, and the second metal layer 270 exposed to the outside is formed on the upper portion of the first metal layer 220. The formed figure is shown. The upper portion of the second metal layer 270 is formed on the same line as the upper portion of the interlayer insulating layer 210.

본 발명의 실시예에서는 도면에 도시하지 아니하였으나, 층간 절연막(210) 상에 확산 장벽층이 형성될 수 있으며, 이 경우에는 확산 장벽층이 연마 정지막으로서의 역할을 담당한다. Although not shown in the drawings, a diffusion barrier layer may be formed on the interlayer insulating layer 210, and in this case, the diffusion barrier layer serves as a polishing stop layer.

상술한 바와 같이, 본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조에 의하면, 다마신 패턴에 금속 배선을 형성함에 있어 별도의 사진 및 식각 공정을 진행함이 없이 간단하게 제1 금속층과 상기 제1 금속층과 다른 재질의 제2 금속층으로 형성된 이중 구조의 금속 배선을 형성할 수 있다. As described above, according to the method of forming a metal wire in the semiconductor device and the structure thereof according to the embodiment of the present invention, in forming the metal wire in the damascene pattern, it is simply performed without a separate photo and etching process. A metal wiring having a dual structure formed of a first metal layer and a second metal layer different from the first metal layer may be formed.

따라서, 반도체 소자의 검사에 있어서 프로빙 문제 및 오염 문제를 해결할 수 있는 것은 물론, 반도체 소자의 제조원가를 낮추고 반도체 수율을 높일 수 있는 특징이 본 발명에서 나타난다.Therefore, in the inspection of the semiconductor device, the probing problem and the contamination problem can be solved, as well as the characteristics of lowering the manufacturing cost and increasing the semiconductor yield of the semiconductor device appear in the present invention.

본 발명의 실시예에 따른 반도체 소자에서의 금속 배선 형성방법 및 그에 따른 구조는 상기 실시예에 한정되지 않고, 본 발명의 기본 원리를 벗어나지 않는 범위에서 다양하게 설계되고, 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자에게는 자명한 사실이라 할 것이다.The metal wiring forming method and the structure thereof in the semiconductor device according to the embodiment of the present invention are not limited to the above embodiments, and can be variously designed and applied without departing from the basic principles of the present invention. It will be obvious to those of ordinary skill in the art.

상술한 바와 같이, 본 발명은 다마신 패턴에 금속 배선을 형성함에 있어 별도의 사진 및 식각 공정을 진행함이 없이 간단하게 제1 금속층과 상기 제1 금속층과 다른 재질의 제2 금속층으로 형성된 이중 구조의 금속 배선을 형성하는 효과를 갖는다. As described above, the present invention is a dual structure formed of a first metal layer and a second metal layer of a different material from the first metal layer simply without proceeding a separate photo and etching process in forming a metal wiring in the damascene pattern It has the effect of forming the metal wiring.

또한, 본 발명은 반도체 소자의 검사에 있어서 프로빙 문제 및 오염 문제를 해결할 수 있는 것은 물론, 반도체 소자의 제조원가를 낮추고 반도체 수율을 높이는 효과를 갖는다. In addition, the present invention can solve the probing problem and the contamination problem in the inspection of the semiconductor device, as well as the effect of lowering the manufacturing cost of the semiconductor device and increasing the semiconductor yield.

Claims (11)

하부의 기판과 전기적으로 연결되고, 상부가 외부로 노출되는 반도체 소자에서의 금속 배선을 형성하는 방법에 있어서, In the method of forming a metal wiring in the semiconductor device electrically connected to the lower substrate, the upper portion is exposed to the outside, a) 하부의 기판과 전기적으로 절연되는 층간 절연막을 형성하는 단계;a) forming an interlayer insulating film electrically insulated from the underlying substrate; b) 상기 층간 절연막을 식각하여 하부의 기판과 연결되고, 외부와 노출되는 콘택홀 및 배선라인을 형성하는 단계;b) etching the interlayer insulating film to form contact holes and wiring lines connected to the lower substrate and exposed to the outside; c) 상기 콘택홀 및 배선라인이 충분히 충진되도록 상기 층간 절연막을 포함하는 기판의 전면에 제1 금속층을 증착하는 단계;c) depositing a first metal layer on an entire surface of the substrate including the interlayer insulating layer so as to sufficiently fill the contact hole and the wiring line; d) 상기 제1 금속층에 제1 평탄화 공정을 진행하여 상기 제1 금속층의 상부가 상기 층간 절연막의 상부 보다 아래에 위치하도록 과도 연마하는 단계;d) performing a first planarization process on the first metal layer to excessively polish the upper portion of the first metal layer below the upper portion of the interlayer insulating layer; e) 상기 제1 금속층 및 상기 층간 절연막을 포함하는 기판의 전면에 제2 금속층을 증착하는 단계; 및e) depositing a second metal layer on an entire surface of the substrate including the first metal layer and the interlayer insulating film; And f) 상기 층간 절연막이 노출되도록 상기 제2 금속층에 제2 평탄화 공정을 진행하는 단계f) performing a second planarization process on the second metal layer to expose the interlayer insulating film 를 포함하는 반도체 소자에서의 금속 배선 형성방법.Metal wiring forming method in a semiconductor device comprising a. 제1항에 있어서,The method of claim 1, 상기 제1 금속층은 구리 재질로 형성하는 반도체 소자에서의 금속 배선 형성방법.The first metal layer is a copper wire forming method of a semiconductor device formed of a material. 제1항에 있어서,The method of claim 1, 상기 제2 금속층은 알루니늄 또는 텅스텐 재질로 형성하는 반도체 소자에서의 금속 배선 형성방법.The second metal layer is a metal wiring forming method of a semiconductor device formed of aluminum or tungsten material. 제1항에 있어서,The method of claim 1, 상기 제1 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법을 사용하여 진행하며, 층간 절연막을 연마 정지막으로 이용하여 제1 금속의 연마율이 높고, 상대적으로 층간 절연막의 연마율이 낮도록 선택비를 조절하여 과도 연마하는 반도체 소자에서의 금속 배선 형성방법.The first planarization process is performed using a chemical mechanical polishing (CMP) or etch-back method, and the polishing rate of the first metal is high by using the interlayer insulating film as the polishing stop film, and the relatively A method of forming metal wirings in a semiconductor device which is over-polishing by adjusting the selectivity so that the removal rate is low. 제1항에 있어서,The method of claim 1, 상기 제2 평탄화 공정은 화학 기계적 연마(CMP) 또는 에치백(etch-back) 방법을 사용하여 진행하며, 층간 절연막을 연마 정지막으로 이용하여 제2 금속의 연마율이 높고, 상대적으로 층간 절연막의 연마율이 낮도록 선택비를 조절하여 선택적으로 연마하는 반도체 소자에서의 금속 배선 형성방법.The second planarization process is performed using a chemical mechanical polishing (CMP) or etch-back method, and the polishing rate of the second metal is high by using the interlayer insulating film as the polishing stop film, and the relatively A method of forming metal wirings in a semiconductor device for selectively polishing by adjusting the selectivity so that the polishing rate is low. 제1항에 있어서,The method of claim 1, 상기 f) 단계에서, 상기 제2 평탄화 공정은 상기 제2 금속층의 상부와 상기 층간 절연막의 상부가 동일선상에 위치되도록 연마하는 반도체 소자에서의 금속 배 선 형성방법.In the step f), the second planarization process is a method for forming a metal wiring in a semiconductor device to polish so that the upper portion of the second metal layer and the upper portion of the interlayer insulating film is located on the same line. 층간 절연막으로 둘러싸이고, 하부는 기판과 연결되며, 상부는 외부로 노출되는 콘택홀 및 배선라인이 형성된 반도체 소자에서의 금속 배선 형성방법에 있어서,In the method of forming a metal wiring in a semiconductor device surrounded by an interlayer insulating film, the lower portion is connected to the substrate, the upper portion is formed with contact holes and wiring lines exposed to the outside a) 상기 콘택홀 및 배선라인이 충분히 충진되도록 상기 기판 전면에 제1 금속층을 형성하는 단계;a) forming a first metal layer on the entire surface of the substrate to sufficiently fill the contact holes and the wiring lines; b) 상기 층간 절연막을 연마 정지막으로 이용하여 상기 제1 금속층을 과도 연마함에 의해 상기 제1 금속층 상부에 트렌치를 형성하는 단계;b) forming a trench over the first metal layer by overpolishing the first metal layer using the interlayer insulating film as a polishing stop film; c) 상기 트렌치가 충분히 충진되도록 상기 제1 금속층 및 상기 층간 절연막의 상부에 제2 금속층을 형성하는 단계; 및c) forming a second metal layer on top of said first metal layer and said interlayer insulating film so as to fill said trench sufficiently; And d) 상기 제2 금속층의 상부가 외부로 노출되도록 상기 제2 금속층을 평탄화하는 단계를 포함하는 반도체 소자에서의 금속 배선 형성방법.d) planarizing the second metal layer such that an upper portion of the second metal layer is exposed to the outside. 제7항에 있어서,The method of claim 7, wherein 상기 제1 금속층은 하부가 상부 보다 좁게 형성되는 반도체 소자에서의 금속 배선 형성방법.And forming a lower portion of the first metal layer in a narrower portion than the upper portion. 층간 절연막으로 둘러싸이고, 하부는 기판과 전기적으로 연결되고, 상부는 외부로 노출되도록 형성되는 금속 배선 구조를 포함하는 반도체 소자에 있어서,A semiconductor device comprising a metal wiring structure surrounded by an interlayer insulating film, a lower portion electrically connected to a substrate, and an upper portion formed to be exposed to the outside. 상기 금속 배선 구조는 제1 및 제2 금속 배선층이 서로 다른 재질로 형성되고,The metal wiring structure is formed of a material different from the first and second metal wiring layers, 상기 제1 금속 배선층은 층간 절연막으로 둘러싸이고, 하부는 기판과 연결되며, 상기 제2 금속 배선층은 하부의 상기 제1 금속 배선층과 전기적으로 연결되고, 상부는 상기 층간 절연막의 상부와 동일선상에 위치하여 외부로 노출되는 반도체 소자.The first metal wiring layer is surrounded by an interlayer insulating film, a lower portion thereof is connected to a substrate, and the second metal wiring layer is electrically connected to the first metal wiring layer below, and an upper portion thereof is collinear with an upper portion of the interlayer insulating layer. The semiconductor device is exposed to the outside. 제9항에 있어서,The method of claim 9, 상기 제1 금속층은 구리 재질로 형성하고, 상기 제2 금속층은 알루니늄 또는 텅스텐 재질로 형성하는 반도체 소자.The first metal layer is formed of a copper material, the second metal layer is a semiconductor device formed of aluminum or tungsten material. 제9항에 있어서,The method of claim 9, 상기 제1 금속층은 상부가 하부 보다 넓게 형성되며, 상기 제2 금속층은 상기 제1 금속층의 상부와 동일한 넓이로 형성되는 반도체 소자.An upper portion of the first metal layer is formed wider than a lower portion, and the second metal layer is formed to have the same width as an upper portion of the first metal layer.
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