KR20060068038A - Dynamic threshold voltage mos and non-volatile memory structure for 2-bits cell operation with asymmetrical gate dielectric thickness and dual gate work function and its manufacturing - Google Patents

Dynamic threshold voltage mos and non-volatile memory structure for 2-bits cell operation with asymmetrical gate dielectric thickness and dual gate work function and its manufacturing Download PDF

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Abstract

본 발명은 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor)와 비휘발성 메모리 제작 방법 및 그 구조에 관한 것이다. The present invention relates to a nonvolatile memory (Dynamic Threshold Voltage Metal-Oxide Semiconductor) DTMOS manufacturing method and structure.
본 발명의 일실시예에 따른 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제조 방법은, (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; DTMOS device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function in accordance with one embodiment of the present invention, (a) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon sequentially step; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having a non-symmetrical thickness, by controlling the oxygen ion implantation angle by selecting one of the silicon pin and the silicon region injecting; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; And (d) after forming the gate oxide film having an asymmetrical thickness through oxidation process, depositing a gate material; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (E) one step for asymmetrical so as to form a double gate having a function, injected into the different types of impurities in each of the both sides of the silicon gate pin by adjusting the impurity implantation angle; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하여 이루어 진다. Is achieved, including; (h) a step of doping for the source / drain region is formed.
핀 전계 효과 트랜지스터(FinFET), 화학.기계적 연마(CMP), 이중 게이트(Double Gate), 이중 비트 비휘발성 메모리 소자, 동적 쓰레드홀드 전압 모오스(Dynamic threshold voltage MOS) Fin field effect transistor (FinFET), chemical mechanical polishing (CMP), a double gate (Double Gate), dual-bit non-volatile memory devices, a dynamic thread hold voltage Mohs (Dynamic threshold voltage MOS)

Description

비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 동적 쓰레드홀드 전압 모오스와 2-비트 비휘발성 메모리 소자 제조 방법 및 그 구조{Dynamic threshold voltage MOS and Non-Volatile Memory Structure for 2-Bits Cell Operation with Asymmetrical Gate Dielectric Thickness and Dual Gate Work Function and its Manufacturing} Asymmetrical gate method dynamic thread hold voltage Mohs and a two-bit non-volatile memory device using a double gate structure dielectric layer has a thickness and the work function and the structure {Dynamic threshold voltage MOS and Non-Volatile Memory Structure for 2-Bits Cell Operation with Asymmetrical Gate Dielectric Thickness and Dual Gate Work Function and its Manufacturing}

도 1은 종래 기술에 따른 동일한 두께의 게이트 산화막과 대칭적인 일함수를 갖는 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다. 1 is a perspective view sequentially illustrating a process fin field effect transistor manufacturing method according to the method of forming the gate with a gate oxide film and the symmetrical work function of the same thickness on both sides of the pin according to the prior art.

도 2는 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 투시도 및 aa'에서의 공정 단면도이다. Figure 2 is a sectional view of the invention embodiment each other the method of manufacturing a DTMOS using the double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses a step perspective view showing in sequence and aa 'in accordance with the.

도 3은 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. Figure 3 is another embodiment to each other by cross-sectional views sequentially illustrating a method of manufacturing a two-bit non-volatile memory using a double gate structure having the gate oxide film and asymmetrical work functions of different thickness according to the present invention.

도 4는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 유효 게이트 산화막(Effective Oxide Thickness, EOT)과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 4 is the effective gate oxide film (Effective Oxide Thickness, EOT) and asymmetrical with one showing a sectional view the method of manufacturing a DTMOS using the double gate structure having the function sequentially in different thicknesses according to another embodiment of the present invention; to be.

도 5는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 등가(equivalent) 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 5 is a cross-sectional views showing sequentially a method of manufacturing a DTMOS using the double gate structure which has an equivalent (equivalent) gate oxide film and asymmetrical work functions of different thicknesses according to another embodiment of the present invention.

도 6은 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 금속과 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 6 is a cross-sectional views sequentially illustrating a method of manufacturing a DTMOS using yet another metal with a double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses according to another embodiment of the present invention.

본 발명은 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor)와 비휘발성 메모리 제작 방법 및 그 구조에 관한 것으로, 상세하게는 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS와 2-비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 소자에 관한 것이다. The invention DTMOS (Dynamic Threshold Voltage Metal-Oxide Semiconductor) and a method for manufacturing a non-volatile memory, and relates to its structure, specifically, the DTMOS and 2 using a double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses -bit non-volatile memory relates to a manufacturing method and a device produced by the production method.

도 1은 종래 기술에 따른 동일한 두께의 게이트 산화막과 대칭적인 일함수를 갖는 게이트를 핀 양쪽에 형성하는 방법에 의한 핀 전계 효과 트랜지스터 제작 방법을 순차적으로 도시한 공정 투시도이다. 1 is a perspective view sequentially illustrating a process fin field effect transistor manufacturing method according to the method of forming the gate with a gate oxide film and the symmetrical work function of the same thickness on both sides of the pin according to the prior art.

도시된 바와 같이, 핀 전계 효과 트랜지스터 제작 방법은 실리콘으로 구성된 SOI 기판(101), 하부 절연막(102), 하부 절연박 위의 실리콘(103) 및 실리콘(103)위에 하드 마스크(104)를 형성한다(100A). To form the SOI substrate 101, a lower insulating film 102, a lower insulating hard mask 104 on the silicon 103 and the silicon 103 of the upper foil, consisting of fin field-effect transistor manufacturing method of the silicon, as illustrated (100A).

리소그라피를 이용하여 실리콘 채널 패턴(105)을 형성한다(100B). And using the lithographic pattern to form a silicon channel (105) (100B).

산화와 식각을 이용하여 핀 폭을 앞서 얻은 폭 이하로 줄인다(100C). Reducing by oxidation and etching with a width less than previously obtained the pin width (100C).

게이트(107) 산화막과 게이트(107) 물질을 성장시키거나 증착한 후 게이트(107) 영역을 패터닝 하여 이온주입을 통하여 소오스/드레인 연장영역을 형성한다(100D). Gate 107 to form an oxide film and the gate 107 source / drain extension regions and then growing a material to or deposited to pattern the gate 107 through the ion implanted zone (100D).

게이트(107) 측면에 스패이서(108)를 형성한 후 이온주입을 통하여 소오스/드레인 영역을 형성한다(100E). Gate 107 and after the formation of the spare up to the side (108) through ion implantation to form a source / drain region (100E).

자기 정렬적 실리사이드(self-aligned silicide)에 의해 전극(109)을 형성하여 핀 전계 효과 트랜지스터를 제작한다(100F). And by the self-aligned silicide enemy (self-aligned silicide) forming an electrode (109) making a fin field effect transistor (100F).

이러한 방법에 의한 소자는 단일 소자가 2개의 문턱 전압을 가지게 되는 DTMOS특성 또는 2-비트 비휘발성 메모리 동작 특성을 보일 수 없다. Device according to this method can not show the characteristic DTMOS or 2-bit non-volatile memory the operating characteristics where a single device have two threshold voltages.

상기의 문제점을 해결하기 위한 본 발명의 목적은, 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하여 DTMOS를 제작하는 방법을 제공하는데 있다. An object of the present invention for solving the above problems is to provide a method of manufacturing a DTMOS to each other using a double gate structure having the gate oxide film and asymmetrical work functions of different thickness.

또한, 본 발명의 다른 목적은 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하여 2-비트 동작을 하는 비휘발성 메모리 소자를 제작하는 방법을 제공하는데 있다. It is another object of the present invention to provide a method of manufacturing a nonvolatile memory element of a two-bit operation using a double gate structure having the gate oxide to each other and asymmetrical work functions of different thickness.

본 발명의 목적들은 이상에서 언급한 목적들로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것 이다. An object of the present invention are not limited to the above object mentioned above, are not mentioned yet another object are to be understood as obvious to those skilled in the art from the following description.

본 발명은 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS와 2-비트 비휘발성 메모리 제작 방법과 그 제작 방법에 의하여 제작된 소자에 관한 것으로, (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; The present invention relates to each other, the device produced by the DTMOS as a two-bit non-volatile memory manufacturing method using a double gate structure having the gate oxide film and asymmetrical work functions of different thickness and the manufacturing method thereof, (a) comprises silicon step a substrate, a lower insulating film, and a silicon hard mask is formed in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having a non-symmetrical thickness, by controlling the oxygen ion implantation angle by selecting one of the silicon pin and the silicon region injecting; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; And (d) after forming the gate oxide film having an asymmetrical thickness through oxidation process, depositing a gate material; (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (E) one step for asymmetrical so as to form a double gate having a function, injected into the different types of impurities in each of the both sides of the silicon gate pin by adjusting the impurity implantation angle; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다. (H) for the source / drain regions forming step of the impurity implantation; characterized in that it comprises a.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리톤 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having a non-symmetrical thickness, by controlling the oxygen ion implantation angle by selecting one of the silicon pin and silica-tone region injecting; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process; (e) 전자 포획을 위하여 절연막 트랩에 전자를 포획시키는 SONOS구조로 질화막과 산화막을 순차적으로 성장 및 증착시키는 단계; (E) step of a SONOS structure for trapping electrons in an insulating film trap growth and deposited sequentially the nitride film and the oxide film for electron capture; (f) 게이트 물질을 증착 한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (F) the step of depositing a gate material, for forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (G) separating the double-gate junction to the chemical and mechanical polishing process; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다. Characterized in that it comprises a; (i) a step of doping for the source / drain region is formed.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (C) the step of depositing each other incline the high-k material having a different dielectric constant to form a gate oxide film having a non-symmetrical EOT; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; And (d) for then depositing a gate material, forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (E) separating the double-gate junction to the chemical and mechanical polishing process; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (F) patterning the gate area, the gate mask; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다. (G) for the source / drain regions forming step of the impurity implantation; characterized in that it comprises a.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (C) the step of depositing each other incline the high-k material having a different dielectric constant to form a gate oxide film having a non-symmetrical EOT; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; And (d) for then depositing a gate material, forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin; (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (E) separating the double-gate junction to the chemical and mechanical polishing process; (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (F) patterning the gate area, the gate mask; (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (c)단계의 high-k 물질을 증착 후, 전자의 포획을 위하여 SONOS 구조로 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다. Structure to include, and wherein (c) after depositing the high-k material of the phase, trapping electrons in an insulating film trap SONOS structure for the trapping of electrons; (g) for the source / drain regions forming step of the impurity implantation characterized in that the use.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (C) forming a gate oxide film having the same thickness throughout the oxidation process; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; And (d) after depositing the gate material, and for forming a double-gate having an asymmetrical work functions, and the N-type impurities, adjusting the injection angle selecting the silicon pin gate of one of implanting impurities; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에 너지를 이용하여 불순물을 주입하는 단계; (E) non-symmetrical work function of more than double the low level to the gate to form a P-type impurity adjusting the injection angle to N-type impurity of high concentration in the non-injection gate at the time of P-type impurity implantation process energy having implanting impurities using the high energy; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (F) an asymmetrical one double for the gate formation of the high concentration P-type impurities adjusting the injection angle to lower than that of P-type impurity implantation process of low level to the gate the P-type impurities implanted energy energy having a function by the step of implanting impurities; (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (G) separating the double-gate junction to the chemical and mechanical polishing process; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다. Characterized in that it comprises a; (i) a step of doping for the source / drain region is formed.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (C) forming a gate oxide film having the same thickness throughout the oxidation process; (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; And (d) after depositing the gate material, and for forming a double-gate having an asymmetrical work functions, and the N-type impurities, adjusting the injection angle selecting the silicon pin gate of one of implanting impurities; (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (E) non-symmetrical work function of more than double the low level to the gate to form a P-type impurity adjusting the injection angle to N-type impurity of high concentration in the non-injection gate at the time of P-type impurity implantation process energy having implanting impurities using the high energy; (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (F) an asymmetrical one double for the gate formation of the high concentration P-type impurities adjusting the injection angle to lower than that of P-type impurity implantation process of low level to the gate the P-type impurities implanted energy energy having a function by the step of implanting impurities; (g) 화학, 기계적인 연마 공정으로 접 합된 이중 게이트를 분리하는 단계; (G) separating the chemical ground hapdoen double gate in a mechanical polishing process; (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask; (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (c)단계의 동일한 두께의 게이트 산화막을 성장시킨 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다. (I) source / to the drain region forming step of the impurity implantation; include, wherein (c) after step growing a gate oxide film of the same thickness of the trapping electrons in an insulating film trap with a SONOS structure for the capture of the electron and it characterized by using a structure to.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (C) by adjusting the oxygen ion implantation angle for forming a gate oxide film having an asymmetrical thickness to select one of the silicon pin and the region injecting; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (E) step of one another obliquely deposited metal has a different work function to use a metal having a work function in asymmetric double-gate; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하는 것을 특징으로 한다. (H) for the source / drain regions forming step of the impurity implantation; characterized in that it comprises a.

또한, 본 발명은 (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; In addition, the present invention includes the steps of forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon (a) in sequence; (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed; (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주 입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having an asymmetrical thickness by adjusting the oxygen ion INJECT angle by selecting one of the silicon pin and the region injecting; (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process; (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (E) step of one another obliquely deposited metal has a different work function to use a metal having a work function in asymmetric double-gate; (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process; (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask; (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계;를 포함하고, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는 것을 특징으로 한다. (H) the source / to the drain region forming step of the impurity implantation; including and, after forming a gate oxide film having an asymmetrical thickness of the step (d) for the capture of the electron e in the insulating film traps using a SONOS structure It characterized in that the use of a structure to capture.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다. Specific details of other embodiments are included in the following description and drawings.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. Methods of accomplishing the advantages and features of the present invention and reference to the embodiments that are described later in detail in conjunction with the accompanying drawings will be apparent. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. However, the invention is not limited to the embodiments set forth herein may be embodied in many different forms, but the present embodiments, and the disclosure of the present invention to complete, and ordinary skill in the art is furnished the chair in order to fully convey the concept of the invention to have, the present invention will only be defined by the appended claims. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Like reference numerals throughout the specification refer to like elements.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention;

도 2는 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 투시도 및 aa'에서의 공정 단면도이다. Figure 2 is a sectional view of the invention embodiment each other the method of manufacturing a DTMOS using the double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses a step perspective view showing in sequence and aa 'in accordance with the.

도시한 바와 같이, 실리콘 기판(201), 하부절연막(202), 실리콘(203) 및 하드 마스크(204)를 순차적으로 형성한다(200A). As shown, to form the silicon substrate 201, a lower insulating film 202, silicon 203, and the hard mask 204, in sequence (200A).

여기서, 하드 마스크(204)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다. Here, the hard mask 204 is comprised of a material that is not etched when the next silicon anisotropic etching.

하드 마스크(204) 패턴을 마스크로 하여 실리콘(203)을 이방 식각한다(200B). And anisotropically etching the silicon 203 and the hard mask pattern 204 as a mask (200B).

여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리콘 영역의 패턴이 형성된다. Here, after the etching the silicon channel and source / drain a channel is formed is formed with a pattern of the silicon regions to be formed.

서로 다른 두께를 갖는 게이트 산화막을 형성하기 위하여 상기 실리콘 핀 한면을 선택하여 산소 이온 주입 각도를 조절하여 주입한다(200C). Each other to form the gate oxide films having different thickness are injected by adjusting the oxygen ion implantation angle by selecting the silicon fin on one side (200C).

여기서, 산소 이온 주입 각도는 45° 이상인 것이 바랍직하다. Here, the oxygen ion implantation angle is preferable's hope not less than 45 °.

산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막(205)을 성장시키고, 게이트 물질(206)을 증착하고, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입의 불순물을 실리콘 핀 한쪽의 게이트에 경사 주입하고, p+타입의 불순물을 실리콘 핀 반대쪽의 게이트에 경사 주입한다(200D). Growing a gate oxide film 205 having an asymmetrical thickness through oxidation process, and depositing a gate material 206 and the slope asymmetric one n + type impurities to a double-gate formed has a function to the gate of the silicon pin one It is injected, and the gradient of the impurity injected into the p + type to the gate of the other end of the silicon pin (200D).

여기서, 불순물 주입 각도는 45°이상이 되도록 하는 것이 바람직하다. Here, it is preferable that the impurity implantation angle is at least 45 °.

여기서, 도핑되어 있지 않은 게이트 물질(206)을 증착 한 후, n+타입의 불순 물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다. Wherein depositing a not-doped gate material 206, the step and the p + type impurity is injected, without additional mask operations to the gate of the selected one to adjust the angle of implanting impurities of the n + type by adjusting the injection angle the gate of the n + type and the opposite side may further comprise the step of implantation without additional mask operations.

도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층(Screen Oxide)을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다. Although not shown, the impurity implantation during ion to pass through the gate to block in order to eliminate channeling effect to reach the substrate oxide layer was deposited onto the (Screen Oxide) gate, and another injection of other types of impurity ions, again blocking oxide layer the step of removing may further include.

화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(206), 하드 마스크(204)를 제거하여 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(207)를 패터닝 한다(200E). Chemical and mechanical polishing method gate material 206 is left at the top of the pin through, removing the hard mask 204 to remove the junction gate was and is patterned a gate mask 207 to form a gate region (200E ).

게이트 마스크(207)를 이용하여 게이트 영역을 형성한다(200F). And using the gate mask 207, forming a gate region (200F).

여기서, 실리콘 영역(203)에 게이트 산화막 성장시 형성된 산화막을 이용하여 게이트 물질(206)을 선택적으로 식각할 수 있다. Here, it is possible to selectively etching the gate material (206) using the oxide film formed when the gate oxide grown on a silicon region 203.

여기서, 소오스/드레인 영역 형성을 위하여 불순물 주입을 한다. Here, an impurity implantation for the source / drain region is formed.

이와 같은 과정에 의해, 본 발명의 일실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다. By this process, such as, making the one another DTMOS having a single MOS device two threshold voltage the voltage difference is large to use a double gate structure having the gate oxide film and asymmetrical work functions of different thickness according to an embodiment of the present invention it is possible that.

또한, 게이트 산화막이 두꺼운 쪽이 NMOS 얇은 쪽이 PMOS로 사용하는 경우보다, 얇은 쪽을 NMOS 두꺼운 쪽을 PMOS로 사용하는 것이 on-state와 off-state 각각 경우의 문턱전압차를 등가 시킬 수 있어 저전력소비-고속의 좋은 소자 특성을 얻을 수 있다. In addition, the side gate oxide film thick NMOS thinner than the case of using a PMOS, the thinner the NMOS to use a thicker in PMOS on-state and off-state can be equivalent to a threshold voltage difference between the in each case lower power consumption can get a good high-speed characteristics of the device.

도 3은 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. Figure 3 is another embodiment to each other by cross-sectional views sequentially illustrating a method of manufacturing a two-bit non-volatile memory using a double gate structure having the gate oxide film and asymmetrical work functions of different thickness according to the present invention.

도시한 바와 같이, 도 2의 200C 단계까지 동일한 과정을 진행하고, 산화과정을 통하여 비대칭적인 두께를 갖는 터널링 산화막(305)을 성장시키고, 하드 마스크(304)를 제거한다(300D). And as illustrated, the process also proceeds to the same up to 200C in the step 2, and growing a tunneling oxide layer 305 having an asymmetrical thickness through the oxidation process and, removing the hard mask (304), (300D).

전자의 포획을 위하여 질화막(306), 제어 산화막(307)을 순차적으로 성장 및 증착시킨 후, 게이트 물질(308)을 증착하고, 전자의 포획을 위한 막 구조는 실리콘 핀과 이후 공정에서 형성될 게이트 사이에 형성시키도록 하고, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입 과 p+타입의 불순물 주입 각도를 조절하여 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입한다(300E). After sequentially grown and deposited as a nitride film 306, a control oxide film 307 for the capture of the former, depositing a gate material 308, and the film structure for the capture of the electron is the gate to be formed on the silicon pin and the subsequent steps and so as to form between, and injecting a non-symmetrical one n + type to the double-gate formed has a function as p + type silicon fin different types of impurities to the respective gates both by adjusting the impurity implantation angle (300E).

여기서, 도핑되어 있지 않은 게이트 물질(308)을 증착 한 후, n+타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다. Here, by depositing a not-doped gate material (308), n + adjusting the angle implanting impurities of a type to control the gate phase and the angle a p + type impurity implantation for implanting no additional mask operation on the selected one of n + the gate of the opposite type and may further comprise the step of implantation without additional mask operations.

여기서, 게이트 물질은 폴리실리콘을 사용하며, n+타입 불순물은 As 또는 P을 주입하고, p+타입 불순물은 B 또는 BF2을 주입하도록 하고, 불순물 주입 각도는 45° 이상이 되도록 하는 것이 바람직하다. Here, the gate material preferably uses the polysilicon, n + type impurity is injected into the As or P, and p + type dopants is such that, and the impurity implantation angle is more than 45 ° so as to inject the B or BF2.

도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도 달하는 채널링 효과를 제거하기 위하여 차단 산화층을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다. Although not shown, the impurity implantation during After the ions are deposited on the blocking oxide layer the gate in order to eliminate even up channeling effect to the substrate through the gate, and another injection of other types of impurity ions, the method comprising: re remove the blocking oxide layer the may further include.

화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(308), 제어 산화막(307), 질화막(306)과 터널링 산화막(305)을 제거함으로써, 접합되었던 게이트를 분리시킨다(300F). Chemical and mechanical polishing method gate material 308 is left at the top of the pin through the control oxide film 307, a nitride film by removing the 306 and the tunneling oxide layer 305, thereby separating the bonded gate was (300F).

게이트 영역을 형성하기 위하여 게이트 마스크(309)를 패터닝 하고, 게이트 마스크(309)를 이용하여 게이트 영역을 형성한다(300G). And patterning the gate mask 309 to form a gate region, and by using the gate mask 309, forming a gate region (300G).

여기서, 실리콘 영역(303)에 게이트 산화막 성장시 형성된 산화막을 이용하여 게이트 물질(308)을 선택적으로 식각할 수 있으며, 소오스/드레인 영역 형성을 위하여 불순물 주입을 한다. Here, it is possible to selectively etching the gate material (308) using the oxide film formed when the gate oxide grown on a silicon region 303, and the impurity injection for the source / drain region is formed.

게이트 산화막의 두께 차이가 클수록 2-비트 간의 문턱전압 차이가 증가하므로, 게이트 산화막의 두께 차이를 크게 하여 문턱전압 차이를 증가시켜 소자의 오동작을 방지하도록 한다. The greater the difference in thickness of the gate oxide film, so increasing the threshold voltage difference between the two-bit, by increasing the difference in thickness of the gate oxide film and to prevent the malfunction of the device by increasing the threshold voltage difference.

또한, 게이트 산화막이 두꺼운 쪽이 NMOS, 얇은 쪽이 PMOS로 사용하는 경우보다 얇은 쪽을 NMOS, 두꺼운 쪽을 PMOS로 사용하는 것이 2-비트간 문턱 전압차를 증가시킬 수 있다. In addition, the side NMOS gate oxide film thick, the thinner that the use of thinner than the case of using a PMOS to NMOS, PMOS a thicker it is possible to increase the threshold voltage difference between the 2-bit.

이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리를 제작하는 것이 가능하게 된다. By this process, the same, it is possible to produce another 2-bit non-volatile memory using a double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses according to another embodiment of the present invention.

또한, 절연막 트랩에 전자를 포획시키는 SONOS와 같은 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal)을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, the double having the structure instead of silicon, germanium, metal nano-crystal (nanocrystal) floating gate memory (Floating Gate Memory) each gate oxide film and asymmetrical work functions of different thickness of the structure using the same and SONOS that trapping electrons in an insulating film trap using the gate structure can be manufactured in a two-bit non-volatile memory device.

즉, 동일한 게이트 산화막 두께와 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태(state)에 따른 문턱전압의 차가 크다는 장점을 가지고 있다. That is, it has a large difference in advantage of the threshold voltage corresponding to respective states (state) compared with the 2-bit non-volatile memory device using a double gate structure having the same gate oxide film thickness and asymmetrical work functions.

도 4는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 유효 게이트 산화막(Effective Oxide Thickness, EOT)과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 4 is the effective gate oxide film (Effective Oxide Thickness, EOT) and asymmetrical with one showing a sectional view the method of manufacturing a DTMOS using the double gate structure having the function sequentially in different thicknesses according to another embodiment of the present invention; to be.

도시한 바와 같이, 실리콘 기판(401), 하부절연막(402), 실리콘(403) 및 하드 마스크(404)를 순차적으로 형성한다(400A). As shown, to form the silicon substrate 401, a lower insulating film 402, silicon 403, and the hard mask 404, in sequence (400A).

여기서, 하드 마스크(404)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다. Here, the hard mask 404 is comprised of a material that is not etched when the next silicon anisotropic etching.

하드 마스크(404) 패턴을 마스크로 하여 실리콘(403)을 이방 식각한다(400B). And the hard mask pattern 404 as a mask to anisotropically etch the silicon (403), (400B).

여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리콘 영역의 패턴이 형성된다. Here, after the etching the silicon channel and source / drain a channel is formed is formed with a pattern of the silicon regions to be formed.

하드 마스크(404)를 제거하고, 서로 다른 두께의 유효 게이트 산화막을 형성하기 위하여, 실리콘 핀을 중심으로 한 양면에 서로 다른 유전상수를 갖는 high-k 물질(405, 406)을 경사지게 증착하는 방법(oblique sputtering or evaporation)으로 증착한다(400C). How to remove the hard mask 404, and to each other to form an effective gate oxide films of different thicknesses, the deposition incline the high-k material 405 and 406 having a different dielectric constant on both sides with a focus on the silicon pin ( deposited by oblique sputtering or evaporation) (400C).

여기서, 유효 게이트 산화막의 두께 차를 크게 하여 on-state와 off-state에서의 문턱전압차를 크게 하기 위하여 유전상수 비가 큰 두개의 high-k 물질을 이용하고, high-k 물질로는 Al2O 3 , ZrO 2 , HfO 2 등을 이용할 수 있으며 사용하는 두 high-k 물질의 유전상수 비가 큰 것이 바람직하다. Here, the effective increase the thickness difference in the gate oxide film by using the on-state and the two high-k material dielectric constant ratio is large in order to increase the threshold voltage difference in the off-state, and is a high-k material Al2O 3, ZrO 2, HfO 2, etc. is available and the preferred two high-k dielectric constant of the material ratio is large to be used.

또한, high-k 물질을 경사지게 증착시키기 위한 방법으로 high-k 물질을 경사지게 스퍼터링(sputtering)하는 대신에 기판을 high-k 물질 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다. In addition, the high-k material as a way to obliquely deposited incline the high-k material sputtering (sputtering) instead to insert obliquely the substrate to the high-k material deposition apparatus in or for a method to turn the chuck was mounted to a substrate that can.

게이트 물질(407)을 증착한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입 불순물 주입 각도를 조절하여 실리콘 핀 한쪽에 게이트에 불순물을 주입하고, p+타입의 불순물 주입 각도를 조절하여 실리콘 핀 반대쪽의 게이트에 다른 타입의 불순물을 주입한다(400D). Depositing a gate material 407, asymmetrical days to a double-gate formed with the function n + type adjusting the impurity implantation angle implanting an impurity into the gate on the silicon fin side, and adjusting the doping angle of p + type silicon the other end of the pin gate and implanting impurities of a different type (400D).

여기서, 도핑되어 있지 않은 게이트 물질(407)을 증착 한 후, n+타입의 불순물을 주입 각도를 조절하여 선택된 한쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계 및 p+타입의 불순물을 주입 각도를 조절하여 n+타입과 반대쪽의 게이트에 추가적인 마스크 작업 없이 주입하는 단계를 더 포함할 수 있다. Here, by depositing a not-doped gate material (407), n + adjusting the angle implanting impurities of a type to control the gate phase and the angle a p + type impurity implantation for implanting no additional mask operation on the selected one of n + the gate of the opposite type and may further comprise the step of implantation without additional mask operations.

여기서, 게이트 물질은 폴리실리콘을 사용하며, n+타입 불순물은 As 또는 P을 주입하고, p+타입 불순물은 B 또는 BF2을 주입하도록 하며, 주입 각도는 45° 이상이 되도록 하는 것이 바람직하다. Here, the gate material and the use of polysilicon, n + type impurities are injected, and the As or P, and, p + type impurities are injected to a B or BF2, is preferably injection angle is at least 45 °.

도시하지는 않았지만, 불순물 주입시 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거하기 위하여 차단 산화층을 게이트 상에 증착한 후, 서로 다른 타입의 불순물 이온을 주입하고, 다시 차단 산화층을 제거하는 단계를 더 포함할 수 있다. Although not shown, the impurity implantation during After the ions are deposited on the blocking oxide layer the gate to remove the channeling effect that is reached by passing through the gate to the substrate, and another injection of other types of impurity ions, the method comprising: re remove the blocking oxide layer the may further include.

화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(407), high-k 물질(405, 406)를 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(408)를 패터닝 한다(400E). Chemically, through a mechanical polishing process by removing the gate material (407), high-k material 405 and 406 left on the top of the pin separating were joined gate and, a gate mask 408 to form a gate region patterning (400E).

이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 high-k 물질의 유전상수에 따른 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS 소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다. By such process, the single MOS device to use a double gate structure having another effective gate oxide and the asymmetrical work functions of different thickness according to the dielectric constant of the different high-k material in accordance with another embodiment of the present invention it is possible to produce a voltage difference DTMOS having a large two threshold voltages.

또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하는 소자에 비하여, 실리콘 표면특성이 우수하고 소자제작이 간단하며 재현성이 높다는 장점을 가지고 있다. Further, a silicon surface properties are excellent compared with the device for implanting oxygen ions to form a gate oxide film of a different thickness, and device manufacturing is simple and has the advantage of high reproducibility.

또한, high-k 물질(405, 406)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. In addition, high-k material (405, 406) is deposited after using the SONOS structure to sequentially grow and deposit a nitride film and controlling the oxide film to the trapping of electrons with the effective gate oxide and the asymmetrical work functions of different thickness to using a double gate structure can be manufactured in a two-bit non-volatile memory device.

여기서, 동일한 게이트 산화막 두께를 갖는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태에 따른 문턱전압의 차가 크다는 장점을 가지고 있다. Here, the difference has a greater advantage of the threshold voltage corresponding to respective states, compared to the two-bit non-volatile memory device using a double gate structure having an asymmetrical work function with the same gate oxide thickness.

또한, 절연막 트랩에 전자를 포획시키는 SONOS 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, instead of SONOS trapping structure to the electron trapped in an insulating film of silicon, a two-bit non-volatile using a double gate structure having the gate oxide film effectively and asymmetrical work functions of different thickness of the floating gate memory structure using a germanium, a metal nano-crystal it is possible to manufacture a memory element.

도 5는 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 등가(equivalent) 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 5 is a cross-sectional views showing sequentially a method of manufacturing a DTMOS using the double gate structure which has an equivalent (equivalent) gate oxide film and asymmetrical work functions of different thicknesses according to another embodiment of the present invention.

도시한 바와 같이, 도 2의 200B 단계까지 동일한 과정을 진행하고, 하드 마스크를 제거하고, 산화과정을 통하여 동일한 두께의 게이트 산화막(504)을 성장시키고, 게이트 물질(505)을 증착한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 n+타입의 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한면의 게이트에 주입한다(500C). Then, as shown, proceeding The same procedure is also to 200B Step 2, removing the hard mask, growing a gate oxide film 504 of the same thickness throughout the oxidation process, and depositing a gate material 505, the asymmetric of one and to the double-gate formed has a function controlling the angle of injection of the n + type impurity is injected to the gate of the silicon fin on one side (500C).

여기서, 주입된 n+타입 dopant의 농도의 경향은 도면에 표시하였다. Here, the concentration of the tendency of the implanted n + type dopant is indicated in the figure.

서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 p-타입의 낮은 농도의 p타입 불순물을 주입 각도를 조절하여 실리콘 핀 다른면의 게이트에 깊게 주입한다(500D). To each other to form a double-gate having an equivalent gate oxide film and asymmetrical work functions of different thickness to adjust the angle of implanting p-type impurities of low concentration of the p- type by implanting deep in the gate of the other surface of the silicon pin (500D).

여기서, 주입된 p+타입 dopant의 농도의 경향은 도면에 표시하였다. Here, the concentration of the tendency of the implanted p + type dopant are indicated in the figure.

서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게 이트 형성을 위하여 p+타입의 높은 농도의 p타입 불순물을 주입각도를 조절하여 상기 실리콘 핀 다른면의 게이트에 얇게 주입한다(500E). And each injection to the p-type impurity of a high concentration p + type for the dual-gate form with an equivalent gate oxide film and asymmetrical work functions of different thickness to adjust the injection angle thinner the gate of the silicon fin another surface (500E).

여기서, 주입된 p+타입 dopant의 농도의 경향은 도면에 표시하였다. Here, the concentration of the tendency of the implanted p + type dopant are indicated in the figure.

화학적, 기계적 연마 방법을 통하여 핀의 윗 부분에 남겨진 게이트 물질(505)을 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(506)를 패터닝 한다(500F). Chemical and mechanical polishing method by removing the gate material 505 is left at the top of the pin through the joint and remove the gate was, patterning the gate mask 506 to form the gate regions (500F).

여기서, 주입된 n, p타입 dopant의 농도의 경향은 도면에 표시하였다. Here, the concentration of the tendency of the injected n, p-type dopant are indicated in the figure.

이와 같은 과정에 의해, p-와 p+로 dual implantation된 PMOS 영역은 게이트 도핑 농도가 낮기에 poly depletion effect가 크게 일어나 등가 게이트 산화막이 충분한 농도와 에너지로 n+타입으로 주입한 NMOS에 비하여 두꺼워지게 된다. By such process, p- and a p + dual implantation the PMOS region is poly depletion effect to lower the gate dopant concentration becomes significantly up thicker than the NMOS of the equivalent gate oxide film is injected into the n + type at a sufficient concentration and energy.

또한, 서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용하기에 단일 MOS 소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다. In addition, it is possible to produce another DTMOS having an equivalent gate oxide film and the asymmetric work function of the single, two threshold voltage the voltage difference large MOS device to use a double gate structure having a different thickness.

또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하는 소자에 비하여, 실리콘 표면특성이 우수하고 소자제작이 간단하며 재현성이 높고 boron penetration 영향이 적게 일어난다는 장점을 가지고 있다. Further, a silicon surface properties are excellent compared with the device for implanting oxygen ions to form a gate oxide film of a different thickness, and device manufacturing is easy, and high reproducibility, and has the advantage that the boron penetration effects occur less.

또한, high-k 물질을 이용하는 소자에 비해 제작방법이 한층 간단하며 게이트 유전막과 실리콘 계면의 특성이 우수하고 기존의 CMOS 공정을 이용할 수 있다는 장점을 가지고 있다. Further, compared with the device using the high-k material manufacturing method it is more simple and has excellent characteristics of the gate dielectric layer and silicon interface, and has the advantage of using existing CMOS technology.

또한, 산화막(504)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막 을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 등가 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, after depositing the oxide film 504 by using the SONOS structure to sequentially grow and deposit a nitride film and controlling the oxide film to the trapping of electron using a double gate structure having the equivalent gate oxide film and asymmetrical work functions of different thicknesses it is possible to manufacture a two-bit non-volatile memory device.

또한, 동일한 게이트 산화막 두께를 갖는 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 각각의 상태에 따른 문턱전압의 차가 크다는 장점을 가지고 있다. In addition, it has a large difference in advantage of the threshold voltage corresponding to respective states, compared to the two-bit non-volatile memory device using a double gate structure having an asymmetrical work function with the same gate oxide thickness.

또한, 절연막 트랩에 전자를 포획시키는 SONOS 구조 대신 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, instead of SONOS trapping structure to the electron trapped in an insulating film of silicon, a two-bit non-volatile using a double gate structure having the gate oxide film effectively and asymmetrical work functions of different thickness of the floating gate memory structure using a germanium, a metal nano-crystal it is possible to manufacture a memory element.

도 6은 본 발명의 또 다른 실시예에 따른 서로 다른 두께의 게이트 산화막과 비대칭적인 일함수를 갖는 금속과 이중 게이트 구조를 이용한 DTMOS를 제작하는 방법을 순차적으로 도시한 공정 단면도이다. 6 is a cross-sectional views sequentially illustrating a method of manufacturing a DTMOS using yet another metal with a double gate structure having the gate oxide film and asymmetrical work functions of different thicknesses according to another embodiment of the present invention.

도시한 바와같이. As shown. 실리콘 기판(601), 하부절연막(602), 실리콘(603) 및 하드 마스크(604)를 순차적으로 형성한다(600A). The silicon substrate 601, a lower insulating film 602, to form the silicon 603 and the hard mask 604, in sequence (600A).

여기서, 하드 마스크(604)는 향후 실리콘 이방 식각시 식각되지 않는 물질로 구성된다. Here, the hard mask 604 is comprised of a material that is not etched when the next silicon anisotropic etching.

하드 마스크(604) 패턴을 마스크로 하여 실리콘(603)을 이방 식각한다(600B). And the hard mask pattern 604 as a mask to anisotropically etch the silicon (603), (600B).

여기서, 식각 후 채널이 형성될 실리콘 채널과 소오스/드레인이 형성될 실리 콘 영역의 패턴이 형성된다. Here, after the etching the silicon channel and the source / drain channel is to be formed is formed the pattern of the silicon regions to be formed.

서로 다른 두께를 갖는 게이트 산화막을 형성하기 위하여 상기 실리콘 핀 한면을 선택하여 산소 이온 주입 각도를 조절하여 주입한다(600C). Each other to form the gate oxide films having different thickness are injected by adjusting the oxygen ion implantation angle by selecting the silicon fin on one side (600C).

여기서, 산소 이온 주입 각도는 45° 이상인 것이 바랍직하다. Here, the oxygen ion implantation angle is preferable's hope not less than 45 °.

서로 다른 일함수를 가지는 금속을 이용하여 이중 게이트를 형성하기 위하여 실리콘 핀을 중심으로 한 양면에 서로 다른 일함수를 가지는 금속 물질(606, 607)을 경사지게 증착하는 방법(oblique sputtering or evaporation)으로 증착한다(600D). Depositing method for depositing incline the metal material (606, 607) having a different work function on both surfaces with a focus on the silicon pin (oblique sputtering or evaporation) to form a double gate using another metal having a different work function and (600D).

여기서, On-state와 off-state에서의 문턱전압차를 크게 하기 위하여 일함수의 차가 큰 두개의 금속을 이용하고, 제1 금속(606)의 일함수는 5eV보다 크고 제2 금속(607)의 일함수가 4eV보다 작은 것이 바람직하다. Here, using the difference of work function larger two metal in order to increase the threshold voltage difference from the On-state and off-state, and the first metal 606, a work function is large, a second metal 607 than 5eV of it has a small work function than 4eV is preferred.

여기서, 금속(606, 607)을 경사지게 증착시키기 위한 방법으로 금속을 경사지게 스퍼터링하는 대신에 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌리는 방법을 사용할 수 있다. Here, it is possible to use a method in which turning the chuck to insert the inclined substrate in a metal vapor-deposit device or mounting a substrate in place of sputtering the metal in a manner obliquely inclined to deposit the metal (606, 607).

화학적, 기계적 연마 방법을 통하여 핀의 윗 부분의금속 물질(606, 607), 하드마스크(604)를 제거함으로써 접합되었던 게이트를 분리시키고, 게이트 영역을 형성하기 위하여 게이트 마스크(608)를 패터닝 한다(600E). For chemical and mechanical polishing method of metal materials of the upper portion of the pin through 606 and 607, by removing the hard mask 604 to remove the junction gate was and, forming a gate region by patterning the gate mask 608 ( 600E).

이와 같은 과정에 의해, 본 발명의 다른 실시예에 따른 서로 다른 일함수를 가지는 금속을 이용한 이중게이트를 이용하기에 단일 MOS소자가 전압차가 큰 2개의 문턱전압을 갖는 DTMOS를 제작하는 것이 가능하게 된다. By such process, it is possible to produce a DTMOS having two threshold voltages is a single MOS device large voltage difference is to use a double gate using a metal having a different work function in accordance with another embodiment of the present invention .

또한, 산소 이온을 주입하여 서로 다른 두께의 게이트 산화막을 형성하기에 동일한 두께의 게이트 산화막을 가지며 서로 다른 일함수를 가지는 금속을 이중게이트로 이용하는 구조에 비하여 On-state와 off-state에서의 문턱전압차가 더 크다는 장점을 가지고 있다. In addition, the threshold voltage in the On-state and off-state compared with having a gate oxide film of the same thickness to by implanting oxygen ions to form a gate oxide film of a different thickness to the structure using a metal having a work function different to the double gate the car has a greater advantage.

또한, 게이트 산화막(605)을 증착한 후 전자의 포획을 위하여 질화막과 제어 산화막을 순차적으로 성장 및 증착시키는 SONOS 구조를 이용하여 서로 다른 두께의 유효 게이트 산화막과 서로 다른 일함수를 가지는 금속과 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, after depositing a gate oxide film 605 for the capture of the electron metal having a nitride film and growth control oxide film sequentially and depositing effective gate oxide film and the different work functions of different thicknesses using the SONOS structure of the double gate it is possible to manufacture a two-bit non-volatile memory device using the structure.

또한, 동일한 게이트 산화막 두께와 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 서로 다른 두께의 게이트 산화막에 의하여 문턱전압의 차가 크고, 서로 다른 두께의 유효 게이트 산화막과 폴리실리콘에 N+, P+ 도핑을 통하여 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자에 비하여 서로 다른 금속을 이용하는 경우의 일함수 차가 크기므로, 각각의 On-Off 상태(state)에 따른 문턱전압의 차가 크다는 장점을 가지고 있다. In addition, a two-bit non-volatile memory device as compared to each other, the difference between the threshold voltage by the gate oxide film of a different thickness large, of different thickness effective gate oxide and Poly using a double gate structure having the same gate oxide film thickness and asymmetrical work functions Since N +, the work function when compared to the two-bit non-volatile memory device using a double gate structure having an asymmetrical work functions via the P + doped using a different metal car sizes on silicon, each of the on-Off state (state) the difference between the threshold voltage according to have a large advantage.

또한, 절연막 트랩에 전자를 포획시키는 SONOS구조 대신 실리콘, 게르마늄, 금속 나노크리스탈(nanocrystal)을 이용한 플로팅 게이트 메모리(Floating Gate Memory) 구조의 서로 다른 두께의 유효 게이트 산화막과 비대칭적인 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자를 제조할 수 있다. Further, instead of SONOS structure for trapping electrons in an insulating film trap silicon, germanium, metal nano-crystal (nanocrystal) double gate having a floating gate memory effective gate oxide and the asymmetrical work functions of different thickness (Floating Gate Memory) structure using it is possible to manufacture a two-bit non-volatile memory device using the structure.

이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. In this way, the above-described technical construction of the present invention it will be appreciated that without the person skilled in the art changing the technical spirit or essential features of the invention may be embodied in other specific forms.

이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. The embodiments described above are to be understood as not be illustrative and not restrictive in all respects, becomes the scope of the invention is indicated by the claims below rather than the foregoing description, the meaning and range of the claims and that all such modifications as would be derived from the equivalent concept be construed as being included in the scope of the invention.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. Although above it described embodiments of the present invention with reference to the accompanying drawings, the above-described technical construction of the present invention in other specific forms by those skilled in the art without changing the technical spirit or essential features of the invention implementation will be understood that it can be. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다. Therefore, the embodiment described in the above examples should be understood as not be illustrative and not restrictive in all respects, and becomes the scope of the invention is indicated by the claims below rather than the foregoing description, the meaning and range of the claims and and all such modifications as are derived from the equivalent concept be construed as being included in the scope of the invention.

본 발명에 따른 비대칭적인 게이트 산화막와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS(Dynamic threshold voltage MOS)와 2-비트 비휘발성 메모리 소자 제조 방법은, 그 공정이 간단하며 재현성이 높고 FinFET 구조를 이용함으로써, 고밀도 집적이 가능하며 기존의 실리콘 소자 제작 공정과 호환 가능하다는 장점을 가지고 있으며, 소자의 성능을 향상시킬 수 있고 메모리 소자의 크기를 지속적으로 줄이는 데에 큰 기여를 할 수 있다. Asymmetric gate workfunction sanhwamakwa the DTMOS (Dynamic threshold voltage MOS) and a two-bit non-volatile memory device manufacturing method using a double gate structure which has according to the invention, the process is simple and a high reproducibility by using a FinFET structure, this allows high-density integration and has the advantage that conventional silicon devices can be compatible with the manufacturing process, and to improve the device performance and can contribute significantly to the ongoing reduction in the size of the memory device.

또한, 메모리 소자의 크기를 지속적으로 줄일 수 있고, 테라급 메모리의 개발이 가능하며 반도체 산업 전반에 걸쳐 파급 효과가 크다. In addition, it is possible to continue to reduce the size of the memory element, it can be developed in the tera-scale memory and a large ripple effect throughout the semiconductor industry.

Claims (58)

  1. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리콘 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having a non-symmetrical thickness, by controlling the oxygen ion implantation angle by selecting one of the silicon pin and the silicon region injecting;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후, 게이트 물질을 증착 하는 단계; And (d) after forming the gate oxide film having an asymmetrical thickness through oxidation process, depositing a gate material;
    (e) 비대칭적인 일함수를 갖는 이중 게이트를 형성하기 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (E) one step for asymmetrical so as to form a double gate having a function, injected into the different types of impurities in each of the both sides of the silicon gate pin by adjusting the impurity implantation angle;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (H) a step of doping for the source / drain region is formed;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS(Dynamic Threshold Voltage Metal-Oxide Semiconductor) 소자 제작 방법. , Asymmetrical gate (Dynamic Threshold Voltage Metal-Oxide Semiconductor) DTMOS using a double gate structure having a dielectric layer thickness and the work function device manufacturing method comprising a.
  2. 제1항에 있어서, According to claim 1,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (A) the substrate phase containing silicon in a silicon bulk substrate, a silicon germanium substrate, a strained silicon substrate, or any one of a strained silicon germanium substrate, a DTMOS using the double gate structure having the asymmetrical gate dielectric thickness and the work function device manufacturing method.
  3. 제1항에 있어서, According to claim 1,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The oxygen ion implantation angle in the step (c) is 45 ° or more, a double DTMOS device manufacturing method using a gate structure having a gate dielectric thickness and asymmetrical work functions.
  4. 제1항에 있어서, According to claim 1,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The (c) DTMOS device manufacturing method using a double gate structure having the oxygen ion implantation, the implanting operation without forming an additional mask asymmetrical gate dielectric thickness and the work function of the step.
  5. 제1항에 있어서, According to claim 1,
    상기 (e)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Impurity implantation angle of the step (e) is 45 ° or more, DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  6. 제1항에 있어서, According to claim 1,
    상기 (e)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Doping of step (e) is a DTMOS device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function for injecting operation without forming an additional mask.
  7. 제1항에 있어서, According to claim 1,
    상기 (e)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링(Channeling) 효과를 제거할 수 있도록 차단 산화층(Screen Oxide)을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. In the doping of step (e), which ions are deposited on the blocking oxide layer (Screen Oxide) to enable the removal of channeling (Channeling) effect reaches through the gate to the substrate gate, and removing after implanting ions again , DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  8. 제1항에 있어서, According to claim 1,
    상기 (e)단계의 게이트를 형성하기 위하여, To form the gate of the (e) step,
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고, The n + type impurity in the gate, and one injection,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, Implanting a p + type impurity of the opposite side to the gate,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  9. 제8항에 있어서, The method of claim 8,
    상기 게이트 물질은 폴리실리콘이고, And the gate material is polysilicon,
    상기 n+타입 불순물은 As 또는 P이고, And the n + type impurity is As or P,
    상기 p+타입 불순물은 B 또는 BF 2 인, The p + type impurity is B or BF 2 is,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  10. 상기 제1항 내지 제9항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자. Wherein the double-gate structure having, asymmetrical gate dielectric thickness and the work function produced by the DTMOS device manufacturing method using a double gate structure having any one of the asymmetric gate dielectric thickness and the work function of items 1 to 9, wherein DTMOS device using.
  11. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위해, 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 실리톤 영역의 한쪽을 선택하여 주입하는 단계; (C) to form a gate oxide film having a non-symmetrical thickness, by controlling the oxygen ion implantation angle by selecting one of the silicon pin and silica-tone region injecting;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process;
    (e) 전자 포획을 위하여 절연막 트랩에 전자를 포획시키는 SONOS(Silicon-Oxide-Nitride-Oxide-Silicon)구조로 질화막과 산화막을 순차적으로 성장 및 증착 시키는 단계; (E) step of a SONOS (Silicon-Oxide-Nitride-Oxide-Silicon) structures that trap electrons in the trap insulating film for electron capture sequentially grown and deposited oxide film and a nitride film;
    (f) 게이트 물질을 증착 한 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; (F) the step of depositing a gate material, for forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (G) separating the double-gate junction to the chemical and mechanical polishing process;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (I) the step of doping for the source / drain region is formed;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. 2-bit non-volatile memory device manufacturing method using, asymmetrical gate dielectric layer a double gate structure having a thickness and the work function including a.
  12. 제11항에 있어서, 12. The method of claim 11,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. A substrate including silicon in the step (a) to 2 using a double gate structure having any one, asymmetrical gate dielectric thickness and the work function of a silicon bulk substrate, a silicon germanium substrate, a strained silicon substrate, or a strained silicon germanium substrate -bit non-volatile memory device manufacturing method.
  13. 제11항에 있어서, 12. The method of claim 11,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. The oxygen ion implantation angle in the step (c) is 45 ° or more, a two-bit non-volatile memory device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  14. 제11항에 있어서, 12. The method of claim 11,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. (C) the step of oxygen ion implantation is a two-bit non-volatile memory device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function for injecting operation without forming an additional mask.
  15. 제11항에 있어서, 12. The method of claim 11,
    상기 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. The impurity implantation angle of the step (f) is 45 ° or more, a two-bit non-volatile memory device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  16. 제11항에 있어서, 12. The method of claim 11,
    상기 (f)단계의 게이트를 형성하기 위하여, To form the gate in step (f),
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고, The n + type impurity in the gate, and one injection,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, Implanting a p + type impurity of the opposite side to the gate,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. 2-bit non-volatile memory device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  17. 제16항에 있어서, 17. The method of claim 16,
    상기 게이트 물질은 폴리실리콘이고, And the gate material is polysilicon,
    상기 n+타입 불순물은 As 또는 P이고, And the n + type impurity is As or P,
    상기 p+타입 불순물은 B 또는 BF 2 인, The p + type impurity is B or BF 2 is,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. 2-bit non-volatile memory device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  18. 제11항에 있어서, 12. The method of claim 11,
    상기 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. The step (f) of an impurity implant is a two-bit non-volatile memory device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function for injecting operation without forming an additional mask.
  19. 제11항에 있어서, 12. The method of claim 11,
    상기 (f)단계의 불순물 주입에 있어서, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. In the doping of step (f), ions are deposited barrier oxide layer to remove the channeling effect that is reached by passing through the gate to the substrate on the gate, and that the ion removal and re-implantation, an asymmetrical gate dielectric thickness and 2-bit non-volatile memory device manufacturing method using a double gate structure having a work function.
  20. 상기 제11항 내지 제19항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자. The claim 11 to 19 for any one of the asymmetric gate dielectric layer a two-bit non-volatile memory elements manufactured by the manufacturing method, the gate dielectric layer thickness and asymmetrical work functions using a double gate structure having a thickness and wherein the work function of the 2-bit non-volatile memory device using a double gate structure having.
  21. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 EOT(effective oxide thickness)를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (C) an asymmetrical EOT step of depositing each other incline the high-k material having a different dielectric constant to form a gate oxide film having the (effective oxide thickness);
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; And (d) for then depositing a gate material, forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin;
    (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (E) separating the double-gate junction to the chemical and mechanical polishing process;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (F) patterning the gate area, the gate mask;
    (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (G) a step of doping for the source / drain region is formed;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. , DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions comprising a.
  22. 제21항에 있어서, 22. The method of claim 21,
    상기 (a) 단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (A) the substrate phase containing silicon in a silicon bulk substrate, a silicon germanium substrate, a strained silicon substrate, or any one of a strained silicon germanium substrate, a DTMOS using the double gate structure having the asymmetrical gate dielectric thickness and the work function device manufacturing method.
  23. 제21항에 있어서, 22. The method of claim 21,
    상기 (c)단계의 high-k 물질의 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (C) the deposition angle of the high-k material of step is 45 ° or more, DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  24. 제21항에 있어서, 22. The method of claim 21,
    상기 (c)단계의 high-k 물질은 게이트 유전막으로 실리콘 핀의 한면에 AlO 3 를 다른 면에는 HfO 2 를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The (c) high-k material of step DTMOS device manufacturing method using a double gate structure having a surface other a AlO 3 on one side of the silicon fin with a gate dielectric layer, the use of HfO 2, the asymmetric gate dielectric thickness and the work function.
  25. 제21항에 있어서, 22. The method of claim 21,
    상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 on-state/off-state의 문턱 전압 차를 크게하는 것에 의하여 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (C) the dielectric constant of the gate dielectric layer of high-k material of the phase difference between on-state / off-state of the control is possible by being to increase the threshold voltage difference, a double gate structure having the asymmetrical gate dielectric thickness and the work function DTMOS device manufacturing method using the same.
  26. 제21항에 있어서, 22. The method of claim 21,
    상기 (c)단계의 high-k 물질을 경사지게 증착함에 있어서, 상기 실리콘을 포 함하는 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 실리콘을 포함하는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (C) the method as deposited incline the high-k material of step, asymmetrical gate to the substrate, which contains the silicon to insert obliquely to the metal deposition apparatus, or deposition by turning the chuck was mounted to a substrate that includes a silicon DTMOS device manufacturing method using a double gate structure having a dielectric layer thickness and the work function.
  27. 제21항에 있어서, 22. The method of claim 21,
    상기 (d)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The impurity implantation angle of the step (d) is 45 ° or more, DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  28. 제21항에 있어서, 22. The method of claim 21,
    상기 (d)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (d) an impurity implantation step is DTMOS device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function for injecting operation without forming an additional mask.
  29. 제21항에 있어서, 22. The method of claim 21,
    상기 (d)단계의 게이트를 형성하기 위하여, To form the gate of the step (d),
    상기 게이트 한쪽에 n+타입의 불순물을 주입하고, The n + type impurity in the gate, and one injection,
    상기 게이트 반대쪽에 p+타입의 불순물을 주입하는, Implanting a p + type impurity of the opposite side to the gate,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  30. 제21항에 있어서, 22. The method of claim 21,
    상기 게이트 물질은 폴리실리콘이고, And the gate material is polysilicon,
    상기 n+타입 불순물은 As 또는 P이고, And the n + type impurity is As or P,
    상기 p+타입 불순물은 B 또는 BF 2 인, The p + type impurity is B or BF 2 is,
    비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  31. 제21항에 있어서, 22. The method of claim 21,
    상기 (d)단계의 불순물 주입은, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Doping of said (d) step, the ions are deposited barrier oxide layer to remove the channeling effect that is reached by passing through the gate to the substrate on the gate, and, after ion implantation, further comprising the step of removing back, the asymmetric DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and the work function.
  32. 상기 제21항 내지 제31항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 DTMOS 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자. The of claim 21 to claim 31, a double gate structure having any one of the asymmetric gate dielectric layer, the asymmetrical gate dielectric thickness and the work function produced by the DTMOS device manufacturing method using a double gate structure having a thickness and the work function of the anti- DTMOS device using.
  33. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적 으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 EOT를 갖는 게이트 산화막 형성을 위하여 서로 다른 유전율을 갖는 high-k 물질을 경사지게 증착하는 단계; (C) the step of depositing each other incline the high-k material having a different dielectric constant to form a gate oxide film having a non-symmetrical EOT;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, 불순물 주입 각도를 조절하여 상기 실리콘 핀 양쪽 각각의 게이트에 서로 다른 타입의 불순물을 주입하는 단계; And (d) for then depositing a gate material, forming a double-gate having an asymmetrical work functions, controlling the impurity implantation angle by injecting different types of impurities in each of the both sides of the gate of the silicon pin;
    (e) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (E) separating the double-gate junction to the chemical and mechanical polishing process;
    (f) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (F) patterning the gate area, the gate mask;
    (g) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (G) a step of doping for the source / drain region is formed;
    를 포함하고, 상기 (c)단계의 high-k 물질을 증착 후, 전자의 포획을 위하여 SONOS 구조로 절연막 트랩에 전자를 포획시키는 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. And wherein (c) after depositing the high-k material of the phase, a double gate structure having a structure in which, asymmetrical gate dielectric thickness and the work function of trapping electrons in an insulating film trap SONOS structure for the trapping of electrons for 2-bit non-volatile memory device manufacturing method using the same.
  34. 제33항에 있어서, 35. The method of claim 33,
    상기 (c)단계의 high-k 물질의 게이트 유전막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한 구조인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제 작 방법. (C) the dielectric constant of the gate dielectric layer of high-k material of the phase difference 2 with a double gate structure having the asymmetrical gate dielectric thickness and the work function adjustment is a possible structure by increasing the threshold voltage between two-bit bit non-volatile memory device of claim method is less.
  35. 상기 제33항 또는 제34항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자. The claim 33 or claim 34, asymmetric two-bit non-volatile memory device having a double-gate structure, the asymmetrical gate dielectric thickness and the work function produced by the production method using the gate dielectric layer a double gate structure having a thickness and the work function 2-bit non-volatile memory device using a.
  36. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (C) forming a gate oxide film having the same thickness throughout the oxidation process;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; And (d) after depositing the gate material, and for forming a double-gate having an asymmetrical work functions, and the N-type impurities, adjusting the injection angle selecting the silicon pin gate of one of implanting impurities;
    (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (E) non-symmetrical work function of more than double the low level to the gate to form a P-type impurity adjusting the injection angle to N-type impurity of high concentration in the non-injection gate at the time of P-type impurity implantation process energy having implanting impurities using the high energy;
    (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P- type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (F) non-symmetrical double one for forming the gate to adjust the angle of injection of P- type impurity in a higher concentration to a lower energy than the energy when P-type impurity implantation process of low level to the gate of the P-type impurity implantation having a function by the step of implanting impurities;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (G) separating the double-gate junction to the chemical and mechanical polishing process;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (I) the step of doping for the source / drain region is formed;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. , DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions comprising a.
  37. 제36항에 있어서, 38. The method of claim 36,
    상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (A) the substrate phase containing silicon in a silicon bulk substrate, a silicon germanium substrate, a strained silicon substrate, or any one of a strained silicon germanium substrate, a DTMOS using the double gate structure having the asymmetrical gate dielectric thickness and the work function device manufacturing method.
  38. 제36항에 있어서, 38. The method of claim 36,
    상기 (d)단계에서 실리콘 핀 한쪽의 게이트에 n-type의 불순물을 주입하고, 상기 (e)단계에서 실리콘 핀 다른 쪽의 게이트에 (f)단계에 주입될 p-type 불순물 보다 낮은 농도로 높은 에너지를 이용하여 p-type 불순물을 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. It said (d) implanting the gate impurity of n-type on the silicon pin one step, and the (e) to the gate of the silicon pin the other in step (f) p-type high a concentration lower than the impurity to be implanted in step DTMOS device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function of implanting p-type impurity using the energy.
  39. 제36항에 있어서, 38. The method of claim 36,
    상기 (d), (e) 및 (f)단계의 불순물 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (d), (e) and (f) of the impurity implantation angle is 45 ° or more, DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  40. 제36항에 있어서, 38. The method of claim 36,
    상기 (d), (e) 및 (f)단계의 불순물 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (d), (e) and (f) doping step of the DTMOS device manufacturing method using a double gate structure having the asymmetrical gate dielectric thickness and the work function for injecting operation without forming an additional mask.
  41. 제36항에 있어서, 38. The method of claim 36,
    상기 (d), (e) 및 (f)단계의 불순물 주입시, 이온이 게이트를 통과하여 기판까지 도달하는 채널링 효과를 제거할 수 있도록 차단 산화층을 게이트 위에 증착하고, 이온을 주입한 후 다시 제거하는 단계를 더 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (d), (e) and (f) during the impurity implantation step, the ions and the blocking oxide layer to remove the channeling effect that is reached by passing through the gate to the substrate deposited on the gate, removed after ion implantation again dual DTMOS device manufacturing method using a gate structure having a gate dielectric thickness and asymmetrical work functions further comprises the step of.
  42. 상기 제36항 내지 제41항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용하는 DTMOS 소자 제작 방법에 의하여 제작 된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자. A double gate structure having the above claim 36 to claim 41 of any one of the asymmetric gate dielectric layer, the thickness of the work produced by the DTMOS device manufacturing method using a double gate structure having the function, asymmetric gate dielectric thickness and the work function DTMOS device using.
  43. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 산화과정을 통하여 동일한 두께를 갖는 게이트 산화막을 형성하는 단계; (C) forming a gate oxide film having the same thickness throughout the oxidation process;
    (d) 게이트 물질을 증착 후, 비대칭적인 일함수를 갖는 이중 게이트 형성을 위해, N-type 불순물을 주입 각도를 조절하여 상기 실리콘 핀 한쪽의 게이트를 선택하여 불순물을 주입하는 단계; And (d) after depositing the gate material, and for forming a double-gate having an asymmetrical work functions, and the N-type impurities, adjusting the injection angle selecting the silicon pin gate of one of implanting impurities;
    (e) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 낮은 농도의 P-type 불순물을 주입 각도를 조절하여 N-type 불순물이 주입되지 않은 게이트에 높은 농도의 P-type 불순물 주입 공정시의 에너지보다 높은 에너지를 이용하여 불순물을 주입하는 단계; (E) non-symmetrical work function of more than double the low level to the gate to form a P-type impurity adjusting the injection angle to N-type impurity of high concentration in the non-injection gate at the time of P-type impurity implantation process energy having implanting impurities using the high energy;
    (f) 비대칭적인 일함수를 갖는 이중 게이트 형성을 위하여 높은 농도의 P-type 불순물을 주입 각도를 조절하여 P-type 불순물이 주입된 게이트에 낮은 농도의 P-type 불순물 주입 공정시 에너지보다 낮은 에너지를 이용하여 불순물을 주입하는 단계; (F) an asymmetrical one double for the gate formation of the high concentration P-type impurities adjusting the injection angle to lower than that of P-type impurity implantation process of low level to the gate the P-type impurities implanted energy energy having a function by the step of implanting impurities;
    (g) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (G) separating the double-gate junction to the chemical and mechanical polishing process;
    (h) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (H) patterning the gate area, the gate mask;
    (i) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (I) the step of doping for the source / drain region is formed;
    를 포함하고, 상기 (c)단계의 동일한 두께의 게이트 산화막을 성장시킨 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. And wherein (c) after step growing a gate oxide film of the same thickness using a structure to trap the electrons in the insulation film traps using a SONOS structure for the trapping of electrons, the double having asymmetric gate dielectric thickness and the work function of the 2-bit non-volatile memory device manufacturing method using the gate structure.
  44. 제43항에 있어서, 44. The method of claim 43,
    상기 낮은 dopant 농도, 높은 주입 에너지로 주입되는 불순물의 농도와 주입 에너지에 따라 변화되는 등가 게이트 산화막과 반대쪽 게이트의 산화과정에 의해 형성된 게이트 산화막의 유전율 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. The low dopant concentration, controlled by increasing the equivalent gate oxide film and the threshold voltage difference between the dielectric constant of a two-bit at the other end of the gate the gate oxide film formed by the oxidation of which is changed according to the concentration and the implantation energy of an impurity to be injected at a high implantation energy is possible, a two-bit non-volatile memory device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  45. 상기 제43항 또는 제44항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자. The claim 43 or 2-bit non-volatile memory device manufacturing method, a double gate structure having a gate dielectric thickness and asymmetrical work functions produced by using a double gate structure having a gate dielectric layer 44 protest asymmetrical thickness and the work function 2-bit non-volatile memory device using a.
  46. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적 으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (C) by adjusting the oxygen ion implantation angle for forming a gate oxide film having an asymmetrical thickness to select one of the silicon pin and the region injecting;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process;
    (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (E) step of one another obliquely deposited metal has a different work function to use a metal having a work function in asymmetric double-gate;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (H) a step of doping for the source / drain region is formed;
    를 포함하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. , DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions comprising a.
  47. 제46항에 있어서, 47. The method of claim 46,
    상기 (a)단계의 실리콘을 포함하는 기판은 실리콘 벌크 기판, 실리콘 게르마늄 기판, 인장 실리콘 기판, 또는 인장 실리콘 게르마늄 기판 중 어느 하나인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. (A) the substrate phase containing silicon in a silicon bulk substrate, a silicon germanium substrate, a strained silicon substrate, or any one of a strained silicon germanium substrate, a DTMOS using the double gate structure having the asymmetrical gate dielectric thickness and the work function device manufacturing method.
  48. 제46항에 있어서, 47. The method of claim 46,
    상기 (c)단계의 산소 이온 주입 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The oxygen ion implantation angle in the step (c) is 45 ° or more, a double DTMOS device manufacturing method using a gate structure having a gate dielectric thickness and asymmetrical work functions.
  49. 제46항에 있어서, 47. The method of claim 46,
    상기 (c)단계의 산소 이온 주입은 추가적인 마스크 형성 작업 없이 주입하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. The (c) DTMOS device manufacturing method using a double gate structure having the oxygen ion implantation, the implanting operation without forming an additional mask asymmetrical gate dielectric thickness and the work function of the step.
  50. 제46항에 있어서, 47. The method of claim 46,
    상기 (e)단계의 금속 물질 증착 각도는 45° 이상인, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Metallic material deposited angle of the step (e) is 45 ° or more, DTMOS device manufacturing method using a double gate structure having a gate dielectric thickness and asymmetrical work functions.
  51. 제46항에 있어서, 47. The method of claim 46,
    상기 (e)단계의 게이트 물질은 실리콘 핀 한면에 일함수가 5eV보다 큰 금속물질과, 실리콘 핀 다른 면에는 일함수가 4eV보다 작은 금속물질을 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Gate material of step (e) is a double with a silicon fin with a metal function is greater than 5eV material on one side and the other surface of the silicon pin, the work function using a small metallic objects than 4eV, asymmetrical gate dielectric thickness and the work function DTMOS device manufacturing method using the gate structure.
  52. 제46항에 있어서, 47. The method of claim 46,
    상기 (e)단계의 게이트를 형성하는 금속물질의 일함수 차는 on-state/ off-state의 문턱 전압 차를 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (e) the work function difference between the metal material forming the gate of the step on-state / off-state of the adjustment is possible by increasing the threshold voltage difference, a double gate structure having the asymmetrical gate dielectric thickness and the work function DTMOS device manufacturing method using the same.
  53. 제46항에 있어서, 47. The method of claim 46,
    상기 (e)단계의 게이트 물질로 금속을 경사지게 증착하는 경우, 기판을 금속 증착 장비에 경사지게 삽입시키거나 또는 기판을 장착시킨 척을 돌려 증착하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법. Wherein (e) the case of depositing incline the metal in the gate material of the phase, a double gate structure having the asymmetrical gate dielectric thickness and the work function to insert obliquely the substrate to the metal deposition apparatus, or deposition by turning the chuck was mounted to the substrate DTMOS device manufacturing method using a.
  54. 상기 제46항 내지 제53항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 DTMOS 소자. The of claim 46 to claim 53 for any one of the asymmetric gate using a double gate structure having a dielectric layer thickness and the work function produced by the DTMOS device manufacturing method, the asymmetrical gate dielectric layer a double gate structure having a thickness and the work function of the anti- DTMOS device using.
  55. (a) 실리콘을 포함하는 기판, 하부절연막, 실리콘 및 하드 마스크를 순차적으로 형성하는 단계; (A) forming a substrate, a lower insulating film, silicon and the hard mask comprises silicon in sequence;
    (b) 상기 하드 마스크 패턴을 마스크로 하여 채널이 형성될 실리콘 핀과 소오스/드레인이 형성될 실리콘 영역의 패턴을 형성하는 단계; (B) forming a pattern of the silicon regions to be the silicon fin and the source / drain be a channel formed in the hard mask pattern as a mask is formed;
    (c) 비대칭적인 두께를 갖는 게이트 산화막 형성을 위하여 산소 이온 주입 각도를 조절하여 상기 실리콘 핀과 영역의 한쪽을 선택하여 주입하는 단계; (C) by adjusting the oxygen ion implantation angle for forming a gate oxide film having an asymmetrical thickness to select one of the silicon pin and the region injecting;
    (d) 산화과정을 통하여 비대칭적인 두께를 갖는 게이트 산화막을 형성하는 단계; (D) forming a gate oxide film having a non-symmetrical thickness through oxidation process;
    (e) 비대칭적인 일함수를 가지는 금속을 이중 게이트로 이용하기 위하여 서로 다른 일함수를 갖는 금속을 경사지게 증착하는 단계; (E) step of one another obliquely deposited metal has a different work function to use a metal having a work function in asymmetric double-gate;
    (f) 화학, 기계적인 연마 공정으로 접합된 이중 게이트를 분리하는 단계; (F) separating the dual-gate junction to the chemical and mechanical polishing process;
    (g) 게이트 마스크로 게이트 영역을 패터닝하는 단계; (G) patterning the gate area, the gate mask;
    (h) 소오스/드레인 영역 형성을 위하여 불순물 주입을 하는 단계; (H) a step of doping for the source / drain region is formed;
    를 포함하고, 상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 전자의 포획을 위하여 SONOS 구조를 이용한 절연막 트랩에 전자를 포획시키는 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. And include, after forming a gate oxide film having an asymmetrical thickness of the (d) step of using a structure to trap the electrons in the insulation film traps using a SONOS structure for the trapping of electrons, the asymmetric gate dielectric thickness and the work function of the 2-bit non-volatile memory device manufacturing method using a double gate structure having.
  56. 제55항에 있어서, The method of claim 55, wherein
    상기 (d)단계의 비대칭적인 두께를 갖는 게이트 산화막을 형성한 후 실리콘, 게르마늄, 금속 나노크리스탈을 이용한 플로팅 게이트 메모리 구조를 이용하는, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. After forming a gate oxide film having an asymmetrical thickness of the (d) step of using a floating gate memory structure using silicon, germanium, metallic nanocrystals, 2 using a double gate structure having a gate dielectric thickness and asymmetrical work functions bit non-volatile memory device manufacturing method.
  57. 제55항에 있어서, The method of claim 55, wherein
    상기 (d)단계의 게이트로 형성될 금속물질의 일함수 차는 2-비트 간의 문턱 전압을 크게하는 것에 의해 조절이 가능한, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법. Wherein (d) the work function difference between the metal material to be formed into the gate of the step can be adjusted by increasing the threshold voltage between the 2-bit, 2-bit using a double gate structure having the asymmetrical gate dielectric thickness and the work function non- volatile memory device manufacturing method.
  58. 상기 제55항 내지 제57항 중 어느 한 항의 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자 제작 방법에 의하여 제작된, 비대칭적인 게이트 유전막 두께와 일함수를 갖는 이중 게이트 구조를 이용한 2-비트 비휘발성 메모리 소자. The claim 55 to claim 57 for any one of the asymmetric gate dielectric layer a two-bit non-volatile memory elements manufactured by the manufacturing method, the gate dielectric layer thickness and asymmetrical work functions using a double gate structure having a thickness and wherein the work function of the 2-bit non-volatile memory device using a double gate structure having.
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