KR20060032210A - 적층형 세라믹 전자부품 및 그 제조방법 - Google Patents
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Abstract
본 발명은 소결 전극층, 중간 전해 도금층 및 전해 도금층이 이 순서로 적층되어 있는 외부전극을 갖는 적층형 세라믹 전자부품으로서, 고온 부하 시험에 있어서의 절연 저항 불량이 발생하기 어렵고, 신뢰성이 우수한 적층형 세라믹 전자부품 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명의 적층형 세라믹 전자부품의 구성에 따르면, 내부전극(2, 3)을 갖는 세라믹 소결체(4)의 양단면(4a, 4b)에 제1, 제2의 외부전극(5, 6)이 형성되어 있고, 각 외부전극(5, 6)은 소결 전극층(5a, 6a), 중간 전해 도금층(5b, 6b) 및 전해 도금층(5c, 6c)을 이 순서로 적층한 구조를 가지며, 소결 전극층(5a, 6a)의 외표면에, 소결 전극층에 함유되어 있는 유리 프릿에 기초하는 절연성의 산화물(7)의 노출 표면 부분(7a)이 노출하고 있고, 상기 노출 표면 부분(7a)에 금속(8)이 부착된 상태에서, 중간 전해 도금층(5b, 6b)이 전해 도금에 의해 형성되어 있다.
적층형 세라믹 커패시터, 내부전극, 외부전극, 세라믹 소결체, 소결 전극층, 중간 전해 도금층
Description
본 발명은 예를 들면 적층 커패시터 등의 적층형 세라믹 전자부품 및 그 제조방법에 관한 것으로, 보다 상세하게는, 외부전극이 소결 전극층 표면에 전해 도금층을 적층한 구조를 갖는 적층형 세라믹 전자부품 및 그 제조방법에 관한 것이다.
종래, 적층 세라믹 커패시터 등의 적층형 세라믹 전자부품에서는, 도전 페이스트의 베이킹에 의해 형성된 소결 전극층 표면에, 복수의 도금층을 적층한 구조가 알려져 있다. 예를 들면, 하기의 특허문헌 1에 기재된 선행기술에서는, 어느 정도의 두께를 갖는 소결 전극층의 표면에, 예를 들면 Ni로 이루어지는 중간 전해 도금층이 형성되고, 그런 후, 중간 전해 도금층상에 Sn이나 Sn합금으로 이루어지는 도금층이 형성되어 있었다. 이것은 Sn 혹은 Sn합금으로 이루어지는 도금층에 의해 솔더링성을 높임과 아울러, Ni로 이루어지는 중간 전해 도금층에 의해, 소결 전극층의 산화나 솔더 부식(solder erosion)을 방지하기 위함이다.
그런데, 상기 중간 전해 도금층 및 외측의 Sn 도금층을 형성할 때에, 도금액이 소결 전극층 내에 침입하면, 적층 세라믹 커패시터의 여러 가지 특성이 저하하 는 것이 알려져 있다.
특히, 내부전극간의 세라믹층이 얇게 되어 있고, 또한 세라믹층의 적층수가 증대하고 있는 고용량의 적층 세라믹 커패시터에서는, Sn 도금막을 형성한 후에, 고온 부하 시험에 있어서의 신뢰성이 저하하는 문제가 발생하기 쉽상이었다. 이것은 Ni로 이루어지는 중간 전해 도금층에 의해, 소결 전극층의 표면이 충분히 피복되어 있지 않기 때문이라고 생각된다. 즉, Ni 도금층의 틈새로부터 Sn 도금시의 도금액이 소결 전극의 유리 등의 산화물을 용해해서 소결 전극층 내에 침입하여, 세라믹 소체에 도달하고 있기 때문이라고 생각된다. 그것에 의해, 절연 저항의 저하 등이 발생하고 있었다.
한편, 이러한 종류의 외부전극에 있어서의 Ni 도금층에 의한 소결 전극층 표면의 피복성을 개선하고, 솔더링성을 높이기 위해서, 여러 가지 시도가 행해져 오고 있다. 예를 들면, 하기의 특허문헌 2에서는, 소결 전극층 표면을 배럴 연마(barrel-polishing)함으로써, 소결 전극층을 구성하는 데 사용되고 있었던 도전 페이스트 중의 유리 프릿(glass frit) 유래의 미분말이 소결 전극층 표면에 부착하는 것을 방지하고 있다. 따라서, 소결 전극층 표면의 평활성이 높아지기 때문에, 외표면에 형성되는 중간 전해 도금층에 의한 피복성을 높일 수 있다.
또한, 그 외의 방법으로서는, 소결 전극층을 구성하는 도전 페이스트에 포함되어 있는 유리 프릿을 도전성 유리 프릿으로 변경하는 방법도 제안되어 있다. 또한, 중간 전해 도금층인 Ni 도금막의 두께를 두껍게 하는 방법도 제안되어 있었다.
특허문헌 1: 일본국 특허공개 2002-75779호 공보
특허문헌 2: 일본국 특허공개 2003-117804호 공보
그러나, 특허문헌 2에 기재된 바와 같이 배럴 처리를 행하여, 유리 프릿 유래의 미분말의 부착을 방지해서, 소결 전극층 표면을 평활화했다고 하더라도, 소결 전극층 표면에 Ni 전해 도금막 및 Sn 도금막을 순서대로 형성한 경우, 역시, Sn 도금시의 도금액의 침입에 의해, 절연 저항이 저하하기 쉽상이었다. 이것은 배럴 연마를 행하여 소결 전극층 표면을 평활화했다고 하더라도, 여전히 소결 전극층 표면에 노출하고 있는 유리 프릿 등의 산화물이 존재하고, 도금액이 이 산화물을 용해해서, 유리 프릿이 전극층 표면으로부터 제거된 부분에 핀 홀이 발생하여, 상기 핀 홀로부터 Sn 도금시의 도금액이 침입하는 것에 의한다고 생각된다.
한편, 유리 프릿으로서 도전성 유리 프릿을 사용하는 방법에서는, 도전성 유리 프릿의 외부에 노출하고 있는 부분에 Ni 전해 도금막이 일단 부착하지만, 금속과 비교하면 도전성이 낮기 때문에, 충분한 두께로 Ni 전해 도금막은 부착하지 않았다. 그 때문에, 역시 Sn 도금시의 도금액의 침입으로부터 고온 부하 시험을 행했을 때의 절연 저항의 저하가 발생하기 쉽상이었다.
또한, Ni 도금막의 두께를 두껍게 하는 방법에서는, 비용이 높아진다고 하는 문제도 있었다. 게다가, 단순히 Ni 도금막을 두껍게 했다고 하더라도, 상기 고온 부하 시험에 있어서의 절연 저항의 저하를 억제하는 것은 곤란하였다.
본 발명의 목적은 상술한 종래 기술의 현상(現狀)을 감안하여, 소결 전극층 표면에 중간 전해 도금층이 형성되어 있으며, 또한 중간 전해 도금층의 외표면에 도금층이 형성되어 있는 구조를 갖는 외부전극을 구비하는 적층형 세라믹 전자부품으로서, 중간 전해 도금층에 의해, 소결 전극층의 외표면이 충분히 피복되어 있고, 따라서, 중간 전해 도금층의 외측에 형성되는 도금층의 도금시의 도금액의 침입에 의한 절연 저항 등의 특성의 저하가 발생하기 어려운, 신뢰성이 우수한 적층형 세라믹 전자부품 및 그 제조방법을 제공하는 데 있다.
본 발명에 따른 적층형 세라믹 전자부품은 내부전극을 갖는 적층형 세라믹 소자와, 적층형 세라믹 소자의 양단면에 형성된 제1, 제2의 외부전극을 구비하고, 상기 각 외부전극은 적층 세라믹 소자 표면에 형성되어 있으며, 또한 산화물을 포함하는 소결 전극층과, 상기 소결 전극층의 표면에 형성된 중간 전해 도금층과, 중간 전해 도금층의 표면에 형성된 도금층을 포함하고, 소결 전극층의 표면의 일부에 상기 산화물이 존재하는 적층형 세라믹 전자부품에 있어서, 소결 전극층의 표면에 노출하고 있는 상기 산화물의 적어도 노출 표면 부분에, 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵(核)이 되는 금속이 존재하고 있는 것을 특징으로 한다.
본 발명에 따른 적층형 세라믹 전자부품의 어느 특정의 국면에서는, 상기 산화물의 노출 표면 부분과 상기 중간 전해 도금층 사이에 존재하고 있는 상기 금속은 상기 산화물보다 경도가 낮은 금속이다.
본 발명에 따른 적층형 세라믹 전자부품의 다른 특정의 국면에서는, 산화물의 노출 표면 부분과 중간 전해 도금층 사이에 존재하고 있는 상기 금속은 중간 전해 도금층을 구성하는 금속보다도 이온화 경향이 작은 금속이다.
바람직하게는, 상기 중간 전해 도금층은 Ni 도금층에 의해 형성된다.
본 발명에 따른 적층형 세라믹 전자부품의 또 다른 특정의 국면에서는, 산화물의 노출 표면 부분과 중간 전해 도금층 사이에 존재하고 있는 상기 금속은 Sn 또는 Sn합금이다.
본 발명에 따른 적층형 세라믹 전자부품의 제조방법은, 단면에 인출된 내부전극을 갖는 적층형 세라믹 소자와, 적층형 세라믹 소자의 양단면에 형성된 제1, 제2의 외부전극을 갖는 적층형 세라믹 전자부품의 제조방법에 있어서, 산화물을 포함하는 도전 페이스트를 적층형 세라믹 소자에 부착시켜서 열처리함으로써 소결 전극층을 형성하는 공정과, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에, 산화물의 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 금속을 부착시키는 공정과, 산화물의 노출 표면 부분의 상기 금속 표면을 포함하는 소결 전극 표면상에 전해 도금에 의해 중간 전해 도금층을 형성하는 공정과, 중간 전해 도금층의 외표면에 도금층을 형성하는 공정을 구비하는 것을 특징으로 한다.
본 발명에 따른 제조방법의 어느 특정의 국면에서는, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 상기 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속을 부착시키는 공정에 있어서, 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속으로 피복된 미디어(media)로부터, 상기 금속이 산화물의 노출 표면 부분으로 이동되어, 산화물 노출 표면 부분에 부착된다.
본 발명에 따른 제조방법의 또 다른 특정의 국면에서는, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속을 부착시키는 공정에 있어서, 용기에 적어도 상기 산화물보다 경도가 낮은 상기 금속으로 피복된 미디어와 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 교반함으로써, 미디어 표면의 상기 금속이 산화물 표면에 부착된다.
본 발명에 따른 제조방법의 또 다른 특정의 국면에서는, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 상기 금속을 부착시키는 공정에 있어서, 전해 도금장치에, 중간 전해 도금층을 구성하는 금속보다도 이온화 경향이 작은 금속으로 피복된 미디어와 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 미디어 표면의 금속을 용해시켜서 상기 산화물의 노출 표면 부분에 석출시킴으로써 부착시킨다.
본 발명에 따른 제조방법에 있어서, 바람직하게는, 중간 전해 도금층은 Ni 도금층에 의해 형성된다.
본 발명에 따른 제조방법의 또 다른 특정의 국면에서는, 산화물의 노출 표면 부분에 부착되는 상기 금속은 Sn 또는 Sn합금이다.
본 발명에 따른 적층형 세라믹 전자부품에서는, 소결 전극층에 포함되어 있는 산화물이 상기 소결 전극층 표면에 노출하고 있는 노출 표면 부분에, 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 금속이 존재하고 있다. 즉, 소결 전극층 표면에 있어서 산화물이 노출하고 있는 노출 표면 부분이 상기 금속에 의해 덮여 있다. 따라서, 상기 금속과, 산화물이 노출하고 있는 부분 이외의 도전성 부분이 외표면에 드러나 있기 때문에, 중간 전해 도금층을 전해 도금에 의해 형성한 경우, 중간 전해 도금층이 소결 전극층의 외표면을 연속적으로 충분한 두께로 피복한다. 그 때문에, 중간 전해 도금층의 외측에 도금층을 더 형성했다고 하더라도, 도금액의 소결 전극층 내로의 침입이 억제되어, 고온 부하 시험에 있어서의 절연 저항의 저하 등이 발생하기 어려운, 신뢰성이 우수하고, 또한 소망으로 하는 성능을 발현하는 적층형 세라믹 전자부품을 제공하는 것이 가능해진다.
상기 금속이 산화물보다도 경도가 낮은 금속인 경우에는, 교반 등에 의해 상기 금속을 산화물 노출 표면 부분에 물리적으로 용이하게 부착시킬 수 있다.
상기 금속이 중간 전해 도금층을 구성하는 금속보다도 이온화 경향이 작은 금속인 경우에는, 중간 전해 도금층의 형성 전에 약한 전해 처리를 시행함으로써, 상기 금속을 산화물의 노출 표면 부분에 석출시켜서 부착시킬 수 있다. 따라서, 중간 전해 도금층의 형성에 필요한 도금장치를 사용해서, 상기 금속을 산화물의 노출 표면 부분에 부착시키는 공정도 행할 수 있다.
중간 전해 도금층이 Ni 도금층인 경우에는, 외측의 도금층으로서, 솔더링성이 우수한 Sn이나 Sn합금으로 이루어지는 도금층을 형성했다고 하더라도, 소결 전극층이 Ni 도금층으로 피복되어 있기 때문에, 소결 전극층의 산화가 발생하기 어렵다.
산화물의 노출 표면 부분과 중간 전해 도금층 사이에 존재하고 있는 상기 금속이 Sn 또는 Sn합금인 경우에는, Sn이 Ni보다도 이온화 경향이 작기 때문에, Sn으로 피복된 미디어나 Sn으로 이루어지는 미디어를 도금욕에 투입해 두면, 중간 전해 도금층의 형성에 앞서 약한 전해 처리를 시행하는 것만으로, Sn을 석출시켜서 산화물의 노출 표면 부분에 부착시킬 수 있다.
본 발명에 따른 적층형 세라믹 전자부품의 제조방법에서는, 중간 전해 도금층의 형성시, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에, 산화물의 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 금속이 부착된다. 따라서, 상기 금속을 부착시킨 후에, 중간 전해 도금층을 형성한 경우, 중간 전해 도금층이 확실하게 소결 전극층의 외표면을 피복하게 된다. 따라서, 본 발명의 적층형 세라믹 전자부품, 즉 고온 부하 시험에 있어서의 절연 저항의 저하 등이 발생하기 어려운, 신뢰성이 우수한 적층형 세라믹 전자부품을 제공하는 것이 가능해진다.
본 발명에 따른 제조방법에 있어서, 상기 핵이 되는 금속을 부착시키는 공정이 상기 금속으로 피복된 미디어로부터, 상기 금속이 산화물의 노출 표면 부분에 노출되어서 부착되는 경우에는, 상기 미디어와 중간 전해 도금층 형성 전의 적층형 세라믹 소자를 교반함으로써, 상기 금속을 산화물 노출 표면 부분에 용이하게 부착시킬 수 있다.
또한, 용기에, 산화물보다도 경도가 낮은 산화물로 피복된 미디어와, 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 교반한 경우에는, 미디어 표면의 금속의 경도가 산화물보다도 낮기 때문에, 교반에 의해 금속이 산화물의 노출 표면 부분에 용이하고 또한 확실하게 부착된다.
전해 도금장치에, 중간 전해 도금층을 구성하는 금속보다도 이온화 경향이 작은 금속으로 피복된 미디어와, 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 미디어 표면의 금속을 용해시켜서 산화물의 노출 표면 부분에 석출시킴으로써 상기 금속을 산화물 노출 표면 부분에 부착시키는 경우에는, 전해 도금장치를 사용해서 상기 금속을 산화물의 노출 표면 부분에 부착시킬 수 있다. 따라서, 전해 도금장치를 그대로 사용하여, 다음 공정인 중간 전해 도금층의 형성을 행할 수 있다. 따라서, 별도로 새로운 제조장치를 준비하지 않고, 본 발명에 따라서 신뢰성이 우수한 적층형 세라믹 전자부품을 효율 좋게 제조할 수 있다.
중간 전해 도금층이 Ni 도금층인 경우에는, 상기 중간 전해 도금층에 의해 소결 전극층이 피복된 경우, 소결 전극층의 산화를 확실하게 방지할 수 있다.
산화물의 노출 표면 부분에 부착되는 상기 금속이 Sn 또는 Sn합금인 경우에는, Sn이 Ni보다도 이온화 경향이 작기 때문에, Sn으로 피복된 미디어나 Sn으로 이루어지는 미디어를 도금욕에 투입해 두면, 중간 전해 도금층의 형성에 앞서 약한 전해 처리를 시행하는 것만으로, Sn을 석출시켜서 산화물의 노출 표면 부분에 부착시킬 수 있다.
도 1a 및 도 1b는 본 발명의 한 실시형태에 따른 적층형 세라믹 전자부품으로서의 적층 세라믹 커패시터의 정면 단면도 및 외부전극의 요부를 나타내는 부분 확대 절개 정면 단면도이다.
도 2는 비교예로서 부착시키기 위한 전처리 공정이 행해지지 않고, Ni로 이 루어지는 중간 전해 도금층이 형성된 후의 전극 표면 부분을 나타내는 주사형 전자현미경 사진이다.
도 3은 본 발명의 실시예로서의 실험예에 있어서 전처리 공정에 있어서 산화물 표면에 금속이 부착된 후 중간 전해 도금층이 형성된 후의 전극 표면의 주사형 전자현미경 사진을 나타내는 도면이다.
<부호의 설명>
1 : 적층 세라믹 커패시터 2, 3 : 내부전극
4 : 세라믹 소결체 4a, 4b : 단면
5, 6 : 외부전극 5a, 6a : 소결 전극층
5b, 6b : 중간 전해 도금층 5c, 6c : 도금층
7 : 산화물 7a : 노출 표면 부분
이하, 도면을 참조하면서, 본 발명의 구체적인 실시형태 및 실시예를 설명함으로써, 본 발명을 명확하게 한다.
도 1a 및 도 1b는 본 발명의 한 실시형태에 따른 적층형 세라믹 전자부품의 정면 단면도 및 외부전극의 요부를 확대해서 나타내는 부분 절개 정면 단면도이다. 본 실시형태의 적층형 세라믹 전자부품은 적층 세라믹 커패시터(1)이다. 적층 세라믹 커패시터(1)는 적층형 세라믹 소자로서, 복수의 내부전극(2, 3)이 세라믹층을 개재해서 겹쳐지도록 배치되어 있는 세라믹 소결체(4)를 갖는다. 복수의 내부전극(2)은 세라믹 소결체(4)의 한쪽의 단면(4a)에 인출되어 있다. 또한, 복수의 내부전 극(3)은 세라믹 소결체(4)의 다른쪽 단면(4b)에 인출되어 있다. 단면(4a, 4b)을 덮도록, 제1, 제2의 외부전극(5, 6)이 형성되어 있다. 제1, 제2의 외부전극(5, 6)은 각각 세라믹 소결체(4)의 단면(4a, 4b)에, 즉 세라믹 소자 표면에 형성된 소결 전극층(5a, 6a)을 갖는다. 소결 전극층(5a, 6a)은 유리 프릿 등의 산화물을 포함하는 도전 페이스트를 베이킹함으로써 형성되어 있다.
소결 전극층(5a, 6a)의 표면에는, 중간 전해 도금층(5b, 6b)이 전해 도금법에 의해 형성되어 있다. 본 실시형태에서는, 중간 전해 도금층(5b, 6b)은 Ni를 전해 도금함으로써 형성되어 있다.
중간 전해 도금층(5b, 6b)의 외측 표면에는, 도금층(5c, 6c)이 형성되어 있다. 도금층(5c, 6c)은 본 실시형태에서는, Sn을 전해 도금함으로써 형성되어 있다. Sn으로 이루어지는 도금층(5c, 6c)은 솔더링성을 높이기 위해서 형성되어 있다. 또한, 중간 전해 도금층(5b, 6b)은 Ni로 이루어지며, 내측의 소결 전극층(5a, 6a)의 산화를 방지함과 아울러, Sn 도금시의 도금액의 소결 전극층(5a, 6a)으로의 침입을 방지하기 위해서 형성되어 있다.
그런데, 이러한 종류의 외부전극에서는, 외측의 Sn으로 이루어지는 도금층을 전해 도금에 의해 형성할 때, 중간 전해 도금층에 의한 소결 전극층의 피복이 충분하지 않다고 하는 문제가 있었다.
이에 비해서, 본 실시형태의 적층 세라믹 커패시터(1)에서는, 이와 같은 문제를 해결하기 위해서, 도 1b에 외부전극(5)의 요부를 확대해서 나타내는 바와 같이, 소결 전극층(5a) 중의 산화물(7)의 소결 전극층(5a)의 표면에 노출하고 있는 노출 표면 부분(7a)을 덮도록, 금속(8)이 부착되어 있다.
소결 전극층(5a)은 SiO2 등의 산화물로 이루어지는 유리 프릿과, Ag나 Cu 등의 도전성 분말을 포함하는 도전 페이스트를 베이킹함으로써 형성되어 있다. 이렇게 해서 형성된 소결 전극층(5a)에는 산화물(7)이 함유되어 있다. 그리고, 몇 갠가의 산화물 입자가 도 1b에 나타나 있는 바와 같이, 소결 전극층(5a)의 외표면에 적어도 일부가 노출하도록 분산되어 있다. 상기 산화물(7)은 SiO2 등의 절연성 재료로 이루어진다. 따라서, 소결 전극층(5a)의 외표면에서는, 상기 산화물(7)의 노출 표면 부분(7a)이 절연성 또는 도전성이 낮기 때문에, 소결 전극층(5a)의 외표면의 일부가 부분적으로 절연성 또는 도전성이 낮아지고 있다.
따라서, 상기 소결 전극층(5a)상에, Ni를 전해 도금하여, 중간 전해 도금층(5b)을 형성했다고 하더라도, 상기 산화물(7)의 노출 표면 부분(7a)에는, Ni 도금막이 충분히 부착하기 어렵다.
그러나, 본 실시형태의 적층 세라믹 커패시터(1)에서는, 상기 금속(8)이 산화물(7)의 노출 표면 부분(7a)의 일부를 피복하도록 부착되어 있다. 따라서, Ni를 전해 도금할 때에, 금속(8)을 핵으로 해서 Ni가 석출한다. 소결 전극층(5a)의 도전성 표면 부분과, 산화물(7)의 노출 표면 부분(7a)상의 금속(8)을 덮도록, Ni가 전해 도금에 의해 확실하게 부착되어, 피복성이 양호한 중간 전해 도금층(5b)이 형성된다.
따라서, 솔더링성을 높이기 위한 Sn 도금막으로 이루어지는 도금층(5c)을 전 해 도금 등의 습식 도금법에 의해 형성했다고 하더라도, 중간 전해 도금층(5b)에 의해 소결 전극층(5a)의 외표면이 확실하게 피복되어 있기 때문에, 도금액의 소결 전극층(5a)으로의 침입이 발생하기 어렵다. 따라서, 고온 부하 시험에 있어서의 절연 저항의 저하 등이 발생하기 어려운, 신뢰성이 우수한 적층 세라믹 커패시터(1)를 제공할 수 있다.
한편, 소결 전극층(5a, 6a)으로서는, 적절한 도전성 분말과, 절연성의 산화물 입자를 포함하는 도전성 페이스트를 베이킹함으로써 형성된 것인 한 특별히 한정되지 않는다. 또한, 상기 금속(8)에 대해서도, 산화물(7)의 노출 표면 부분(7a)을 피복하도록 부착되는 한 특별히 한정되지 않는다.
단, 바람직하게는, 금속(8)은 중간 전해 도금층(5b)을 구성하는 금속보다도 이온화 경향이 작은 금속에 의해 구성된다. 예를 들면, 중간 전해 도금층(5b)이 Ni로 이루어지는 경우, Ni보다도 이온화 경향이 작은, Sn, Cu, Ag, Au, Pt 혹은 이들을 주성분으로 하는 합금을 들 수 있다.
중간 전해 도금층을 구성하고 있는 금속보다도 이온화 경향이 작은 금속을 상기 금속(8)으로서 사용함으로써, 중간 전해 도금층의 전해 도금 전에, 동일한 도금욕 중에 상기 금속(8)으로서 사용하는 금속이 피복된 미디어나 상기 금속으로 이루어지는 미디어 등을 투입해 두고, 전해 도금보다도 약한 전해 처리를 시행함으로써, 도금욕 중에 존재하고 있었던 상기 금속(8)의 금속 이온을 석출할 수 있으며, 그것에 의해 산화물의 노출 표면 부분에 금속(8)을 부착시킬 수 있다. 따라서, 중간 전해 도금층에 필요한 도금장치를 그대로 이용해서 금속(8)을 산화물(7)의 노출 표면 부분(7a)에 부착시킬 수 있다. 상기와 같이, 도금욕 중에 상기 금속(8)을 구성하는 금속 이온을 존재시켜 두면, 중간 전해 도금에 앞서 약한 전해 처리를 시행하는 것만으로, 상기 금속을 석출시켜서 산화물의 노출 표면 부분(7a)에 부착시킬 수 있다.
또한, 바람직하게는, 상기 금속(8)은 산화물(7)보다도 경도가 낮은 금속에 의해 구성된다. 산화물(7)보다 금속(8)의 경도를 낮게 함으로써, 예를 들면, 상기 금속(8)이 피복된 미디어와, 소결 전극층(5a, 6a)이 형성되어 있는 적층 세라믹 커패시터(1)를 배럴 연마 등에 의해 교반함으로써, 금속(8)이 깎여져서, 소결 전극층(5a)의 표면의 산화물(7)의 노출 표면 부분(7a)에 금속(8)을 물리적으로 부착시킬 수 있다. 또한, 도금장치에 있어서도, 마찬가지로, 전해 처리를 시행하기 전에 교반함으로써, 미디어 표면의 금속을, 소결 전극층 표면의 산화물 표면에 물리적으로 부착시킬 수 있다.
또한, 중간 전해 도금층(5b, 6b)을 구성하는 금속 재료에 대해서도, 특별히 한정되지 않지만, 본 발명에서는, 바람직하게는, 소결 전극층(5a, 6a)의 산화를 방지하고, 외측으로부터의 도금액의 침입을 확실하게 방지할 수 있기 때문에, Ni가 사용된다.
상기 금속(8)으로서는, Ni보다도 이온화 경향이 작은 금속인 Sn, Cu, Ag, Au, Pb 등의 금속 또는 합금을 들 수 있다. 이와 같이 중간 전해 도금층(5b, 6b)을 구성하는 금속보다도 이온화 경향이 작은 금속 또는 합금의 경우, 중간 전해 도금층(5b, 6b)을 형성할 때에, 중간 전해 도금층의 형성에 앞서 약전해 처리를 시행하 면, 도금액 중의 이온화 경향이 작은 금속이 중간 전해 도금층을 형성하는 금속보다도 앞서 석출하여, 소결 전극층의 일부 및 산화물의 노출 표면에 부착시킬 수 있다.
또한, 상기 금속(8)으로서는, 산화물보다도 경도가 낮은 금속인, Sn, Cu, Ag, Au, Zn, Bi, Pb 등의 금속 또는 합금을 들 수 있다. 이와 같이 중간 전해 도금층(5b, 6b)을 구성하는 금속보다도 경도가 낮은 금속 또는 합금의 경우, 배럴 연마나 도금 전의 교반시에 중간 전해 도금층의 형성에 앞서, 유리 프릿 등의 산화물이 깎아냄으로써, 산화물의 노출 표면에 부착시킬 수 있다.
한편, 상기 금속 중, Cu는 산화하기 쉽고, Ag, Au 등은 비교적 고가이기 때문에, Ni보다도 이온화 경향이 작고, 경도가 낮은 금속으로서, Sn 또는 Sn합금이 바람직하다.
다음으로, 상기 적층 세라믹 커패시터(1)의 제조방법의 구체적인 예에 대해서 설명한다.
적층 세라믹 커패시터(1)를 얻을 때에는, 공지의 방법에 따라서, 내부전극(2, 3)을 갖는 세라믹 소결체(4)를 준비한다. 다음으로, 세라믹 소결체(4)의 단면(4a, 4b)에 도전 페이스트를 도포하고, 베이킹함으로써 소결 전극층(5a, 6a)을 형성한다.
소결 전극층(5a, 6a)에 있어서는, 상기 산화물(7)이 함유되어 있으며, 산화물(7)의 일부가 소결 전극층(5a, 6a)의 외표면에 노출하고 있다. 즉, 도 1b에 나타낸 노출 표면 부분(7a)이 존재한다.
그래서, 다음으로, 소결 전극층(5a, 6a)이 형성된 적층 세라믹 커패시터(1)의 위치에 있어서의 산화물(7)의 노출 표면 부분(7a)의 적어도 일부를 피복하도록, 금속(8)을 부착시킨다. 이 금속(8)을 산화물(7)의 노출 표면 부분(7a)에 부착시키기 위해서는, 예를 들면, 금속(8)과 동일한 금속재료로 구성된 미디어 또는 금속(8)과 동일한 금속재료로 피복된 구(球)형상의 스틸 볼 등의 미디어와, 적층 세라믹 커패시터(1)를 용기에 투입하고, 교반함으로써 행할 수 있다. 또한, 회전 배럴 도금장치의 배럴 내에 상기 미디어와 적층 세라믹 커패시터(1)를 투입하고, 상술과 같이 약한 전해 처리를 시행함으로써, 금속(8)을 산화물(7)의 노출 표면 부분(7a)에 부착시킬 수도 있다. 배럴 도금장치를 사용하고, 또한 약한 전해 처리에 의해 금속(8)을 부착시키는 방법에서는, 금속(8)의 부착에 새로운 장치를 필요로 하지 않는다. 또한, 금속(8)을 부착시킨 후, 즉시 상기 배럴을 사용하여, 중간 전해 도금층(5b, 6b)의 전해 도금을 행할 수 있으며, 적층 세라믹 커패시터(1)의 생산성을 높일 수 있다.
단, 금속(8)을 산화물(7)의 노출 표면 부분(7a)에 부착시키는 방법에 대해서는, 이들 방법에 한정되지 않으며, 금속(8)을 용사(溶射;spraying)하는 방법 등의 적절한 방법을 사용할 수 있다.
다음으로, 제1의 실험예에 대해서 설명한다.
길이 2.0㎜×폭 1.2㎜×높이 1.2㎜의 세라믹 소결체(4)를 사용해서, 정전용량이 10㎌, 정격전압이 6.3V, 또한 온도 특성이 B특성인 사양의 적층 세라믹 커패시터를 제작하였다.
BaTiO3계 세라믹스로 이루어지는 세라믹 소결체(4)로서, 300층의 내부전극이 적층되어 있는 상기 치수의 세라믹 소결체(4)를 준비하고, 도전성 분말로서 Cu, 산화물로서 붕규산유리를 포함하는 도전 페이스트를 도포하고, 베이킹함으로써, 소결 전극층(5a, 6a)을 형성하였다. 소결 전극층(5a, 6a)의 단면(4a, 4b)상에 있어서의 두께는 50㎛였다. 또한, 상기 산화물의 입경(粒徑)은 2∼3㎛이다.
상기와 같이 해서 얻어진 소결 전극층(5a, 6a)의 표면을 주사형 전자현미경에 의해 관찰한 결과, 부분적으로 산화물 입자가 노출하고 있는 것이 보여졌다.
다음으로, 상기 소결 전극층(5a, 6a)이 형성된 5만개의 칩과, 하기의 제1의 미디어, 제2의 미디어 또는 제3의 미디어를 20만개를 배럴에 투입하고, Ni로 이루어지는 중간 전해 도금층의 형성을 행하였다.
한편, 제1의 미디어∼제3의 미디어의 상세한 것은 이하와 같다.
제1의 미디어…직경 1.6㎜의 스틸 볼
제2의 미디어…직경 1.6㎜의 스틸 볼로서, 표면에 Sn막이 10㎛의 두께가 되도록 도금되어 있다.
제3의 미디어…직경 1.6㎜의 Sn으로 이루어지는 볼
단, 도금 전처리로서, 칩과 미디어를 배럴에 투입한 후, 5∼30rpm의 회전 속도로 배럴을 10∼30분간 수중(水中)에서 교반하는 금속 부착 처리를 행한 후에, Ni 도금욕에 상기 배럴을 침지하고, 30A의 전류를 통전(通電)하며, 60분의 시간의 조건으로 Ni의 전해 도금을 행하였다. 또한, 하기의 표 1에 나타내는 바와 같이, 상 기 도금 전처리인 금속 부착 처리를 실시하지 않고, 중간 전해 도금층의 형성을 행한 경우를 비교예로 하였다.
상기와 같이 해서 중간 전해 도금층을 형성한 후, 15A의 전류를 통전해서 60분의 시간의 조건으로 Sn을 전해 도금하여, 도금층(5c, 6c)을 형성하였다.
하기의 표 1에 나타내는 바와 같이, 상기 금속(8)을 부착시키는 금속 부착 처리에 있어서의 배럴의 회전속도 및 회전시간을 다양하게 변화시켜서, 여러 가지 적층 세라믹 커패시터를 얻었다. 이렇게 해서 얻어진 각 적층 세라믹 커패시터에 대해서, 이하의 요령으로 고온 부하 시험을 행하였다.
고온 부하 시험…105℃의 온도에서, 직류 10V의 전압을 적층 세라믹 커패시터(1)에 1000시간 통전하였다. 1000시간 경과 후에, 절연 저항이 100㏁을 하회한 경우에 불량품으로 하였다. 한편, 초기 절연 저항은 설계값 1000㏁이었다.
상기 각 적층 세라믹 커패시터 100당의 고온 부하 시험에 있어서의 불량 비율을 하기의 표 1에 나타낸다.
| 금속 부착 처리 | |||
| 미디어 | 배럴 회전 속도 (rpm) | 시간 (분) | 고온 부하 불량수 (개/100개) |
| 비교예 | 없음 | - | 12 |
| ① | 30 | 10 | 15 |
| ① | 30 | 20 | 9 |
| ① | 30 | 30 | 13 |
| ② | 5 | 10 | 11 |
| ② | 5 | 20 | 3 |
| ② | 5 | 30 | 0 |
| ② | 10 | 10 | 5 |
| ② | 10 | 20 | 0 |
| ② | 10 | 30 | 0 |
| ② | 20 | 10 | 0 |
| ② | 20 | 20 | 0 |
| ② | 20 | 30 | 0 |
| ② | 30 | 10 | 0 |
| ② | 30 | 20 | 0 |
| ② | 30 | 30 | 0 |
| ③ | 5 | 10 | 18 |
| ③ | 5 | 20 | 2 |
| ③ | 5 | 30 | 0 |
| ③ | 10 | 10 | 6 |
| ③ | 10 | 20 | 0 |
| ③ | 10 | 30 | 0 |
| ③ | 20 | 10 | 0 |
| ③ | 20 | 20 | 0 |
| ③ | 20 | 30 | 0 |
| ③ | 30 | 10 | 0 |
| ③ | 30 | 20 | 0 |
| ③ | 30 | 30 | 0 |
①, ②, ③은 각각 제1, 제2, 제3의 미디어임을 나타낸다.
표 1로부터 명백하듯이, 도금 전처리 공정으로서의 금속 부착 처리를 실시하지 않았던 비교예에서는, 고온 부하 시험에 있어서의 불량수의 비율이 높았다. 또한, 제1의 미디어, 즉 직경 1.6㎜의 스틸 볼을 사용한 경우에는, 금속이 산화물 표면에 부착하지 않았기 때문인지, 고온 부하 시험에 있어서의 불량이 많았다.
이에 비해서, Sn이 피복된 스틸 볼인 제2의 미디어를 사용한 경우에는, 배럴의 회전수 및 회전시간을 충분한 크기로 함으로써, 고온 부하 시험에 있어서의 불량수의 발생을 0으로 할 수 있음을 알 수 있다. 마찬가지로, Sn으로 이루어지는 제3의 미디어를 사용한 경우에 있어서도, 배럴 회전수 및 배럴 회전시간을 충분한 크기로 하면, 고온 부하 시험에 의한 불량수를 0으로 할 수 있음을 알 수 있다. 이것은 Sn이 피복된 제2의 미디어나, Sn으로 이루어지는 제3의 미디어를 사용한 경우, Sn이 소결 전극층(5a, 6a)의 표면에 있어서 산화물(7)이 노출하고 있는 노출 표면 부분(7a)이 Sn의 부착에 의해 확실하게 피복되고, 따라서 중간 전해 도금층을 구성하는 Ni 도금막이 상기 산화물(7)의 노출 표면 부분(7a)에 부착하고 있는 금속(8)상에도 확실하게 부착하여, 피복성이 양호한 중간 전해 도금층(5b, 6b)이 형성된 것에 의한다고 생각된다. 특히, 표 1로부터 명백하듯이, 제1의 미디어나 제3의 미디어를 행한 경우, 배럴 회전속도(rpm)와 배럴 회전시간(분)의 곱이 150 이상인 경우, 고온 부하 시험에 있어서의 불량수를 전혀 없게 할 수 있음을 알 수 있다. 따라서, 바람직하게는, 배럴 회전속도(rpm)와 회전시간(분)의 곱을 150 이상으로 하는 것이 바람직하다.
도 2는 상기 전처리 공정을 실시하지 않았던 비교예 1에 있어서의 중간 전해 도금층으로서의 Ni 도금막을 형성한 후의 전극 표면의 주사형 전자현미경 사진이고, 도 3은 제3의 미디어를 사용해서 5rpm×30분의 조건으로 전처리 공정이 행해진 후, 중간 전해 도금층으로서의 Ni 도금막이 형성된 경우의 중간 전해 도금층 표면의 주사형 전자현미경 사진이다. 도 2와 도 3을 비교하면 명백하듯이, 도 2에서는, Ni 도금막을 나타내는 하얀 부분 중에, 유리 프릿에 의한다고 생각되는 검은 부분이 상당히 보여지는 것에 비해서, 도 3에서는, 이와 같은 유리 프릿으로부터 유래하는 검은 부분은 거의 존재하지 않음을 알 수 있다.
따라서, 상기 전처리 공정의 실시에 의해, Ni로 이루어지는 중간 전해 도금층을 소결 전극층을 확실하게 피복할 수 있도록 형성할 수 있음을 알 수 있다.
다음으로, 제2의 실험예에 대해서 설명한다.
제1의 실험예에서 준비한 것과 동일한 세라믹 소결체를 준비하였다. 이 세라믹 소결체 5만개를, 직경 1.6㎜의 스틸 볼로 이루어지는 미디어 20만개와 함께 회전 배럴(회전속도는 10rpm) 내에 투입하고, 우선, Ni로 이루어지는 중간 전해 도금층을 형성하기에 앞서, 도금 직전에, 3A, 6A, 9A 또는 12A의 전류를 1분, 3분, 5분 또는 7분 Ni욕 중에서 침지한 상태에서 배럴을 회전하면서 통전하여, 전처리를 행하였다. 이 전처리는 Ni 도금보다도 약한 전류를 통전하고, 비교적 단시간으로 행해지는 약전해 처리이며, 이것에 의해 미디어로부터 도금욕에 용해하고 있었던 Sn성분이 소결 전극층 표면에 석출한다고 생각된다.
다음으로, 상기 전처리에 이어서, 통전되는 전류의 강도를 30A로 해서, 60분간 통전하여, Ni로 이루어지는 중간 전해 도금층을 형성하고, 이어서 Sn 도금욕 중에 배럴을 침지하며, 15A의 전류를 60분 통전하여, Sn 도금막을 형성하였다.
이렇게 해서 얻어진 각 적층 세라믹 커패시터에 대해서, 제1의 실험예와 마찬가지로 고온 부하 시험을 행하여, 100개의 적층 세라믹 커패시터당의 불량수를 구하였다. 결과를 하기의 표 2에 나타낸다. 한편, 표 2의 전류값이란, 상기 Ni 도금막의 형성에 앞서 행해진 전처리로서의 약전해 처리시에 통전되는 전류의 크기이며, 통전시간은 마찬가지로 약전해 처리시의 통전시간이다.
| 약전해 처리 조건 | ||
| 전류값 (A) | 통전시간 (분) | 고온 부하 불량수 (개/100개) |
| 0 | - | 12 |
| 3 | 1 | 8 |
| 3 | 3 | 5 |
| 3 | 5 | 0 |
| 3 | 7 | 0 |
| 6 | 1 | 3 |
| 6 | 3 | 2 |
| 6 | 5 | 0 |
| 6 | 7 | 0 |
| 9 | 1 | 5 |
| 9 | 3 | 3 |
| 9 | 5 | 4 |
| 9 | 7 | 2 |
| 12 | 1 | 8 |
| 12 | 3 | 7 |
| 12 | 5 | 5 |
| 12 | 7 | 7 |
표 2로부터 명백하듯이, 약전해 처리를 행하지 않았던 경우, 즉 표 2의 전류값이 0인 경우인 종래예에 비해서, 상기 약전해 처리를 시행함으로써, 얻어진 적층 세라믹 커패시터의 신뢰성이 높아지고 있음을 알 수 있다. 특히, 약전해 처리시의 전류값이 6A 이하이고, 즉 Ni 도금막을 형성할 때의 전류값의 1/5 이하의 약한 조건으로 약전해를 행한 경우에, 고온 부하 시험에 있어서의 불량수가 현저하게 적어지고, 효과가 큼을 알 수 있다.
상기와 같이, Ni 도금욕에 침지하고, 약한 전류를 비교적 단시간 통전하는 약전해 처리에 의해 고온 부하 신뢰성이 높아지는 것은 미디어 중의 Sn성분이 바이폴러 현상에 의해 용해하여, 소결 전극층 표면에 석출하고, 산화물의 노출 표면 부분에 부착하는 것에 의한다고 생각된다. 실험예 2로부터도 명백하듯이, 상기 산화물의 노출 표면 부분에 금속을 부착시키는 방법은 약전해 처리에 의해 행해도 좋다.
또한, 상기 약전해 처리시, Sn이온은 Ni와의 이온화 경향의 차이에 의해 화학적으로 석출한다. 따라서, 비도전성의 유리 프릿, 즉 산화물 표면에도 석출하여, 확실하게 비도전성 또는 도전성이 낮은 산화물의 노출 표면 부분에 부착한다. 따라서, 다음으로 행해지는 Ni의 도금시, 상기 석출한 Sn표면에 Ni 도금막이 연속적으로 치밀하게 성막(成膜)된다. 따라서, Ni로 이루어지는 중간 전해 도금층에 의한 피복성을 효과적으로 높일 수 있으며, 그 후에 행해지는 Sn도금시의 도금액의 내부로의 침입이 확실하게 억제된다. 한편, 상기 약전해 처리시의 통전되는 전류의 크기가 커지면 효과가 작아지는 것은 Sn이온이 석출하기 전에, Ni의 석출이 우선되기 때문이라고 생각된다.
상술한 제1, 제2의 실험예에서는, 적층 세라믹 커패시터에 대해서 설명하였으나, 본 발명은 양단면에 외부전극이 형성되는 여러 가지 적층형 세라믹 전자부품에 일반적으로 적용할 수 있다.
또한, 본 발명에 따른 적층형 세라믹 전자부품에 있어서는, 적층형 세라믹 소자는 적어도 1개의 내부전극을 갖는 것이면 되고, 반드시 복수의 내부전극을 갖는 것이 아니어도 좋다.
Claims (11)
- 내부전극을 갖는 적층형 세라믹 소자와, 적층형 세라믹 소자의 양단면에 형성된 제1, 제2의 외부전극을 구비하고,상기 각 외부전극은 적층 세라믹 소자 표면에 형성되어 있으며, 또한 산화물을 포함하는 소결 전극층과, 상기 소결 전극층의 표면에 형성된 중간 전해 도금층과, 중간 전해 도금층의 표면에 형성된 도금층을 포함하고, 소결 전극층의 표면의 일부에 상기 산화물이 존재하는 적층형 세라믹 전자부품으로서,소결 전극층의 표면에 노출하고 있는 상기 산화물의 적어도 노출 표면 부분에, 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵(核)이 되는 금속이 존재하고 있는 것을 특징으로 하는 적층형 세라믹 전자부품.
- 제1항에 있어서, 상기 산화물의 노출 표면 부분과 상기 중간 전해 도금층 사이에 존재하고 있는 상기 금속이 상기 산화물보다 경도가 낮은 금속인 것을 특징으로 하는 적층형 세라믹 전자부품.
- 제1항 또는 제2항에 있어서, 산화물의 노출 표면 부분과 중간 전해 도금층 사이에 존재하고 있는 상기 금속이, 중간 전해 도금층을 구성하는 금속보다도 이온화 경향이 작은 금속인 것을 특징으로 하는 적층형 세라믹 전자부품.
- 제1항 또는 제2항에 있어서, 중간 전해 도금층이 Ni 도금층인 것을 특징으로 하는 적층형 세라믹 전자부품.
- 제1항 또는 제2항에 있어서, 산화물의 노출 표면 부분과 중간 전해 도금층 사이에 존재하고 있는 상기 금속이 Sn 또는 Sn합금인 것을 특징으로 하는 적층형 세라믹 전자부품.
- 단면에 인출된 내부전극을 갖는 적층형 세라믹 소자와, 적층형 세라믹 소자의 양단면에 형성된 제1, 제2의 외부전극을 갖는 적층형 세라믹 전자부품의 제조방법으로서,산화물을 포함하는 도전 페이스트를 적층형 세라믹 소자에 부착시켜서 열처리함으로써 소결 전극층을 형성하는 공정과,소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에, 산화물의 상기 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 금속을 부착시키는 공정과,산화물의 노출 표면 부분의 상기 금속 표면을 포함하는 소결 전극 표면상에 전해 도금에 의해 중간 전해 도금층을 형성하는 공정과,중간 전해 도금층의 외표면에 도금층을 형성하는 공정을 구비하는 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
- 제6항에 있어서, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 상기 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속을 부착시키는 공정에 있어서, 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속으로 피복된 미디어(media)로부터, 상기 금속이 산화물의 노출 표면 부분으로 이동되어, 산화물 노출 표면 부분에 부착되는 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
- 제7항에 있어서, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 산화물의 노출 표면 부분을 중간 전해 도금층이 덮기 위한 핵이 되는 상기 금속을 부착시키는 공정에 있어서, 용기에 적어도 상기 산화물보다 경도가 낮은 상기 금속으로 피복된 미디어와 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 교반함으로써, 미디어 표면의 상기 금속을 산화물 표면에 부착시키는 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
- 제8항에 있어서, 소결 전극층의 표면의 일부에 노출하고 있는 산화물의 노출 표면 부분에 상기 금속을 부착시키는 공정에 있어서, 전해 도금장치에, 중간 전해도금층을 구성하는 금속보다도 이온화 경향이 작은 금속으로 피복된 미디어와 소결 전극층이 형성된 적층형 세라믹 소자를 투입하고, 미디어 표면의 금속을 용해시켜서 상기 산화물의 노출 표면 부분에 석출시킴으로써 부착시키는 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
- 제6항 내지 제9항 중 어느 한 항에 있어서, 중간 전해 도금층은 Ni 도금층인 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
- 제6항 내지 제9항 중 어느 한 항에 있어서, 산화물의 노출 표면 부분에 부착되는 상기 금속이 Sn 또는 Sn합금인 것을 특징으로 하는 적층형 세라믹 전자부품의 제조방법.
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Families Citing this family (7)
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Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2723204A (en) * | 1950-04-19 | 1955-11-08 | Peen Plate Inc | Dry plating with metal |
| US2788297A (en) * | 1951-11-15 | 1957-04-09 | Myron A Coler | Process of impact coating solid insulators with transparent conductive coatings |
| JPH01313804A (en) * | 1988-06-13 | 1989-12-19 | Taiyo Yuden Co Ltd | Conductive paste |
| JPH07161223A (ja) * | 1993-12-10 | 1995-06-23 | Murata Mfg Co Ltd | 導電性ペーストおよび積層セラミックコンデンサ |
| JPH0837127A (ja) * | 1994-07-26 | 1996-02-06 | Matsushita Electric Ind Co Ltd | 積層セラミックコンデンサおよびその製造方法 |
| JPH0897075A (ja) | 1994-09-29 | 1996-04-12 | Murata Mfg Co Ltd | セラミック電子部品の製造方法 |
| JP3307133B2 (ja) * | 1995-01-27 | 2002-07-24 | 株式会社村田製作所 | セラミック電子部品 |
| DE69632659T2 (de) * | 1995-03-24 | 2005-06-09 | Tdk Corp. | Vielschichtvaristor |
| JP3039403B2 (ja) * | 1996-12-06 | 2000-05-08 | 株式会社村田製作所 | 積層セラミックコンデンサ |
| US6185087B1 (en) * | 1999-04-08 | 2001-02-06 | Kemet Electronics Corp. | Multilayer ceramic chip capacitor with high reliability compatible with nickel electrodes |
| JP2001200163A (ja) | 2000-01-20 | 2001-07-24 | Matsushita Electric Works Ltd | 導電性樹脂組成物およびその成形体 |
| JP3630056B2 (ja) * | 2000-01-26 | 2005-03-16 | 株式会社村田製作所 | チップ型電子部品及びチップ型コンデンサ |
| JP2001307947A (ja) * | 2000-04-25 | 2001-11-02 | Tdk Corp | 積層チップ部品及びその製造方法 |
| JP2002075779A (ja) | 2000-08-23 | 2002-03-15 | Tdk Corp | セラミック電子部品 |
| JP4710204B2 (ja) * | 2001-08-31 | 2011-06-29 | 株式会社村田製作所 | 電子部品の端面電極形成方法 |
| JP2003117804A (ja) | 2001-10-11 | 2003-04-23 | Murata Mfg Co Ltd | 端子電極のバレル研磨方法 |
-
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