KR20050104162A - Method for forming a pattern of semiconductor device - Google Patents

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Abstract

반도체 장치의 패턴 형성 방법이 개시된다. The pattern formation method of a semiconductor device is disclosed. 셀 영역과 페리 영역을 갖는 기판 상에 게이트 패턴들과 게이트 스페이서를 형성한 후, 상기 셀 영역의 게이트 패턴들 사이의 기판 표면을 노출시키고, 입구 부분은 홀 형태로 이루어진 제1콘택홀을 갖는 제1층간 절연막 패턴을 형성한다. After forming a gate pattern and a gate spacer on a substrate having a cell region and Perry area, the cells were exposed to the substrate surface between the gate pattern of the area, the inlet portion having a first contact hole formed in the hole forms the 1, an interlayer insulating layer pattern. 그리고, 상기 제1콘택홀 내에 랜딩 플러그를 형성한 후, 제2층간 절연막을 형성하고, 상기 제2층간 절연막을 식각한다. And, after forming the landing plug in said first contact hole, to form a second interlayer insulating film, and etching the second interlayer insulating film. 이때, 상기 식각에서는 상기 랜딩 플러그의 로스를 충분하게 줄일 수 있는 높은 식각비를 갖고, 버티컬한 프로파일이 형성되는 조건으로 실시한다. At this time, in the etching with a high etching ratio that can sufficiently reduce the loss of the landing plug, carried out in that the vertical profiles forming conditions. 이에 따라, 상기 셀 영역에서는 랜딩 플러그를 노출시키는 제2콘택홀을 갖고, 상기 페리 영역에서는 상기 게이트 도전막 패턴을 노출시키는 제3콘택홀과 상기 게이트 패턴들 사이의 기판 표면을 노출시키는 제4콘택홀을 갖는 제2층간 절연막 패턴을 형성한다. Accordingly, the in cell area and a second contact hole for exposing the landing plug, the fourth contact of the above Perry region exposing the substrate surface between the third contact hole and the gate pattern to expose the gate conductive layer pattern a second interlayer insulating layer pattern having a hole. 따라서, 한번의 식각 공정을 통하여 셀 영역에서의 콘택홀과 페리 영역에서의 콘택홀을 형성할 수 있다. Therefore, it is possible to form the contact hole and the contact hole on the ferry area in the cell region by an etching process in time.

Description

반도체 장치의 패턴 형성 방법{method for forming a pattern of semiconductor device} A pattern forming method for a semiconductor device {method for forming a pattern of semiconductor device}

본 발명은 반도체 장치의 패턴 형성 방법에 관한 것으로서, 보다 상세하게는 하나의 기판에 메모리 셀과 로직 소자를 갖는 반도체 장치의 패턴 형성 방법에 관한 것이다. The present invention relates to a pattern forming method for a semiconductor device, and more particularly relates to a pattern forming method for a semiconductor device having a memory cell and the logic elements on a single substrate.

최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. Recently, to increase the value added by manufacturing semiconductor products by merging the various structures in a single chip, according to the characteristics and requirements of the user of the product. 그 대표적인 예로, 디램(DRAM)에서 메모리 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 장치를 들 수 있다. As a typical example of this is a memory cell and the logic elements are merged, MDL (merged DRAM & Logic) device in the dynamic random access memory (DRAM).

도 1은 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 개략적인 단면도이다. 1 is a schematic sectional view for explaining a pattern forming method of the conventional semiconductor device.

도 1을 참조하면, 셀 영역과 페리 영역을 갖는 반도체 기판(10) 상에 금속 배선(18)들을 형성시킨 상태를 나타낸다. Referring to Figure 1, shows a state in which a semiconductor substrate 10 having a cell region and Perry area forming the metal wire (18). 이때, 상기 페리 영역은 로직 소자를 형성하기 위한 영역이다. In this case, the ferry area is an area for forming the logic elements. 구체적으로, 기판(10) 상에 게이트 패턴(12)들을 형성한 후, 상기 게이트 패턴(12)들의 양측벽에 게이트 스페이서(14)를 형성한다. Specifically, after forming the gate pattern 12 on the substrate 10, thereby forming a gate spacer 14 on the side walls of the gate pattern (12). 상기 게이트 패턴(12)의 경우에는 주로 게이트 산화막 패턴(12a), 텅스텐 실리사이드막 패턴(12b) 및 하드 마스크막 패턴(12c)으로 이루어진다. In the case of the gate pattern 12 it is composed mainly of a gate oxide film pattern (12a), a tungsten silicide film pattern (12b) and the hard mask film pattern (12c). 아울러, 상기 게이트 스페이서(14)를 형성하기 이전과 이후에 이온 주입을 실시하여 상기 게이트 패턴(14)과 인접하는 기판(10)에 소스/드레인 영역(도시되지 않음)을 형성한다. In addition, the formation of the gate spacers (14) formed by conducting an ion implantation before and after the gate pattern (not shown) 14 on the source substrate (10) adjacent and / drain regions.

이어서, 상기 셀 영역의 게이트 패턴(12)들 사이에 랜딩 플러그(16)를 형성한다. Then, to form a landing plug 16 between the cell region of the gate pattern (12). 그리고, 상기 랜딩 플러그(16)를 갖는 제1층간 절연막 패턴(15) 상에 제2층간 절연막(17)을 형성한다. Then, a second interlayer insulating film 17 on the first interlayer insulating film pattern 15 having the landing plug 16. 이어서, 상기 셀 영역의 랜딩 플러그(16)를 노출시키는 비트 라인용 콘택홀(17a)을 형성한다. Then, to form a bit line contact hole (17a) for exposing the landing plug (16) of the cell area. 계속해서, 상기 페리 영역의 게이트 패턴(12)의 텅스텐 실리사이드막(12b)을 노출시키는 로직 소자용 콘택홀(17b) 및 게이트 패턴(12)들 사이를 노출시키는 주변 회로용 콘택홀(17c)을 형성한다. Subsequently, a contact hole (17c) for the peripheral circuit for exposing between the logic element contact hole (17b) and the gate pattern 12 for exposing the tungsten silicide film (12b) of a gate pattern 12 of the ferry area forms. 그리고, 상기 비트 라인 콘택홀(17a), 로직 소자용 콘택홀(17b) 및 주변 회로용 콘택홀(17c)에 도전 물질을 매립시킨 후, 상기 도전 물질과 연결되는 금속 배선(18)을 형성한다. And, to form the bit line contact hole (17a), the logic element contact hole (17b) and then embedding the conductive material in the contact hole (17c) for a peripheral circuit, the metal wire 18 connected with the conductive substance for .

여기서, 상기 비트 라인용 콘택홀(17a)을 형성하는 식각 공정과 상기 로직 소자용 콘택홀(17b) 및 주변 회로용 콘택홀(17c)을 형성하는 식각 공정은 따로 실시한다. Here, the etching step of forming a contact hole (17c) for the etching process and the logic element contact hole (17b) and peripheral circuits for forming a contact hole (17a) for the bit line are carried out separately. 이는, 상기 비트 라인용 콘택홀(17a)을 형성하는 식각 공정의 경우 약 1,400??을 식각 타켓으로 하는 자기 정렬 콘택(SAC) 공정이고, 상기 로직 소자용 콘택홀(17b) 및 주변 회로용 콘택홀(17c)을 형성하는 식각 공정의 경우 약 7,000??을 식각 타켓으로 하는 일반적인 콘택 공정이기 때문이다. This, in the case of the etching step of forming a contact hole (17a) for said bit lines and self-aligned contact (SAC) process of about 1,400 ?? to etch a target, the logic device contacts for the contact hole (17b) and peripheral circuits for for the etching step of forming a hole (17c) because the contact step of the general ?? about 7,000 as an etch target. 따라서, 하나의 기판(10)에 메모리 셀과 로직 소자를 갖는 경우 식각 공정을 두 번 실시해야만 상기 비트 라인 콘택홀(17a), 로직 소자용 콘택홀(17b) 및 주변 회로용 콘택홀(17c)을 형성할 수 있다. Thus, one etching step two must be carried out once the bit line contact hole (17a), the logic element contact hole (17c) for contact hole (17b) and the peripheral circuit for a case the substrate 10 with a memory cell and a logic element a it can be formed. 아울러, 하나의 기판(10)에 메모리 셀과 로직 소자를 갖는 경우 식각 공정을 한번만 실시하여 상기 비트 라인 콘택홀(17a), 로직 소자용 콘택홀(17b) 및 주변 회로용 콘택홀(17c)을 형성할 경우 셀 영역에서는 랜딩 플러그(16)가 과다하게 로스되는 상황이 빈번하게 발생하고, 페리 영역에서는 기판(10) 표면이 과다하게 로스되는 상황이 빈번하게 발생한다. In addition, the one of the substrate 10, the memory cells and logic the bit line by performing an etching process once the case having an element contact hole (17a), the logic element contact hole (17b) and peripheral circuit contact hole (17c) for when forming the cell area landing plug 16 is frequent the situations where excessive loss, and the ferry area occurs frequently the situation that the loss to the substrate surface (10) over.

따라서, 종래에는 하나의 기판에 메모리 셀과 로직 소자를 갖는 반도체 장치의 패턴을 형성하는데 생산성 및 신뢰성이 다소 결여되는 문제점이 있다. Therefore, conventionally, there is a problem in that the productivity and reliability somewhat lacking in forming a pattern of a semiconductor device having a memory cell and the logic elements on a single substrate.

본 발명의 목적은 식각 공정을 한번만 실시하여 상기 비트 라인 콘택홀, 로직 소자용 콘택홀 및 주변 회로용 콘택홀을 형성하기 위한 반도체 장치의 패턴 형성 방법을 제공하는데 있다. An object of the present invention to provide a pattern forming method for a semiconductor device for forming a contact hole for the bit line contact hole, the logic element contact hole and the peripheral circuit by performing an etching process only once.

상기 목적을 달성하기 위한 본 발명의 반도체 장치의 패턴 형성 방법은, A pattern forming method for a semiconductor device of the present invention for achieving the above object,

셀 영역과 페리 영역을 갖는 기판 상에 게이트 산화막 패턴과 게이트 도전막 패턴 및 하드 마스크막 패턴으로 이루어진 게이트 패턴들을 형성하는 단계; Forming a gate oxide film pattern and the gate conductive layer pattern and a gate pattern of the hard mask pattern on a substrate having a cell region and Perry region;

상기 게이트 패턴들의 양측벽에 게이트 스페이서를 형성하는 단계; Forming gate spacers on side walls of the gate pattern;

상기 게이트 패턴과 게이트 스페이서를 갖는 기판 상에 제1층간 절연막을 형성하는 단계; Forming a first interlayer insulating film on the substrate having the gate patterns and the gate spacer;

상기 제1층간 절연막을 식각하여 상기 셀 영역의 게이트 패턴들 사이의 기판 표면을 노출시키고, 입구 부분은 상기 게이트 스페이서와 하드 마스크막 패턴의 일부가 식각된 홀 형태로 이루어진 제1콘택홀을 갖는 제1층간 절연막 패턴을 형성하는 단계; The second and first exposing the substrate surface between the gate pattern of the cell areas by etching the interlayer insulating film, the entrance part of claim has a first contact hole formed in the hole forms a part of the gate spacers and the hard mask layer pattern etched 1 step of forming an interlayer insulating film pattern;

상기 홀 형태의 입구를 갖는 제1콘택홀 내에 도전 물질을 매립시킨 랜딩 플러그를 형성하는 단계; Forming a landing plug was buried in the conductive material within the first contact hole having the entrance of the hole shape;

상기 랜딩 플러그가 형성된 제1층간 절연막 패턴 상에 제2층간 절연막을 형성하는 단계; Forming a second interlayer insulating film on the first interlayer insulating layer pattern said landing plug is formed; And

상기 랜딩 플러그의 로스를 충분하게 줄일 수 있는 높은 식각비를 갖고, 버티컬한 프로파일이 형성되는 조건으로 식각을 실시하여 상기 셀 영역에서는 랜딩 플러그를 노출시키는 제2콘택홀을 갖고, 상기 페리 영역에서는 상기 게이트 도전막 패턴을 노출시키는 제3콘택홀과 상기 게이트 패턴들 사이의 기판 표면을 노출시키는 제4콘택홀을 갖는 제2층간 절연막 패턴을 형성하는 단계를 포함한다. Has a high etch ratio, which can sufficiently reduce the loss of the landing plug, by carrying out etching that a vertical profile forming conditions in the cell area and a second contact hole for exposing the landing plug, in the ferry region of the and a second step of forming a second interlayer insulating layer pattern having a fourth contact hole to expose the substrate surface between the third contact hole and the gate pattern to expose the gate conductive layer pattern.

아울러, 상기 제2콘택홀과 제3콘택홀 및 제4콘택홀 각각에 도전 물질이 매립된 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그를 형성하는 단계; In addition, forming the second contact hole and the third contact hole and the fourth is a conductive material embedded in each contact hole, the bit line plug, the plug and the plug for the logic circuit for peripheral; And

상기 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그 각각과 연결되는 금속 배선들을 형성하는 단계를 더 포함하는 것이 바람직하다. Further comprise the step of forming the metal wiring connected with the bit line plug, the plug and the peripheral circuit logic for the plug for each are preferred.

그리고, 상기 높은 식각비를 갖는 조건의 식각은 1,700 내지 1,800 Watt의 파워를 인가하고, 40 내지 50mTorr의 압력 분위기에서 실시하는 것이 바람직하다. And, it is preferable that the etching condition of having the high etching ratio is to apply a power of 1,700 to 1,800 Watt, carried out at a pressure of the atmosphere 40 to 50mTorr. 이때, 상기 높은 식각비를 갖는 조건의 식각은 주(main) 식각 가스로서 CH 2 F 2 가스와 C 4 F 8 가스를 사용하고, 보조 식각 가스로서 Ar 가스, CO 가스 및 O 2 가스를 사용하여 실시하는 것이 바람직하다. At this time, the etching condition with a high etch ratio, using CH 2 F 2 gas and C 4 F 8 gas as a primary (main) etching gas, and using an Ar gas, CO gas and O 2 gas as an auxiliary etching gas embodiments it is preferable to. 그리고, 상기 CH 2 F 2 가스와 C 4 F 8 가스는 1.4 내지 2.6 : 1의 혼합비를 갖는 조건으로 사용하는 것이 바람직하고, 상기 Ar 가스, CO 가스 및 O 2 가스는 10 내지 16 : 10 내지 16 : 1의 혼합비를 갖는 조건으로 사용하는 것이 바람직하다. In addition, the CH 2 F 2 gas and C 4 F 8 gas is 1.4 to 2.6: 1 is preferred to use as a condition having a mixing ratio of, and the Ar gas, CO gas and O 2 gas is 10 to 16: 10 to 16 : it is preferred to use as a condition having a mixing ratio of 1. 특히, 상기 CH 2 F 2 가스, C 4 F 8 가스, Ar 가스, CO 가스 및 O 2 가스는 1.4 내지 2.6 : 1 : 12 내지 22 : 12 내지 22 : 1.0 내지 1.8의 혼합비를 갖는 조건으로 사용하는 것이 바람직하다. In particular, the CH 2 F 2 gas, C 4 F 8 gas, Ar gas, CO gas and O 2 gas is 1.4 to 2.6: 1: 12 to 22: 12 to 22: Conditions used as having a mixing ratio of 1.0 to 1.8 it is desirable. 또한, 상기 높은 식각비를 갖는 조건의 식각은 실리콘 물질 대비 40 내지 70배의 식각비를 갖는 조건으로 실시하는 것이 바람직하다. Further, the etching conditions having a high etching ratio is preferably carried out under the conditions with an etching ratio of 40 to 70 times compared to the silicon material.

이와 같이, 본 발명에 의하면 랜딩 플러그의 로스를 충분하게 줄일 수 있는 높은 식각비를 갖고, 버티컬한 프로파일이 형성되는 조건으로 식각을 실시하여 비트 라인용 콘택홀인 제2콘택홀, 로직 소자용 콘택홀인 제3콘택홀 및 주변 회로용 콘택홀인 제4콘택홀을 형성한다. As described above, according to the present invention has a high etch ratio, which can sufficiently reduce the loss of the landing plug, by carrying out etching that a vertical profile forming condition bit line contact Hole in the second contact hole, the contact hall for a logic element the forms a contact hall fourth contact hole for the third contact hole and the peripheral circuit. 즉, 한번의 식각 공정을 통하여 셀 영역에서의 콘택홀과 페리 영역에서의 콘택홀을 형성한다. That is, to form a contact hole in the contact hole and Perry area in the cell area through an etching process in time. 때문에, 공정의 단순화를 꾀할 수 있다. Accordingly, it can be achieved simplification of the process.

(실시예) (Example)

이하, 본 발명의 바람직한 실시예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다. Below, in accordance with the accompanying drawings, a preferred embodiment of the present invention will be described in more detail.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 나타내는 단면도들이다. Figures 2a-2d are sectional views illustrating the pattern forming method of the semiconductor device according to an embodiment of the present invention.

도 2a를 참조하면, 셀 영역과 페리 영역을 갖는 기판(20)을 마련한다. Referring to Figure 2a, to provide a substrate 20 having a cell region and Perry area. 그리고, 상기 기판(20) 상에 게이트 산화막, 게이트 도전막 및 하드 마스크막을 순차적으로 형성한다. And, to form the board 20 to the gate oxide film, the gate conductive film and the hard mask layer in order. 이때, 상기 게이트 도전막은 주로 텅스텐 실리사이드막을 선택하지만, 폴리 실리콘막을 선택할 수도 있다. At this time, the gate conductive film is mainly tungsten silicide film is selected, however, may select a polysilicon film. 또한, 하드 마스크막으로서는 주로 질화막을 선택한다. Further, as the hard mask layer is selected primarily for the nitride film. 이어서, 상기 사진 식각 공정을 통하여 형성한 포토레지스트 패턴을 식각 마스크로 사용한 식각을 실시한다. Then subjected to etching using a photoresist pattern formed through the photolithography process as an etching mask. 이에 따라, 상기 기판(20)의 셀 영역과 페리 영역에는 게이트 산화막 패턴(22a), 게이트 도전막 패턴(22b) 및 하드 마스크막 패턴(22c)으로 이루어지는 게이트 패턴(22)을 얻는다. Accordingly, to obtain a gate pattern 22 formed in the cell area and the gate oxide film pattern Perry area (22a), the gate conductive film pattern (22b) and the hard mask film pattern (22c) of said substrate (20). 그리고, 상기 게이트 패턴(22)을 갖는 기판(20) 상에 스페이서용 박막을 형성한 후, 전면 식각을 실시한다. And, after forming the spacer layer for the substrate 20 having the gate pattern 22 is subjected to etching front. 이와 같이, 전면 식각을 실시함으로서 상기 게이트 패턴(22)의 양측벽에만 스페이서용 박막이 남는다. In this way, both side walls of the front carried by etching the gate pattern (22) only leaves a thin film for the spacer. 따라서, 상기 게이트 패턴(22)의 양측벽에 게이트 스페이서(24)를 얻을 수 있다. Therefore, it is possible to both sidewalls of the gate pattern 22 to get the gate spacer 24. 이때, 상기 스페이서용 박막은 주로 질화막을 선택한다. At this time, the thin film for the spacer will usually select the nitride film. 아울러, 상기 게이트 스페이서(24)를 형성하기 이전과 이후에 이온 주입을 실시하여 상기 기판(20)에 소스/드레인 영역(도시되지 않음)을 형성한다. In addition, the formation of the gate spacers (24) formed by conducting an ion implantation before and after a (not shown), source / drain regions in the substrate 20.

도 2b를 참조하면, 상기 게이트 패턴(22)과 게이트 스페이서(24)를 갖는 기판(20) 상에 제1층간 절연막을 형성한다. Referring to Figure 2b, to form a first interlayer insulating film on the substrate 20 having the gate pattern 22 and the gate spacer 24. 이때, 상기 제1층간 절연막은 주로 비피에스지(BPSG)막을 선택한다. In this case, the first interlayer insulating film is primarily selected bipyridinium eseuji (BPSG). 이어서, 상기 제1층간 절연막을 식각한다. Then, etching the first interlayer insulating film. 이와 같이, 상기 식각을 실시함으로서 상기 셀 영역의 게이트 패턴(22)들 사이의 기판(20) 표면을 노출시키는 제1콘택홀(28)을 갖는 제1층간 절연막 패턴(26)을 얻는다. Thus, to obtain a first contact hole, the first interlayer insulating layer pattern 26 that has a 28 to expose the substrate 20 surface between the cell regions of the gate pattern (22) by performing the etching. 이때, 상기 제1콘택홀(28)의 경우에는 그 입구 부분이 홀 형태로 형성된다. At this time, in the case of the first contact hole (28) has its inlet portion is formed with a hole forms. 이는, 상기 제1콘택홀(28)을 형성할 때 상기 제1콘택홀(28)의 입구 부분의 게이트 스페이서(24)와 하드 마스크막 패턴(22c)의 일부를 식각함으로서 얻을 수 있다. This can be obtained by first etching a portion of the contact holes of the first contact hole 28, the gate spacer 24 and the hard mask pattern (22c) of the inlet portion of the formation (28). 이어서, 상기 홀 형태의 입구를 갖는 제1콘택홀(28) 내에 도전 물질을 충분하게 매립시킨다. Then, the conductive material within the first contact hole 28 having the opening of the hole shape thereby sufficiently embedding. 이때, 상기 도전 물질로서는 주로 폴리 실리콘을 선택한다. In this case, examples of the conductive material is mainly selected polysilicon. 이에 따라, 상기 제1콘택홀(28)에는 랜딩 플러그(30)가 형성된다. Accordingly, in the first contact hole 28 it is formed with a landing plug 30. 여기서, 상기 랜딩 플러그(30)의 경우에는 입구 부분이 홀 형태를 갖는 제1콘택홀(28)을 이용하여 형성하기 때문에 그 표면이 보다 넓은 면적을 갖는다. Here, in the case of the landing plug (30) it has a larger area than that surface because they form with the first contact hole 28, the inlet portion having a hole shape. 아울러, 평탄화를 위한 화학기계적 연마와 같은 공정을 생략할 수 있다. In addition, it is possible to omit a process such as chemical mechanical polishing for planarization.

도 2c를 참조하면, 상기 제1층간 절연막 패턴(26)과 랜딩 플러그(30)를 갖는 결과물 상에 제2층간 절연막을 형성한다. Referring to Figure 2c, a second interlayer insulating film on the first output having the interlayer insulating layer pattern 26 and the landing plug 30. 상기 제2층간 절연막의 경우에도 주로 비피에스지막을 선택한다. In the case of the second interlayer insulation film it will be selected primarily bipyridinium eseuji. 이어서, 상기 셀 영역에 형성한 랜딩 플러그(30)와 상기 페리 영역의 일부분을 노출시키기 위한 식각을 실시한다. Then, the etching is performed to expose a landing plug 30 and a portion of the ferry region formed in the cell region. 이때, 상기 식각은 상기 랜딩 플러그(30)의 로스를 충분하게 줄일 수 있는 높은 식각비를 갖는 조건으로 실시한다. At this time, the etching is carried out under the condition having a high etch ratio, which can sufficiently reduce the loss of the landing plug 30. 아울러, 상기 식각에서는 버티컬한 프로파일이 형성되는 조건으로 실시한다. In addition, in the above-mentioned etching is performed by that a vertical profile forming conditions.

여기서, 상기 높은 식각비는 주로 실리콘 대비 약 60배가 되도록 조절한다. Here, the high etch ratio is usually adjusted to about 60 times compared to silicon. 따라서, 약 1,800Watt의 파워를 인가하면서 약 45mTorr의 압력 분위기를 갖는 조건에서 상기 식각을 실시한다. Thus, in conditions while applying a power of about 1,800Watt atmosphere having a pressure of about 45mTorr subjected to the etching. 아울러, 주 식각 가스로서 CH 2 F 2 가스와 C 4 F 8 가스를 제공하고, 보조 식각 가스로서 Ar 가스, CO 가스 및 O 2 가스를 제공한다. Further, as the main etching gas and providing a CH 2 F 2 gas and C 4 F 8 gas, Ar gas provide, CO gas and O 2 gas as an auxiliary gas etching. 이때, CH 2 F 2 가스는 약 23sccm으로 제공하고, C 4 F 8 가스는 약 12sccm으로 제공하고, 상기 Ar 가스는 약 200sccm으로 제공하고, 상기 CO 가스는 약 200sccm으로 제공하고, 상기 O 2 가스는 약 13sccm으로 제공한다. At this time, CH 2 F 2 gas is provided at about 23sccm, and C 4 F 8 gas is provided at about 12sccm, and wherein the Ar gas is provided at about 200sccm, and said CO gas is provided from about 200sccm, the O 2 gas It provides approximately 13sccm.

보다 구체적으로, 상기 식각을 위한 공정 조성 단계에서는 약 16초 동안 약 1,400Watt의 파워를 인가하면서 약 45mTorr의 압력 분위기를 갖는 조건에서 CF 4 가스를 약 80 sccm으로 제공하고, Ar 가스를 약 160sccm으로 제공하고, O 2 가스를 약 20sccm으로 제공한다. More specifically, in the process steps for the etching composition providing a CF 4 gas under the conditions while applying a power of about 1,400Watt for about 16 seconds with a pressure of about 45mTorr atmosphere to about 80 sccm, and, Ar gas of about 160sccm service, and provides a O 2 gas of about 20sccm. 그리고, 상기 높은 식각비를 갖고, 랜딩 플러그(30)의 로스를 충분하게 줄이기 위한 식각 단계에서는 약 75초 동안 약 1,800Watt의 파워를 인가하면서 약 45mTorr의 압력 분위기를 갖는 조건에서 CH 2 F 2 가스를 약 23sccm으로 제공하고, C 4 F 8 가스를 약 12sccm으로 제공하고, Ar 가스를 약 200sccm으로 제공하고, CO 가스를 약 200sccm으로 제공하고, O 2 가스를 약 13sccm으로 제공한다. In addition, the etching with a high ratio, the etch steps to reduce sufficiently the loss of the landing plug (30) CH 2 F 2 gas under conditions while applying a power of about 1,800Watt for about 75 seconds with an atmosphere pressure of about 45mTorr It provides to about 23sccm, and provides the C 4 F 8 gas to about 12sccm, and provides the Ar gas of about 200sccm, and provides the CO gas to about 200sccm, and provides a O 2 gas of about 13sccm. 계속해서, 상기 높은 식각비를 갖고, 페리 영역에서 노출이 이루어지는 기판(20) 표면의 로스를 충분하게 줄이기 위한 식각 단계에서는 약 13초 동안 약 1,700Watt의 파워를 인가하면서 약 60mTorr의 압력 분위기를 갖는 조건에서 CH 2 F 2 가스를 약 45 sccm으로 제공하고, Ar 가스를 약 100sccm으로 제공하고, O 2 가스를 약 6sccm으로 제공하고, CO 가스를 약 150sccm으로 제공한다. Then, having the high etch ratio, while applying a power of about 1,700Watt for about 13 seconds in an etching step to reduce sufficiently the loss of the substrate 20 is made of exposed surface having an atmosphere pressure of about 60mTorr in Perry area providing a CH 2 F 2 gas of about 45 sccm under the conditions, and provides the Ar gas of about 100sccm, and an O 2 gas is provided at about 6sccm and provides a CO gas to about 150sccm. 마지막으로, 상기 식각을 마무리하는 단계에서는 약 30초 동안 약 300Watt의 파워를 인가하면서 약 30mTorr의 압력 분위기를 갖는 조건에서 Ar 가스를 약 100sccm으로 제공하고, O 2 가스를 약 200sccm으로 제공한다. Finally, in the step of finishing the etching provides an Ar gas under the condition while applying a power of about 300Watt for about 30 seconds with a pressure of about 30mTorr atmosphere to about 100sccm, and provides a O 2 gas of about 200sccm.

이와 같이, 상기 식각을 실시함으로서 상기 셀 영역에는 랜딩 플러그(30)를 노출시키는 비트 라인용 콘택홀인 제2콘택홀(32a)이 형성되고, 상기 페리 영역에는 상기 게이트 도전막(22b)을 노출시키는 로직 소자용 콘택홀인 제3콘택홀(32b)과 상기 게이트 패턴(22)들 사이의 기판(20) 표면을 노출시키는 주변 회로용 콘택홀인 제4콘택홀(32c)이 형성된다. In this way, by performing the etching the bit line contact Hole in the second contact hole (32a) for which is exposed to the landing plug 30, the cell region is formed, and the ferry region to expose the gate conductive layer (22b) hole logic element contact the third contact hole (32b) and the gate pattern 22 contact hall for a peripheral circuit expose the substrate 20 surface between the fourth contact hole (32c) is formed for. 이때, 상기 제2콘택홀(32a), 제3콘택홀(32b) 및 제4콘택홀(32c)의 형성은 이들 부분을 노출시키는 포토레지스트 패턴을 사용함으로서 달성된다. At this time, the formation of the second contact hole (32a), a third contact hole (32b) and a fourth contact hole (32c) is accomplished by using a photoresist pattern to expose a part thereof. 아울러, 전술한 조건으로 식각을 실시함으로서 랜딩 플러그(30)와 기판(20) 표면의 로스를 충분하게 줄이면서 버티컬한 프로파일을 갖는 제2콘택홀(32a), 제3콘택홀(32b) 및 제4콘택홀(32c)을 갖는 제2층간 절연막 패턴(32)을 얻을 수 있다. In addition, by performing etching in the above-described conditions, a landing plug 30 and the substrate 20 while reducing sufficiently the loss of the surface the second contact hole (32a), a third contact hole (32b) having the vertical profiles and the 4 having a contact hole (32c) of claim 2 can be obtained an interlayer insulating film pattern 32.

도 2d를 참조하면, 상기 제2콘택홀(32a)과 제3콘택홀(32b) 및 제4콘택홀(32c) 각각에 도전 물질이 매립된 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그를 형성한다. Referring to Figure 2d, the second contact hole (32a) and the third contact hole (32b) and a fourth contact hole (32c), respectively for the buried bit line conductive material plug, the logical plug for plug and peripheral circuits for to form. 그리고, 상기 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그 각각과 연결되는 금속 배선(34)들을 형성한다. And, to form the metal wiring 34 connected with the bit line plug, the plug and the logic for the peripheral circuit for each plug. 이에 따라, 상기 기판(20)의 셀 영역과 페리 영역 모두에 금속 배선(34)들이 형성된다. Accordingly, the cell region and the metal wiring 34 on both Perry region of the substrate 20 are formed.

이와 같이, 본 발명에 의하면 한번의 식각을 실시하여 비트 라인용 콘택홀, 로직 소자용 콘택홀 및 주변 회로용 콘택홀을 형성할 수 있다. As described above, according to the present invention it is possible to form the contact hole for the contact hole and the peripheral circuit for a contact hole, a logic element for the bit line by performing a single etching. 때문에, 메모리 셀과 로직 소자가 병합되어 있는 엠디엘과 같은 반도체 장치의 제조에서의 공정 단순화를 도모할 수 있다. Because, it is possible to simplify the process in the manufacture of semiconductor devices such as memory cells El and MD in the logic element are merged.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Wherein in a preferred embodiment has been with reference to describe, to vary the invention within the scope not departing from the spirit and scope of the invention as set forth in the claims below are those skilled in the art modifications and variations of the present invention it will be appreciated that it can be.

도 1은 종래의 반도체 장치의 패턴 형성 방법을 설명하기 위한 개략적인 단면도이다. 1 is a schematic sectional view for explaining a pattern forming method of the conventional semiconductor device.

도 2a 내지 도 2d는 본 발명의 일 실시예에 따른 반도체 장치의 패턴 형성 방법을 나타내는 단면도들이다. Figures 2a-2d are sectional views illustrating the pattern forming method of the semiconductor device according to an embodiment of the present invention.

Claims (10)

  1. 셀 영역과 페리 영역을 갖는 기판 상에 게이트 산화막 패턴과 게이트 도전막 패턴 및 하드 마스크막 패턴으로 이루어진 게이트 패턴들을 형성하는 단계; Forming a gate oxide film pattern and the gate conductive layer pattern and a gate pattern of the hard mask pattern on a substrate having a cell region and Perry region;
    상기 게이트 패턴들의 양측벽에 게이트 스페이서를 형성하는 단계; Forming gate spacers on side walls of the gate pattern;
    상기 게이트 패턴과 게이트 스페이서를 갖는 기판 상에 제1층간 절연막을 형성하는 단계; Forming a first interlayer insulating film on the substrate having the gate patterns and the gate spacer;
    상기 제1층간 절연막을 식각하여 상기 셀 영역의 게이트 패턴들 사이의 기판 표면을 노출시키고, 입구 부분은 상기 게이트 스페이서와 하드 마스크막 패턴의 일부가 식각된 홀 형태로 이루어진 제1콘택홀을 갖는 제1층간 절연막 패턴을 형성하는 단계; The second and first exposing the substrate surface between the gate pattern of the cell areas by etching the interlayer insulating film, the entrance part of claim has a first contact hole formed in the hole forms a part of the gate spacers and the hard mask layer pattern etched 1 step of forming an interlayer insulating film pattern;
    상기 홀 형태의 입구를 갖는 제1콘택홀 내에 도전 물질을 매립시킨 랜딩 플러그를 형성하는 단계; Forming a landing plug was buried in the conductive material within the first contact hole having the entrance of the hole shape;
    상기 랜딩 플러그가 형성된 제1층간 절연막 패턴 상에 제2층간 절연막을 형성하는 단계; Forming a second interlayer insulating film on the first interlayer insulating layer pattern said landing plug is formed; And
    상기 랜딩 플러그의 로스를 충분하게 줄일 수 있는 높은 식각비를 갖고, 버티컬한 프로파일이 형성되는 조건으로 식각을 실시하여 상기 셀 영역에서는 랜딩 플러그를 노출시키는 제2콘택홀을 갖고, 상기 페리 영역에서는 상기 게이트 도전막 패턴을 노출시키는 제3콘택홀과 상기 게이트 패턴들 사이의 기판 표면을 노출시키는 제4콘택홀을 갖는 제2층간 절연막 패턴을 형성하는 단계를 포함하는 반도체 장치의 패턴 형성 방법. Has a high etch ratio, which can sufficiently reduce the loss of the landing plug, by carrying out etching that a vertical profile forming conditions in the cell area and a second contact hole for exposing the landing plug, in the ferry region of the the pattern formation method of a semiconductor device including the step of forming the second interlayer insulating layer pattern having a fourth contact hole to expose the substrate surface between the third contact hole and the gate pattern to expose the gate conductive layer pattern.
  2. 제1항에 있어서, 상기 높은 식각비를 갖는 조건의 식각은 1,700 내지 1,800 Watt의 파워를 인가하고, 40 내지 50mTorr의 압력 분위기에서 실시하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 1, wherein the etching of the etching condition with a high ratio, and applying a power of 1,700 to 1,800 Watt, the pattern formation method of a semiconductor device characterized in that it carried out in an atmosphere of a pressure of 40 to 50mTorr.
  3. 제1항에 있어서, 상기 높은 식각비를 갖는 조건의 식각은 주(main) 식각 가스로서 CH 2 F 2 가스와 C 4 F 8 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 1 wherein the pattern forming method of the semiconductor device as the etching state (main) etching gas conditions having a high etching ratio characterized in that it carried out using CH 2 F 2 gas and C 4 F 8 gas.
  4. 제3항에 있어서, 상기 CH 2 F 2 가스와 C 4 F 8 가스는 1.4 내지 2.6 : 1의 혼합비를 갖는 조건으로 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 3, wherein the CH 2 F 2 gas and C 4 F 8 gas is 1.4 to 2.6: a pattern forming method for a semiconductor device characterized by using a condition having a mixing ratio of 1.
  5. 제1항에 있어서, 상기 높은 식각비를 갖는 조건의 식각은 보조 식각 가스로서 Ar 가스, CO 가스 및 O 2 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 1, wherein the etching of the etching condition with a high ratio is the pattern forming method of the semiconductor device characterized in that it carried out using Ar gas, CO gas and O 2 gas as an auxiliary gas etching.
  6. 제5항에 있어서, 상기 Ar 가스, CO 가스 및 O 2 가스는 10 내지 16 : 10 내지 16 : 1의 혼합비를 갖는 조건으로 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 5, wherein the Ar gas, CO gas and O 2 gas is 10 to 16: The pattern formation method of a semiconductor device characterized by using a condition having a mixing ratio of 1: 10 to 16.
  7. 제1항에 있어서, 상기 높은 식각비를 갖는 조건의 식각은 주 식각 가스로서 CH 2 F 2 가스와 C 4 F 8 가스를 사용하고, 보조 식각 가스로서 Ar 가스, CO 가스 및 O 2 가스를 사용하여 실시하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 1, wherein the etching condition with a high etch ratio is used, Ar gas, CO gas and O 2 gas is used as the CH 2 F 2 gas and C 4 F 8 Use the gas, and a secondary etching gas as the main etching gas pattern forming method of the semiconductor device characterized in that it carried out.
  8. 제7항에 있어서, 상기 CH 2 F 2 가스, C 4 F 8 가스, Ar 가스, CO 가스 및 O 2 가스는 1.4 내지 2.6 : 1 : 12 내지 22 : 12 내지 22 : 1.0 내지 1.8의 혼합비를 갖는 조건으로 사용하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 7, wherein the CH 2 F 2 gas, C 4 F 8 gas, Ar gas, CO gas and O 2 gas is 1.4 to 2.6: having a mixing ratio of 1.0 to 1.8: 1: 12 to 22: 12 to 22 a pattern forming method for a semiconductor device, characterized in that used as the condition.
  9. 제1항에 있어서, 상기 높은 식각비를 갖는 조건의 식각은 실리콘 물질 대비 40 내지 70배의 식각비를 갖는 조건으로 실시하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. The method of claim 1, wherein the etching of the etching condition with a high ratio is the pattern forming method of the semiconductor device, characterized in that for performing the etching condition with a ratio of 40 to 70 times compared to the silicon material.
  10. 제1항에 있어서, 상기 제2콘택홀과 제3콘택홀 및 제4콘택홀 각각에 도전 물질이 매립된 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그를 형성하는 단계; The method of claim 1, wherein forming the second contact hole and the third contact hole and the fourth is a conductive material embedded in each contact hole, the bit line plug, the plug and the plug for the logic circuit for peripheral; And
    상기 비트 라인용 플러그, 로직용 플러그 및 주변 회로용 플러그 각각과 연결되는 금속 배선들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 패턴 형성 방법. A pattern forming method for a semiconductor device according to claim 1, further comprising the step of forming the metal wiring connected with the bit line plug, the plug and the logic for the peripheral circuit for each plug.
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