KR20050074246A - Semiconductor memory device with data compress test mode of bank interleave - Google Patents

Semiconductor memory device with data compress test mode of bank interleave Download PDF

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Abstract

본 발명은 뱅크 인터리브모드에서 압축된 데이터의 입출력을 통해 테스트할 수 있는 뱅크-인터리브의 데이터 압축테스트모드를 갖는 반도체 메모리 소자를 제공하기 위한 것으로, 이를 위한 본 발명으로 복수의 뱅크를 구비한 반도체 메모리 소자에 있어서, 복수의 상기 뱅크를 모두 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-비-인터리브의 데이터압축테스트모드; The present invention is a bank, which can be tested via the input and output of the compressed data in the bank interleave mode - having a plurality of banks with the present invention intended to provide a semiconductor memory device having a data compression test mode of the interleaved, this semiconductor memory in the device, select all of the plurality of the bank by the bank to perform the test by reading and writing of the compressed data - non-interleaved data in the compression test mode; 및 복수의 상기 뱅크 중 일부의 뱅크를 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-인터리브의 데이터압축테스트모드를 갖는 반도체 메모리 소자를 제공한다. Provides a semiconductor memory device having a data compression test mode of the interleaved - and select some of the plurality of banks of the bank by the bank to perform the test by reading and writing of compressed data.

Description

뱅크-인터리브의 데이터 압축테스트모드를 갖는 반도체 메모리 소자{SEMICONDUCTOR MEMORY DEVICE WITH DATA COMPRESS TEST MODE OF BANK INTERLEAVE} Bank - a semiconductor memory device having a data compression test mode of the interleaved {SEMICONDUCTOR MEMORY DEVICE WITH DATA COMPRESS TEST MODE OF BANK INTERLEAVE}

본 발명은 반도체 설계 기술에 관한 것으로, 특히 뱅크 인터리브 데이터 압축 테스트가 가능한 반도체 메모리 소자에 관한 것이다. The present invention relates to a semiconductor memory device, and more particularly a bank interleaved data compression test available to a semiconductor design technology.

일반적으로 반도체 메모리의 집적도가 급속도로 높아지고 있어 하나의 메모리 칩 내에 수 천만개 이상의 셀(cell)이 집적되고 있다. It generally increases as the degree of integration of the semiconductor memory can rapidly with a number of cells (cell) within a million or more memory chips are integrated. 이처럼 메모리 셀의 수가 늘어나게 되면, 이들의 정상/불량 여부를 테스트하는데 많은 시간이 소요된다. When thus increase the number of memory cells, the more time it takes to test whether these normal / defective. 이러한 메모리 테스트에 있어서, 테스트 결과의 정확성은 물론, 얼마나 빠른 시간 내에 테스트를 수행하는지 여부도 고려해야 할 사항이다. In this memory test, the details you should also consider whether the accuracy of the test results, as well as how to perform the test within a short time.

이러한 테스트 시간 측면에서의 요구에 부응하기 위하여 데이터 압축 테스트모드를 사용한다. In order to meet the demands in such a test time side uses a data compression test mode. 데이터 압축 테스트모드에서는 정상 모드에서 사용되는 데이터 입/출력핀(DQ)을 모두 사용하지 않고 일부의 DQ핀을 사용하여 모든 뱅크에 동시에 데이터를 입력한다. Data compression test mode, the input data simultaneously to all the banks by using the portion of the DQ pins without using all of the data input / output pins (DQ) that is used in the normal mode. 이후 데이터 출력시에도 모든 뱅크에서 동시에 데이터를 출력하되, 각 DQ핀에 대응하는 데이터 버스의 값을 논리 게이트를 사용하여 논리 조합하므로써 그 결과에 따라 칩의 정상/불량 여부를 판정하게 된다. But since the output data from the output data at the same time even when all banks, thereby determining the normal / defective if the value of the chip along the data bus corresponding to the DQ pins on the result By combining logic using logic gates.

도 1은 종래기술에 따른 데이터 압축 테스트 모드를 갖는 반도체 메모리 소자의 블록도이다. Figure 1 is a block diagram of a semiconductor memory device having a data compression test mode according to the prior art.

도 1을 참조하면, 반도체 메모리 소자는 인가된 외부 뱅크어드레스(BA0, BA1)를 내부 뱅크어드레스(a, /a, b, /b, c, /c, d, /d)로 출력하기 위한 내부 뱅크어드레스 생성부(10)와, 내부 뱅크어드레스(a, /a, b, /b, c, /c, d, /d)를 디코딩하여 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)를 생성하기 위한 읽기 디코딩부(20)와, 각 뱅크의 출력데이터를 압축하기 위한 데이터(DQ) 압축부(40)와, 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)와 읽기활성화신호(RDen)에 응답하여 데이터 압축부(40)를 제어하기 위한 압축 제어부(30)와, 내부 뱅크어드레스(a, /a, b, /b)를 디코딩하여 쓰기뱅크구동신호(wt_bank0, wt_bank1, wt_bank2, wt_bank3)를 생성하기 위한 쓰기 디코딩부(50)와, 입력된 쓰기 데이터를 메모리셀 어레이(80)에 저장하는 쓰기 드라이빙부(70)와, 쓰기뱅크구동신호(wt_bank0, wt_ba 1, internal to the output of a semiconductor memory device is an authorized external bank address (BA0, BA1) internal bank addresses (a, / a, b, / b, c, / c, d, / d) the bank address generator 10, the internal bank addresses (a, / a, b, / b, c, / c, d, / d) to decode the read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) reading and decoding section 20 for generating, with the data (DQ) compressing unit 40 for compressing the output data from each of the banks, a read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) and the read activation signal (RDen ) and the compression control unit 30 for controlling the response to the data compression unit 40, the internal bank addresses (a, / a, b, / b) decoding the write bank drive signal (wt_bank0, wt_bank1, wt_bank2, wt_bank3 ) and a write decoder (50) for generating, and writing, the driving section 70 for storing the write data input to the memory cell array 80, writing bank drive signal (wt_bank0, wt_ba nk1, wt_bank2, wt_bank3)와 쓰기활성화신호(WTen)에 응답하여 쓰기 드라이빙부(70)을 제어하는 쓰기제어부(60)를 구비한다. The nk1, wt_bank2, wt_bank3) and in response to a write enable signal (WTen) provided with a write control unit 60 for controlling the write-driving section 70.

그리고, 내부 뱅크어드레스 생성부(10)는 뱅크어드레스(BA0, BA1)를 입력받아 내부 전압 레벨로 바꾸기 위한 버퍼부(12)와, 압축테스트신호(tpara)에 제어받아 버퍼부(12)의 출력어드레스를 출력시키기 위한 래치부(14)와, 래치부(14)의 출력어드레스를 지연시켜 출력시키기 위한 라우팅부(16)를 구비한다. Then, the internal bank address generator 10, the bank address (BA0, BA1), the input receiving the output of the buffer unit 12, a compression test signal control receiving buffer unit 12 to the (tpara) for changing into the voltage level and a latch unit 14, a routing unit 16 for outputting by delaying the output of the address latch section 14 for outputting an address.

압축 제어부(30)는 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)를 입력으로 하여 읽기 동작을 제어하기 위한 읽기 제어부(32)와, 읽기제어부(32)에 제어받아 스트로브신호(iostb)를 생성하기 위한 스트로브 신호 생성부(34)를 구비한다. Compression control section 30 receives the control to a read controller 32 and a read control unit 32 for controlling a read operation by the read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) to the input of a strobe signal (iostb) and a strobe signal generator 34 for generating.

참고적으로, 압축 제어부(30), 압축부(40), 쓰기 제어부(60)와 쓰기 드라이빙부(70)는 각각 뱅크 단위로 구비된다. For reference, the compression controller 30, the compression section 40, and the write driving section 70 write control unit 60 is provided in each bank units. 그리고 내부 뱅크어드레스 생성부(10) 내 버퍼부(12), 래치부(14) 및 라우팅부(16)는 뱅크 어드레스 한 비트 단위로 구비된다. And an internal bank address generator 10, a buffer unit 12, a latch unit 14 and the routing portion 16 is provided with a bank address bit unit.

다음으로 압축테스트신호(tpara)가 활성화되어, 반도체 메모리 소자가 압축 테스트모드로 동작하는 경우를 살펴보도록 한다. It is then activated by a compression test signal (tpara), to take a look at the case where the semiconductor memory device is operating in the compression test mode.

먼저, 압축 테스트신호(tpara)에 응답하여 내부 뱅크어드레스 생성부(10)는 인가된 뱅크어드레스와 상관없이 내부 뱅크어드레스(a, /a, b, /b, c, /c, d, /d)를 모두 활성화 시킨다. First, in response to a compression test signal (tpara) inside the bank address generator 10 has an internal bank addresses, regardless of the applied bank address (a, / a, b, / b, c, / c, d, / d ) the causes are enabled. 따라서, 쓰기디코딩부(50)의 출력신호인 쓰기뱅크구동신호(wt_bank0, wt_bank1, wt_bank2, wt_bank3)와 읽기디코딩부(20)의 출력신호인 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 모두 활성화된다. Thus, writing the output signal is a write bank drive signal (wt_bank0, wt_bank1, wt_bank2, wt_bank3) reading and decoding unit 20, the output signal is read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) of the decoding unit 50 is both are activated. 이어, 쓰기활성화신호(WTen)가 활성화된 경우에는 쓰기제어부(60) 및 쓰기드라이빙부(70)가 구동되어 입력된 데이터(Data)가 모든 뱅크의 메모리셀어레이(80)에 동시에 쓰여진다. Then, written to the write activation signal (WTen) that, when enabled, the write control unit 60 and write the driving unit 70 is a memory cell array (80) of all banks is the driving input data (Data) at the same time. 또한, 읽기활성화신호(RDen)가 활성화된 경우에는 압축제어부(30)와 압축부(40)를 통해 메모리셀어레이(80)로부터 출력된 데이터(LIO0<0:15>, LIO1<0:15>, LIO2<0:15>, LIO3<0:15>)가 압축되어 출력된다. Further, when the read enable signal (RDen) is enabled, the data (LIO0 <0:15> is output from the memory cell array 80 through the compression control section 30 and the pressed section (40), LIO1 <0:15> , LIO2 <0:15>, LIO3 <0:15>) is compressed and output.

아울러, 압축되어 입력되는 데이터를 디코딩하고 출력데이터를 압축하는 방법 및 테스트장치의 결과측정 방법에 대해서 살펴보도록 한다. In addition, decodes the data to be compressed is input to look at the results for the measurement method of the method and test device for compressing the output data.

상기 데이터 압축테스트모드에서 반도체 메모리 소자는 각 뱅크당 하나의 데이터 패드가 할당되므로, 4개의 데이터 패드를 통해 데이터가 입출력된다. The semiconductor memory device in the data compression test mode is allocated a single data pad, for each bank, and data is input and output via the four data pad. 따라서, 쓰기 동작 시 입력된 4비트의 데이터를 하나의 묶음으로하며 이러한 묶음 4개를 통해 16비트의 데이터를 구성하여, 각 뱅크에 동일한 16비트의 데이터를 동시에 저장한다. Thus, the data in the write operation during the 4-bit input into a single bundle, and to configure a 16-bit data through this bundle of four, and stores the data of the same bits 16 in each bank simultaneously. 또한, 읽기 동작 시에는 상기 쓰기동작 시 동일한 데이터 패드로 부터 입력된 데이터 별로 분류하여 압축한다. Further, the compressed data classified by the data input from the same pad, the write operation at the time of reading operation. 즉, 하나의 뱅크로 부터 출력된 16비트의 데이터를 4개의 묶음으로 분류하고, 각 묶음의 데이터 중 동일 데이터 패드로 부터 입력된 각 4비트를 비교하고, 뱅크에 할당된 데이퍼 패드를 통해서 각 비교의 결과를 출력하게 된다. That is, the classification of a data of the output 16 bits from the bank of four bundles, compare each four bits input from the same data pads of each batch of data, through the data buffer pad assigned to the bank angle and it outputs the result of the comparison.

한편, 외부에 장착되는 데이터압축모드 테스트장치는 데이터 패드를 통해서 출력되는 데이터의 논리값이 '하이'인 경우에는 칩이 정상인 것으로 판별하며, 논리값이 '로우'인 경우에는 칩이 불량인 것으로 판별한다. On the other hand, when the external data compression mode, the test device is mounted in the case the logical value of the data to be output through the data pad is 'high' is and identified as normal, the chip, the logic value is "Low" has to be a chip is defective It is determined.

도 2는 도 1의 래치부(14)의 내부 회로도이다. 2 is an internal circuit diagram of the latch unit 14 in Fig.

도 2를 참조하면, 래치부(14)는 압축테스트신호(tpara)를 반전시키기 위한 인버터(I1)와, 버퍼부(12)의 반전된 뱅크어드레스(ba0_addb)를 래치하기 위한 래치(14a)와, 래치(14a)의 출력신호와 인버터(I1)의 출력신호를 입력으로 하여 내부 뱅크 어드레스(a)를 출력하기 위한 낸드게이트로(ND1)와, 버퍼부(12)의 뱅크어드레스(ba0_add)를 래치하기 위한 래치(14b)와, 래치(14b)의 출력신호와 인버터(I1)의 출력신호를 입력으로 하여 반전된 내부 뱅크어드레스(/a)를 출력하는 낸드게이트(ND2)로 구현된다. 2, the latch portion 14 is a latch (14a) for latching the bank address (ba0_addb) inversion of the inverter (I1), and a buffer unit (12) for reversing the compression test signal (tpara) and , a bank address (ba0_add) of a NAND gate (ND1), and a buffer unit 12 for the output signals of the output signal with the inverter (I1) of the latch (14a) to the input to output an internal bank address (a) and a latch (14b) for latching, and is implemented as the output signal and the inverter (I1) a NAND gate (ND2) and the output signal as an input and outputs an inverted internal bank address (/ a) of the latch (14b).

참고적으로, 래치부는 뱅크어드레스의 비트 단위로 구비되며 이는 동일한 구성을 갖는다. For reference, the latch portion is provided in bits of bank addresses which have the same configuration. 따라서, 상기에서는 뱅크 어드레스<0>의 래치부만을 예로써 본다. Thus, the latch portion of the watch only the bank addresses <0>, for example.

도 3은 도 1의 라우팅부(16)의 내부 회로도이다. 3 is an internal circuit diagram of the routing unit 16 of FIG.

도 3을 참조하면, 라우팅부(16)는 래치부(14)의 내부 뱅크어드레스(a)와 반전된 내부 뱅크어드레스(/a)를 입력으로 하여 이를 래치하여 지연시키는 래치/지연부(17)와, 압축테스트신호(tpara)를 반전시키기 위한 인버터(I2)와, 인버터(I2)의 출력신호와 래치/지연부(17)의 출력신호를 입력으로 하여 지연된 내부 뱅크어드레스(c)를 출력하기 위한 낸드게이트(ND3)와, 인버터(I2)와 낸드게이트(ND3)의 출력신호를 입력으로 하여 지연된 반전 내부뱅크어드레스(/c)를 출력하기 위한 낸드게이트(ND4)로 구현된다. 3, the routing unit 16 has a latch / delay unit 17 by an internal bank address (a) the internal bank addresses reversed and (/ a) of the latch section 14 as an input to a latch to delay it and, outputting an inverter (I2), an inverter (I2) output signal and the latch / delay unit 17, the internal bank address (c) delayed by the output signal to the input of a for reversing the compression test signal (tpara) to be implemented as a NAND gate (ND3) and an inverter (I2) and a NAND gate (ND3) the NAND gate (ND4) to output a delayed inverted internal bank address (/ c) and the output signal to the input of.

참고적으로, 라우팅부도 뱅크어드레스의 비트 단위로 구비되며 동일한 구성을 갖는다. For reference, is provided to the bits of the default routing bank addresses have the same configuration. 상기 도면에 도시된 라우팅부는 뱅크 어드레스<0>의 라우팅부만을 예시한다. The route shown in the drawings illustrate only a portion of the routing unit bank addresses <0>.

도 4는 도 1의 읽기 디코딩부(20)의 내부 회로도이다. 4 is an internal circuit diagram of the decoding unit 20 reads the Fig.

도 4를 참조하면, 읽기디코딩부(20)는 애디티브레이턴시신호(AL0)와 압축테스트신호(tpara)에 응답하여 제어신호(AL0b, AL0d)를 출력하기 위한 제어신호생성부(21)와, 제어신호생성부(21)의 출력신호에 응답하여 내부 뱅크어드레스(a, /a, b, /b) 또는 지연된 내부 뱅크어드레스(c, /c, d, /d) 중 선택하고 이를 디코딩하여 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)로 출력하기 위한 복수의 디코딩부(22, 24, 26, 28)를 구비한다. And 4, the reading decoding portion 20 is additive latency signal (AL0) and a compression test signal control signal (AL0b, AL0d) in response to (tpara) control signal generation unit 21 for outputting, selection of the response to the output signal of the control signal generator 21 inside the bank address (a, / a, b, / b) or the delayed internal bank address (c, / c, d, / d), and decodes this read and a bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) plural decoding unit (22, 24, 26, 28) for outputting a.

그리고 제어신호 생성부(21)는 압축테스트신호(tpara)를 반전시키기 위한 인버터(I3)와, 인버터(I3)의 출력신호와 애디티브레이턴시신호(AL0)를 입력으로 가져 제어신호 AL0b를 출력하기 위한 낸드게이트(ND5)와, 낸드게이트(ND5)의 출력신호를 반전시켜 제어신호 AL0d를 출력하기 위한 인버터(I4)를 구비한다. And control signal generator 21 to the output of the inverter (I3) and an output signal and an additive latency signal signal AL0b control take as input a (AL0) of the inverter (I3) for reversing the compression test signal (tpara) for inverting the output signal of the NAND gate (ND5), a NAND gate (ND5) and an inverter (I4) for outputting a control signal AL0d.

동작을 살펴보면, 제어신호 생성부(21)는 애디티브레이턴시신호(AL0)가 비활성화된 경우 제어신호 AL0d를 활성화시켜, 라우팅부(16)의 지연된 내부 뱅크어드레스(c, /c, d, /d)가 디코딩부(22, 24, 26, 28)에서 디코딩되어 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 생성하도록 한다. In operation, the control signal generation unit 21 is additive latency signal (AL0) if disabled by activating the control signal AL0d, delayed internal bank addresses in the routing portion (16) (c, / c, d, / d ) and to generate a decoding section (22, 24, 26, 28) are decoded from the read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3). 그리고 애디티브레이턴시신호(AL0)가 활성화된 경우 제어신호 생성부(21)는 제어신호 AL0b를 활성화시켜, 지연되지 않은 래치부(14)의 내부 뱅크어드레스(a, /a, b, /b)가 디코딩부(22, 24, 26, 28)에서 디코딩되어 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 생성되도록 한다. And additive latency signal (AL0) is enabled, the internal bank of the control signal generator 21 activates the control signal AL0b, non-delayed latch portion 14, an address (a, / a, b, / b) a decoding unit (22, 24, 26, 28) are decoded from the read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) should be generated.

또한, 압축테스트신호(tpara)의 활성화 시 제어신호 생성부(21)는 애디티브레이턴시신호(AL0)에 상관없이 제어신호 AL0d를 활성화시켜, 지연된 내부 뱅크어드레스(c, /c, d, /d)가 디코딩되어 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 생성되도록 한다. In addition, activated when the control signal generation section 21 of the compression test signal (tpara) is to activate a control signal AL0d regardless of the additive latency signal (AL0), delayed internal bank address (c, / c, d, / d ) is decoded so that the generated drive signal to read bank (rd_bank0, rd_bank1, rd_bank2, rd_bank3). 이는 데이터 압축테스트모드에서 사용되는 클럭이 노말모드에서 사용되는 클럭에 비해 상대적으로 매우 느려, 입력된 어드레스의 실제 사용시점까지 여유가 생기기 때문이다. This clock is used by the data compression test mode, a relatively very slow as compared to the clock used in the normal mode, it is due to occur is a space from the actual point of use of the input address.

다음에서는 애디티브레이턴시신호(AL0)에 따라 입력된 내부 뱅크어드레스(a, /a, b, /b)를 디코딩하거나, 또는 지연된 내부 뱅크어드레스(c, /c, d, /d)를 디코딩하는 이유에 대해서 살펴보도록 한다. In the following the internal bank address inputs in accordance with the additive latency signal (AL0) (a, / a, b, / b) decoding, or delayed internal bank address (c, / c, d, / d) to decode the let's look for a reason.

반도체 소자는 로우 액티브커맨드가 인가되고 이후 컬럼 액티브커맨드가 인가되기 까지 최소한의 시간 tRCD(tRCD; Ras to Cas Delay)를 요구한다. It requires; (Ras to Cas Delay tRCD) semiconductor element is at least of the time tRCD is applied to the column after the active command is applied to the low active command. 따라서, 기존에는 사용자들이 외부에서 로우커맨드를 인가하고, tRCD를 확보한 이후 컬럼 액티브커맨드를 인가해왔는데, 애디티브레이턴시(Additive Latency)라는 개념의 도입을 통해 이러한 tRCD에 대해 사용자에게 선택을 주어 tRCD를 만족시키지 않고도 사용자가 선택한 시점에 컬럼 액티브커맨드를 인가할 수 있도록 한다. Therefore, the past, users are given a choice to the user for these tRCD picked by applying the subsequent columns of an active command is applied to the row command from outside, to secure the tRCD, through the introduction of the concept of the additive latency (Additive Latency) tRCD the allows the user without having to be applied to the columns of an active command to the selected point, satisfied.

따라서, 애디티브레이턴시신호(AL0)가 비활성화된 경우에는, 컬럼 액티브커맨드가 애디티브레이턴시 만큼 tRCD 이전에 입력되므로, 컬럼 액티브커맨드를 내부에서 실제 사용하기까지 여유가 생긴다. Thus, the additive latency signal when the (AL0) is disabled, the column because the active command input prior to the tRCD latency by additive, a space occurs before the actual use of the column within the active command. 컬럼 액티브커맨드와 함께 인가된 컬럼 어드레스의 디코딩도 그만큼의 여유를 갖기 때문에, 상기와 같이 애디티브레이턴시신호(AL0)가 비활성화된 경우에는 지연된 내부 어드레스(c, /c, d, /d)를 디코딩한다. Since decoding of the column address is applied along with a column active command also has a margin so, decoding the additive latency signal if (AL0) is disabled, the delayed internal address (c, / c, d, / d) as described above do.

반면, 애디티브레이턴시신호(AL0)가 활성화된 경우에는, 외부에서 인가되는 컬럼 액티브커맨드가 tRCD를 만족하여 인가되기 때문에, 내부적으로는 이를 사용할 시점까지 여유가 없어 인가된 커맨드를 바로 수행한다. If the other hand, the additive latency signal (AL0) is activated, since the columns of an active command is applied from the outside is applied to satisfy tRCD, internally it performs just a command that is not free and the time available. 함께 입력된 컬럼 어드레스도 애디티브레이턴신호(AL0)가 활성화된 경우에는 지연되지 않은 내부어드레스(a, /a, b, /b)를 디코딩한다. If the column address is also input with the additive latency signal (AL0) is enabled, it decodes the internal address (a, / a, b, / b) that is not delayed.

도 5는 도 1의 데이터 압축부(40) 및 GIO 드라이버의 내부 회로도이다. 5 is an internal circuit diagram of the data compressor 40 and GIO driver of Figure 1;

도 5를 참조하면, 데이터 압축부(40)는 압축테스트신호(tpara)와 압축제어부(30)의 출력신호인 스토로브신호(iostb)를 입력으로 하여 데이터스트로브신호(iostb2b, iostb2)를 생성하기 위한 신호생성부(42)와, 데이터(LIO0<0:15>)를 비교하여 압축하기 위한 비교부(44)와, 데이터스트로브신호(iostb2b, iostb2)에 응답하여 비교부(44)의 출력 데이터를 출력시키기 위한 스트로빙부(46)를 구비하며, GIO 드라이버는 데이터 압축부(40)의 출력신호를 게이트 입력으로 갖는 PMOS트랜지스터(PM1)와, NMOS트랜지스터(NM1)가 전원전압과 접지전압 사이에 직렬로 배치되어 구현된다. 5, the compression unit 40 is subject to the testosterone lobe signal (iostb) the output signal of the compression test signal (tpara) and the compression control unit 30 as an input to generate a data strobe signal (iostb2b, iostb2) the output data for the signal generator 42, a data (LIO0 <0:15>) comparison unit (44) for compression as compared with the data strobe signal comparing unit 44 in response to the (iostb2b, iostb2) the provided with a straw bingbu (46) for outputting, GIO driver, and a PMOS transistor (PM1) having the output signal of the data compression part 40 as a gate input, NMOS transistor (NM1) is provided between the power supply voltage and a ground voltage is placed in series is implemented.

신호생성부(42)는 압축테스트신호(tpara)와 스트로브신호(iostb)가 활성화되면 데이터스트로브신호(iostb2b, iostb2)를 활성화시켜 비교부(44)의 압축된 데이터가 출력되도록 한다. Signal generator 42 so that the compressed data when the compression of the test signal (tpara) and strobe signal (iostb) is activated by activating the data strobe signal (iostb2b, iostb2) comparing unit 44 is output.

데이터 압축 테스트모드를 사용하여 모든 뱅크에 동시에 동일한 데이터를 입력하고 또한 출력하므로, 빠른 시간 내에 셀의 정상/불량 유무를 알 수 있다. Since the input of the same data simultaneously to all the banks by using the data compression test mode, and also output, and in a short time shows a normal / defective or absence of cells.

한편, 상술한 바와 같은 종래기술의 반도체 소자는 데이터 압축 테스트모드를 구현함에 있어서, 랜덤하게 뱅크를 선택하여 데이터를 읽거나 쓰는 뱅크 인터리브모드의 데이터 압축 테스트가 불가능하다. On the other hand, a semiconductor device of the related art described above, in implementing the data compression test mode, a randomly select the bank to read data or write data compression test mode, the bank interleaving is not possible. 즉, 랜덤하게 뱅크를 선택하여 뱅크가 최악의 상황으로 액세스되는 경우를 발생시킴으로써 신호의 충돌이나 스큐를 확인할 필요가 있는데, 종래기술의 데이터 압축 테스트모드는 모든 뱅크가 활성화되어 동시에 데이터를 입출력되므로 뱅크 인터리브 모드로 데이터 압축 테스트하는 것이 불가능하다. That is, by randomly selecting a bank occurs a case in which the banks are accessed in the worst case, it is necessary to determine a collision or a skew of the signal, the data compression test mode of the prior art, as all the banks is active at the same time inputting and outputting data bank it is not possible to test data compression in interleaved mode.

따라서, 종래에는 뱅크 인터리브 모드로 테스트를 수행하려면, 데이터 압축 테스트모드가 아닌 비압축모드에서 테스트할 수 밖에 없고, 이에따라 테스트하는 시간이 길었다. Thus, in the prior art, not only can test the bank interleave mode to perform the test, the ratio non-compressed data test mode, the compressed mode, yiettara long time to test.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 뱅크-인터리브의 데이터 압축 테스트모드를 갖는 반도체 메모리 소자를 제공한다. It provides a semiconductor memory device having a data compression test mode of the interleaved-to the present invention, the bank proposed to solve the problems of the prior art.

상기의 기술적 과제를 달성하기 위한 본 발명에 따르면, 반도체 메모리 소자는 복수의 뱅크를 구비한 반도체 메모리 소자에 있어서, 복수의 상기 뱅크를 모두 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-비-인터리브의 데이터압축테스트모드; According to the present invention for an aspect of the semiconductor memory device is to perform a test by a method in a semiconductor memory device having a plurality of banks, reading and writing of compressed data to select all of the plurality of the bank bank-non-interleaved data in the compression test mode; 및 복수의 상기 뱅크 중 일부의 뱅크를 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-인터리브의 데이터압축테스트모드를 갖는다. And selecting a portion of the plurality of banks of the bank by the bank to perform the test by reading and writing of the compressed data - has a data compression test mode of interleaving.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다. Or less, to to be described in detail enough characters can be easily performed from the invention one of ordinary skill in the art, described with reference to the accompanying drawings the preferred embodiments of the invention do.

도 6은 본 발명에 따른 뱅크-비-인터리브 및 뱅크-인터리브의 데이터압축테스트모드를 갖는 반도체 메모리 소자의 블록 구성도이다. 6 is a bank according to the present invention a block diagram of a semiconductor memory device having a data compression test mode, the interleaving is also - the non-interleaved and the bank.

도 6을 참조하면, 반도체 메모리 소자는 내부 뱅크어드레스(a, /a, b, /b, c, /c, d, /d)를 생성하기 위한 내부 뱅크어드레스 생성부(100)와, 내부 뱅크어드레스(a, /a, b, /b, c, /c, d, /d)를 디코딩하여 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)를 생성하기 위한 읽기 디코딩부(200)와, 각 뱅크의 출력데이터를 압축하기 위한 데이터(DQ) 압축부(400)와, 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)와 읽기활성화신호(RDen)에 응답하여 데이터 압축부(400)를 제어하기 위한 압축 제어부(300)와, 내부 뱅크어드레스(a, /a, b, /b)를 디코딩하여 쓰기뱅크구동신호(wt_bank0, wt_bank1, wt_bank2, wt_bank3)를 생성하기 위한 쓰기 디코딩부(500)와, 입력된 쓰기 데이터를 메모리셀 어레이(800)에 저장하는 쓰기 드라이빙부(700)와, 쓰기뱅크구동신호(wt_bank0, wt_bank1, wt_bank2, wt_bank3)와 쓰기활성 Referring to Figure 6, the semiconductor memory device has an internal bank address (a, / a, b, / b, c, / c, d, / d) internal bank address generator 100 for generating, the internal bank and the address (a, / a, b, / b, c, / c, d, / d) to decode the read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) for generating a read decoder 200 for, the data (DQ) compression unit 400, and a read bank driving signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) and in response to a read activation signal (RDen) data compressor 400 for compressing output data of each bank and a compression control unit 300 for controlling, the internal bank addresses (a, / a, b, / b) decoding the write bank drive signal writing decoding unit 500 for generating (wt_bank0, wt_bank1, wt_bank2, wt_bank3) and writing for storing the write data input to the memory cell array 800, a driving unit 700, a write bank drive signal (wt_bank0, wt_bank1, wt_bank2, wt_bank3) and writing activity 신호(WTen)에 응답하여 쓰기 드라이빙부(700)를 제어하는 쓰기제어부(600)를 구비한다. In response to the signal (WTen) and a write control unit 600 for controlling the write driving unit 700.

그리고, 내부 뱅크어드레스 생성부(100)는 뱅크어드레스(BA0, BA1)를 입력받아 내부 전압 레벨로 바꾸기 위한 버퍼부(120)와, 버퍼부(120)의 출력어드레스를 출력시키기 위한 래치부(140)와, 압축테스트모드신호(tpara)와 뱅크인터리브테스트신호(iocomp)를 입력으로 하여 래치부(140)를 제어하기 위한 래치 제어부(180)와, 래치부(140)의 출력어드레스를 지연시켜 출력시키기 위한 라우팅부(160)를 구비한다. Then, the internal bank address generator 100 comprises a latch portion (140 for outputting the output address of the buffer unit 120, buffer unit 120 to change into the voltage level receives the bank address (BA0, BA1) ), and a compression test mode signal (tpara) and the bank interleaving test signal (iocomp) for using as input the output delays the output address of the latch controller 180, a latch section 140 for controlling a latch 140, and a routing unit 160 for.

압축 제어부(300)는 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)를 입력으로 하여 읽기 동작을 제어하고 뱅크비활성화신호(Xebd_ba)를 생성하기 위한 읽기 제어부(320)와, 읽기제어부(320)에 제어받아 스트로브신호(iostb)를 생성하기 위한 스트로브 신호 생성부(340)를 구비한다. Compression controller 300 read bank drive signal and (rd_bank0, rd_bank1, rd_bank2, rd_bank3) the input to the read control unit 320 for controlling the read operation and generates a bank disable signal (Xebd_ba), a read control unit 320, receiving a control and a strobe signal generator 340 for generating a strobe signal (iostb).

그리고 압축제어부(300)의 동작을 간략히 살펴보면, 읽기제어부(300)는 입력된 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)에 응답하여 해당 뱅크에 필요한 제어신호를 출력하고 스트로브신호 생성부(340)를 제어하여 해당 뱅크에 스트로브신호(iostb)가 활성화되도록 한다. And Referring briefly the operation of the compression controller 300, a read control unit 300 in response to the input read-bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) outputs a control signal required for the bank, and generate a strobe signal unit ( controls 340) will be such that the strobe signal (iostb) activated in the bank. 뱅크비활성화신호(Xebd_ba)는 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 활성화된 경우에는 논리값 '로우'로 출력되고, 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 비활성화된 경우에는 논리값 '하이'를 갖고 출력된다. Bank disable signal (Xebd_ba) is a read when a bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) active, and outputs a logic 'low', the disabling read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) case, the output has the logic value "high". 한편, 뱅크-인터리브 데이터압축테스트모드에서 읽기제어부(320)는 입력된 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)와 상관없이 스트로브신호 생성부(340)를 제어하여 모든 뱅크에 스트로브신호(iostb)가 인가되도록 한다. Strobe signal to all the bank read controller 320 in an interleaved data compression test mode, controls the strobe signal generation unit 340 regardless of the input read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3) (- On the other hand, the bank such that applying a iostb).

다음으로 뱅크-인터리브의 압축데이터테스트모드에서 반도체메모리소자의 동작을 살펴보도록 한다. Next, the bank - and take a look at the operation of the semiconductor memory device in the data compression test mode of interleaving.

먼저, 뱅크인터리브테스트신호(iocomp)가 활성화되면, 내부 뱅크어드레스 생성부(100)는 외부에서 인가된 뱅크어드레스(BA0, BA1)를 내부 전압레벨로 변환시키고 이를 지연시켜 내부 뱅크어드레스(a, /a, b, /b)와, 지연된 내부 뱅크어드레스(c, /c, d, /d)를 생성한다. When the first, the bank interleaving test signal (iocomp) is activated, the internal bank address generator 100 converts the bank address applied from the outside (BA0, BA1) to the internal voltage levels and delay this internal bank addresses (a, / a, b, / b) and the delayed internal bank address (c, / c, to generate the d, / d). 따라서, 쓰기디코딩부(500)는 내부뱅크어드레스(a, /a, b, /b)를 디코딩하여 쓰기뱅크구동신호를 활성화시키고, 읽기디코딩부(200)는 애디티브레이턴시신호(AL0)와 뱅크 인터리브 테스트신호(iocomp)에 응답하여 읽기뱅크구동신호를 생성한다. Accordingly, the write decoder 500 includes an internal bank address (a, / a, b, / b) for decoding the writing to activate a bank drive signal, a read decoder 200 is additive latency signal (AL0) and the bank the interleaving in response to a test signal (iocomp) generates a read bank drive signal. 이어, 쓰기활성화신호(WTen)가 활성화된 경우에는 활성화된 쓰기뱅크구동신호에 응답하여 쓰기제어부(600) 및 쓰기드라이빙부(700)가 구동되어 입력된 데이터(Data)를 선택된 뱅크의 메모리셀어레이(800)에 저장한다. Next, the write enable signal (WTen) is enabled, it is in response to an active write bank drive signal write controller 600 and write the driving element 700 is driven in the memory cell array of the selected input data (Data) bank and stores (800). 또한, 읽기활성화신호(RDen)가 활성화된 경우에는 선택된 뱅크에서만 데이터가 출력되며, 압축 제어부(300)에 제어받는 압축부(400)는 데이터를 압축하여 선택된 뱅크의 압축된 데이터를 출력하고, 이외 뱅크의 출력은 논리값 '하이'로 출력한다. Further, when the active read enable signal (RDen), the data are output only in the selected bank, the compression unit 400 receives control the compression controller 300 compresses the data and outputs the compressed data of the selected bank, other than the output of the bank outputs a logic 'high'.

도 7은 도 6의 래치 제어부(180) 및 래치부(140)의 내부 회로도이다. 7 is an internal circuit diagram of a latch control section 180 and latch section 140 of FIG.

도 7을 참조하면, 래치제어부(180)는 뱅크인터리브테스트신호(iocomp)를 반전시키기 위한 인버터(I5)와, 인버터(I5)의 출력신호와 압축테스트신호(tpara)를 입력으로 하는 낸드게이트(ND6)로 구현되며, 래치부(140)는 버퍼부(120)의 반전된 뱅크어드레스(ba0_addb)를 래치하기 위한 래치(142)와, 래치 제어부(180)의 출력신호와 래치(142)의 출력신호를 입력으로 하여 내부 뱅크어드레스(a)를 출력하기 위한 낸드게이트(ND7)와, 뱅크어드레스(ba0_add)를 래치하기 위한 래치(144)와, 래치 제어부(180)의 출력신호와 래치(144)의 출력신호를 입력으로 하여 반전된 내부 뱅크어드레스(/a)를 출력하기 위한 낸드게이트(ND8)를 구비한다. 7, the latch controller 180 is a NAND gate for the output signal and the compression test signal (tpara) of the inverter (I5), an inverter (I5) for reversing a bank interleaved test signal (iocomp) as an input ( is implemented by ND6), a latch section 140, the output of the latch 142 and the output signal of the latch control unit 180, and a latch 142 for latching the bank address (ba0_addb) inversion of the buffer unit 120 NAND gates for the signals at the input to output an internal bank address (a) (ND7) and the bank address output signal and a latch 144 of the latch 144 and latch control unit 180 to latch the (ba0_add) to the output signal as input and a NAND gate (ND8) for outputting an inverted internal bank address (/ a).

참고적으로, 래치제어부(180)에 의해 동일하게 제어받는 래치부는 뱅크어드레스 비트에 비례하여 구비되며, 상기의 래치부(140)는 뱅크어드레스 BA<0>에 해당되는 경우이다. For reference, is provided to receive the same controlled by the latch control unit 180, the latch portion relative to the bank address bits, a latch portion 140 of the case is corresponding to bank addresses BA <0>.

도 8은 도 6의 읽기 디코딩부(200)의 내부 회로도이다. 8 is an internal circuit diagram of the read decoder 200 of FIG.

도 8을 참조하면, 읽기 디코딩부(200)는 애디티브레이턴시신호(AL0)와 압축테스트신호(tpara)와 뱅크인터리브테스트신호(iocomp)에 응답하여 제어신호(AL0b, AL0d)를 출력하기 위한 제어신호생성부(210)와, 제어신호 생성부의 출력신호에 응답하여 래치부(140)와 라우팅부(160)의 출력 뱅크어드레스신호 중 선택하고, 이를 디코딩하여 읽기 뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)를 생성하기 위한 복수의 디코딩부(220, 240, 260, 280)를 구비한다. 8, a read decoder 200 is controlled to output a control signal (AL0b, AL0d) in response to the additive latency signal (AL0) and a compression test signal (tpara) and the bank interleaving test signal (iocomp) and a signal generator 210, in response to the output signal of the control signal generated by selection of the outputs a bank address signal of the latch unit 140, and a routing unit 160, and decodes them to read bank drive signal (rd_bank0, rd_bank1, rd_bank2 and a, rd_bank3) a plurality of decoding portions (220, 240, 260, 280 for generating).

그리고 제어신호 생성부(210)는 압축테스트신호(tpara)와 뱅크인터리브테스트신호(iocomp)를 입력으로 갖는 노어게이트(NR1)와, 노어게이트(NR1)의 출력신호와 애디티브레이턴시신호(AL0)를 입력으로 가져 제어신호 AL0b를 출력하기 위한 낸드게이트(ND9)와, 낸드게이트(ND9)의 출력신호를 반전시켜 제어신호 AL0d를 출력하기 위한 인버터(I6)를 구비한다. And control signal generator 210 compression test signal (tpara) and the bank interleaved test signal output signal and additive latency signal (AL0) of the NOR gate (NR1), and a NOR gate (NR1) having a (iocomp) as an input a is a NAND gate (ND9) for outputting a control signal brought to the input AL0b, by inverting the output signal of the NAND gate (ND9) an inverter (I6) for outputting a control signal AL0d.

동작을 살펴보면, 압축테스트신호(tpara) 또는 뱅크인터리브테스트신호(iocomp) 활성화 시 제어신호 생성부(210)는 애디티브레이턴신호(AL0)에 상관없이 제어신호 AL0d를 활성화시켜, 지연된 내부 뱅크어드레스(c, /c, d, /d)가 디코딩되어 읽기뱅크구동신호(rd_bank0, rd_bank1, rd_bank2, rd_bank3)가 생성되도록 한다. In operation, the compression test signal (tpara) or banks interleaved test signal (iocomp) activated when the control signal generator 210 activates the control signal AL0d regardless of the additive latency signal (AL0), delayed internal bank address ( c, / c, so that d, / d) that is produced is decoded read bank drive signal (rd_bank0, rd_bank1, rd_bank2, rd_bank3).

도 9는 도 6의 데이터 압축부(400) 및 GIO 드라이버의 내부 회로도이다. 9 is an internal circuit diagram of a data compression unit 400 and the GIO driver of FIG.

도 9를 참조하면, 데이터 압축부(400)는 압축테스트신호(tpara)와 압축 제어부(300)의 출력신호인 스토로브신호(iostb) 및 뱅크비활성화신호(Xedb_ba)를 입력으로 하여 데이터스트로브신호(iostb2b, iostb2) 및 출력제어신호(tgiob)를 생성하기 위한 신호생성부(420)와, 데이터(LIO0<0:15>)를 비교하여 압축하기 위한 비교부(440)와, 데이터스트로브신호(iostb2b, iostb2)에 응답하여 비교부(440)의 출력 데이터를 출력시키기 위한 스트로빙부(460)와, 출력제어신호(tgiob)에 응답하여 스트로빙부(460)의 출력 데이터를 출력시키거나 또는 논리값 '하이'를 출력시키기 위한 출력제어부(480)를 구비하며, GIO 드라이버(PM2, NM2)는 데이터 압축부(400)의 출력신호를 게이트 입력으로 하여 전원전압과 접지전압 사이에 직렬로 배치된 PMOS트랜지스터(PM2)와 NMOS트랜지스터(NM2)로 구현된다. 9, the data compression unit 400 is an output signal of testosterone lobe signal (iostb) and the bank disable signal (Xedb_ba) of the compression test signal (tpara) and the compression control unit 300 as an input to the data strobe signal ( iostb2b, iostb2) and the output control signal (tgiob) signal generating section 420 for generating, with the data (LIO0 <0:15>) comparison unit 440 for compression by comparing the data strobe signal (iostb2b , iostb2) Our bingbu 460, and to output the output data of the straw bingbu 460 in response to an output control signal (tgiob) or logic 'response for outputting the output data from the comparison section 440 in high 'to, and an output control unit (480) for outputting, GIO driver (PM2, NM2) is a PMOS transistor disposed in series between the compression unit (400) to the supply voltage and ground voltage, the output signal as a gate input of the It is implemented as a (PM2) and the NMOS transistor (NM2).

참고적으로, 데이터 압축부는 각 뱅크단위로 구비된다. For reference, the data compression unit is provided to each bank units.

다음으로 데이터 압축부(400)의 동작을 살펴보도록 한다. Next, look at the operation of the compression unit (400).

먼저, 비교부(440)는 뱅크의 16비트 출력 데이터를 압축하여 출력하고, 스트로빙부(460)는 신호생성부(420)의 데이터 스트로브신호(iostb2b, iostb2)의 활성화 시 비교부(440)의 출력 데이터를 출력제어부(480)에 전달해 준다. First, comparison section 440 of the output compresses the 16-bit output data of the banks, Straw bingbu 460 is activated when the comparison unit 440 of the data strobe signal (iostb2b, iostb2) of the signal generator 420 It allows to pass the output data to the output control section 480. 이어 출력제어부(480)는 출력제어신호(tgiob)에 응답하여 스트로빙부(460)의 출력데이터를 GIO 드라이버(PM2, NM2)를 통해 외부에 출력한다. Followed by the output control unit 480 outputs the output data of a straw bingbu 460 in response to an output control signal (tgiob) to the outside through the GIO driver (PM2, NM2).

한편, 뱅크-인터리브의 데이터 압축테스트모드 시, 신호생성부(420)의 입력신호인 뱅크비활성화신호(Xedb_ba)는 선택된 뱅크에 대해서 논리값 '로우'를 가져 이에 대응하는 출력제어신호(tgiob)가 논리값 '하이'로 출력되도록 하며, 비 선택된 뱅크에 대해 뱅크비활성화신호(Xedb_ba)가 논리값 '하이'를 가져 출력제어신호(tgiob)가 논리값 '로우'로 출력되도록 한다. On the other hand, the bank-in data compression test mode, the interleaving, the input signal is a bank disable signal (Xedb_ba) is an output control signal (tgiob) to obtain the logic value "low" for the selected bank to a corresponding signal generator 420 and output to a logic 'high', the bank disable signal (Xedb_ba) take the output control signal (tgiob) a logic 'high' for the non-selected bank to be output to a logic 'low'. 이어 출력제어부(480)는 선택된 뱅크에 대해서 활성화된 출력제어신호(tgiob)에 응답하여 비교부(440)와 스트로빙부(460)를 거쳐 출력된 압축데이터가 GIO 드라이버(PM2, NM2)를 거쳐 데이터 패드로 출력되도록 한다. Following output control section 480 via the by the activation in response to an output control signal (tgiob) comparing unit 440 and the straw bingbu 460 for the selected bank of output compressed data through the GIO driver (PM2, NM2) data such that the output to the pad. 그리고 비선택된 뱅크의 출력제어부(480)는 출력제어신호(tgiob)에 제어받아 논리값 '하이'를 출력한다. And an output control section 480 of the non-selected bank and outputs a logic 'high' control receives the output control signal (tgiob).

한편, 뱅크가 선택되었는지 여부에 대한 정보신호인 뱅크비활성화신호(Xedb_ba)를 통해 비선택된 뱅크에 대해서는 해당 데이터 패드로 논리값 '하이'가 출력되도록 한다. On the other hand, the bank is selected so that if a logic 'high' output to the data pad for the non-selected bank through a bank disable signal (Xedb_ba) information signal for that.

이는 외부에 장착된 테스트장치의 프로그램 상 출력된 데이터가 논리값 '하이'를 갖는 경우에는 정상으로 판단하고, '로우'인 경우에는 불량으로 판단하기 때문으로, 선택되지 않은 뱅크에서 논리값 '로우'가 출력되어 불량으로 판단되는 것을 미리 방지하기 위한 것이다. This means that if the program onto the output data of the test devices attached to the outside has a logical value "High" in the case of it is determined as normal, 'low' is a due to determine a defect, the logic in the non-selected bank value "low It is in order to prevent what is ", the output is determined as defective.

도 10은 도 6의 쓰기 디코딩부(500)의 내부 회로도이다. 10 is an internal circuit diagram of the write decoder 500 of FIG.

도 10을 참조하면, 쓰기 디코딩부(500)는 래치부(140)의 내부 뱅크어드레스(a, /a, b, /b)를 디코딩하여 쓰기뱅크구동신호(wt_bank0, wt_bank1, wt_bank2, wt_bank3)를 생성하는 복수의 디코딩부를 구비한다. 10, the write decoder 500 includes an internal bank address (a, / a, b, / b) decoding the write bank drive signal (wt_bank0, wt_bank1, wt_bank2, wt_bank3) of the latch unit 140 It includes a plurality of decoding to generate.

한편, 쓰기 커맨드의 인가 시에는 애디티브레이턴시신호(AL0)에 제어받지 않고 내부 뱅크어드레스(a, /a, b, /b)를 디코딩하는 것을 알 수 있다. On the other hand, upon application of a write command and it can be seen that for decoding the additive internal bank addresses without control to executive latency signal (AL0) (a, / a, b, / b). 이는 읽기 레이턴시 보다 쓰기레이턴시가 1 클럭 작기 때문이다. This is because the smaller the write latency than the first clock read latency.

참고적으로, 각 뱅크 단위로 디코딩부를 구비한다. For reference, and comprising a decoding unit to each bank.

전술한 본 발명은 뱅크-비-인터리브의 데이터압축테스트모드가 가능하며, 또한 압축된 형태의 데이터를 입출력하면서 뱅크-인터리브의 데이터압축테스트모드도 가능하다. The present invention described above is a bank-non-available, and the data compression test mode, the interleaving, while also inputting and outputting data in a compressed form bank - is also possible data compression test mode of interleaving.

결국, 뱅크-인터리브 모드 시에도 데이터를 압축하여 입출력할 수 있으므로, 데이터 압축 테스트 시와 같이 테스트시간를 줄일 수 있는 효과를 갖는다. As a result, banks-can be input and output by compressing the data even when the deinterleave mode has an effect of reducing hours of testing, such as the data compression test.

읽기활성화신 디코딩부에서는 애디티브레이턴시에 따라 내부 뱅크어드레스나 지연된 내부 뱅크어드레스를 사용하여 읽기뱅크구동신호를 생성하는 경우를 예로써 설명하였으나, 본 발명은 애디티브레이턴시에 의해 제한받지 않는다. The read enable new decoder has been described the case of generating a read bank drive signal using an internal bank address and the delayed internal bank address according to the additive latency, by way of example, the invention is not limited by the additive latency.

이와같이 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. Thus the present invention is usually in belongs to the present invention are not limited by the embodiments described above and the accompanying drawings, can be various changes and modifications may be made without departing from the scope of the present invention art it will be clear to those with knowledge.

전술한 본 발명은 데이터 압축 테스트는 물론 뱅크 인터리브모드의 테스트시에도 압축된 데이터를 입출력시킬 수 있어, 테스트에 소요되는 시간을 줄일 수 있다. The present invention described above is a data compression test, as well as there the compressed data, even during a test of the bank interleave mode can be input and output, it is possible to reduce the time required for the test.

도 1은 종래기술에 따른 데이터 압축테스트모드를 갖는 반도체 메모리 소자의 블록 구성도. 1 is a block diagram showing the configuration of a semiconductor memory device having a data compression test mode according to the prior art.

도 2는 도 1의 래치부의 내부 회로도. Figure 2 is the latch portions inside the circuit diagram of FIG.

도 3은 도 1의 라우팅부의 내부 회로도. Figure 3 is an internal circuit diagram of the routing portion Fig.

도 4는 도 1의 읽기 디코딩부의 내부 회로도. Figure 4 is a circuit diagram inside the reading decoding portion of Fig.

도 5는 도 1의 데이터 압축부의 내부 회로도. 5 is a data compression section internal circuit diagram of FIG.

도 6은 본 발명에 따른 뱅크-인터리브 데이터 압축테스트모드를 갖는 반도체 메모리 소자의 블록 구성도. 6 is a bank according to the present invention a block diagram of a semiconductor memory device having an interleaved data compression test mode, Fig.

도 7은 도 6의 래치부의 내부 회로도. Latch portion inside the circuit diagram of Fig. 7 Fig.

도 8은 도 6의 읽기 디코딩부의 내부 회로도. 8 is a circuit diagram inside the reading decoding portion of Fig.

도 9는 도 6의 데이터 압축부의 내부 회로도. 9 is a data compression section internal circuit diagram of FIG.

도 10은 도 6의 쓰기 디코딩부의 내부 회로도. 10 is a write decode unit internal circuit diagram of FIG.

* 도면의 주요 부분에 대한 설명 * Description of the Related Art

100 : 내부 뱅크어드레스 생성부 100: internal bank address generator

400 : DQ 압축부 400: DQ compression unit

Claims (14)

  1. 복수의 뱅크를 구비한 반도체 메모리 소자에 있어서, In a semiconductor memory device having a plurality of banks,
    복수의 상기 뱅크를 모두 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-비-인터리브의 데이터압축테스트모드; A plurality of banks for selecting both the banks by performing a test by reading and writing of the compressed data - non-compressed data of the interleaved test mode; And
    복수의 상기 뱅크 중 일부의 뱅크를 선택하여 압축된 데이터의 읽기 및 쓰기에 의해 테스트를 수행하는 뱅크-인터리브의 데이터압축테스트모드 Selecting some of a plurality of banks of the bank by the bank to perform the test by reading and writing of the compressed data - data compression test mode of the interleaved
    를 갖는 반도체 메모리 소자. The semiconductor memory device having a.
  2. 제1항에 있어서, According to claim 1,
    상기 뱅크당 하나씩의 데이터 패드를 통해 데이터 읽기 및 쓰기를 수행하는 것을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device according to claim for performing read and write data via a data pad of the one for the bank.
  3. 제2항에 있어서, 3. The method of claim 2,
    상기 뱅크-인터리브의 데이터압축 테스트모드에서 압축된 데이터의 읽기시에 비 선택된 뱅크에 대응하는 상기 데이터패드에 테스트 패스(pass)의 정보를 인가하기 위한 수단을 구비하는 반도체 메모리 소자. Semiconductor memory device comprising means for applying the information of the test passes (pass) to the data pad corresponding to the non-selected bank when a read of compressed data from the interleaving of a data compression test mode, said banks.
  4. 제2항에 있어서, 3. The method of claim 2,
    뱅크-비-인터리브의 데이터압축테스트모드 및 뱅크-인터리브의 데이터압축테스트모드에서 애디티브레이턴시에 상관없이 입력된 뱅크어드레스를 소정시간 지연시켜 디코딩하기 위한 수단을 구비하는 반도체 메모리 소자. Bank - the semiconductor memory device having an input from the interleaving of a data compression test mode, regardless of the additive latency bank address for a predetermined time by means of the decoding delay - the non-interleaved in the data compression test mode and the bank.
  5. 압축테스트신호 및 뱅크인터리브테스트신호에 제어받아 입력된 뱅크어드레스를 뱅크구동신호로서 생성하는 뱅크구동수단; Bank drive means for producing a bank address input for receiving the control signal and a compressed test-bank interleaved test signal as a bank drive signal;
    각 뱅크의 출력데이터를 압축하기 위한 복수의 데이터 압축수단; A plurality of data compression means for compressing the output data for each bank; And
    상기 뱅크구동신호와 읽기활성화신호에 응답하여 상기 데이터 압축수단을 제어하기 위한 압축 제어수단을 구비하고, In response to the drive signal and the read bank activation signal and a compression control section for controlling said data compression means;
    상기 압축테스트신호의 활성화 시, 상기 뱅크구동수단은 모든 뱅크를 활성화시켜 모든 뱅크에서 동시에 데이터가 입출력되도록 하고 상기 데이터 압축수단은 상기 모든 뱅크의 출력을 압축하여 출력하며, Upon activation of the compressed test signal, the bank drive means to activate the all-bank data is input and output at the same time in all the banks, and the data compressing means is output by compressing the output of the all-bank,
    상기 뱅크인터리브테스트신호의 활성화 시, 상기 뱅크구동수단은 상기 뱅크어드레스에 응답하여 하나의 뱅크만을 활성화시키며 상기 데이터 압축수단은 선택된 뱅크의 압축된 데이터만을 출력하는 것 When activated, the drive means banks of the bank interleaved test signal to said data compression means outputs only the compressed data of the selected bank activates only one of the banks in response to the bank address
    을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device according to claim a.
  6. 제5항에 있어서, 6. The method of claim 5,
    뱅크구동수단은, Bank drive means,
    상기 뱅크어드레스를 입력받아 내부 전압 레벨로 바꾸기 위한 버퍼부; A buffer unit for switching receiving the bank address into the voltage level;
    압축테스트신호 및 뱅크인터리브테스트신호에 제어받아 상기 버퍼부의 출력어드레스를 출력시키기 위한 래치부; A latch unit for receiving the control signal and the compressed test-bank interleaved test signal output to the output buffer unit address;
    상기 래치부의 출력어드레스를 지연시켜 출력시키기 위한 라우팅부; Routing unit for outputting by delaying the latch output address portion; And
    애디티브레이턴시신호와 상기 뱅크인터리브테스트신호와, 상기 압축테스트신호에 응답하여 상기 래치부와 라우팅부의 출력신호를 디코딩하여 상기 뱅크구동신호를 생성하기 위한 디코딩부 Additive latency signal and the test signal and the bank interleaving, decoding section for, in response to the test signal compression decoding the latch portion and the routing unit output signals to generate the drive signal Bank
    를 구비하는 것을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device comprising: a.
  7. 제5항에 있어서, 6. The method of claim 5,
    상기 데이터 압축수단은, The data compression means includes:
    상기 제어수단에 제어받아 각 뱅크의 데이터를 압축하여 출력하되, 상기 뱅크인터리브테스트신호의 활성화 시에는 선택된 뱅크의 압축된 데이터만을 출력하고, 선택되지 않은 뱅크의 출력은 하이로 출력하는 것을 특징으로 하는 반도체 메모리 소자. Receiving control to the control means, but outputs the compressed data of each bank, and the output of the bank that is activated when the interleaved test signal, and outputs only the compressed data of the selected bank, is selected bank is characterized in that the output to the high The semiconductor memory device.
  8. 제7항에 있어서, The method of claim 7,
    상기 데이터 압축수단은, The data compression means includes:
    상기 압축테스트신호와 상기 제어수단의 출력신호인 스토로브신호 및 뱅크비활성화신호를 입력으로 하여 데이터스트로브신호 및 뱅크비활성화신호를 생성하기 위한 신호생성부; The compression test signal and said control means output signals of testosterone lobe signal and a signal generator to disable the bank signal as input to generate the data strobe signal and a disable signal of the bank;
    상기 데이터를 비교하여 압축하기 위한 비교부; A comparison unit for compressing as compared to the data;
    상기 데이터스트로브신호에 응답하여 상기 비교부의 출력 데이터를 출력시키기 위한 스트로빙부; Our bingbu for in response to the data strobe signal to output the output data of said comparison; And
    제어신호에 응답하여 상기 스트로빙부의 출력 데이터를 출력시키거나 또는 논리값 하이를 출력시키기 위한 출력제어부 An output control section for, in response to the control signal to output to the output data of the straw bingbu or outputs a logic high value
    를 구비하는 것을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device comprising: a.
  9. 제8항에 있어서, The method of claim 8,
    상기 비교부는 상기 각 뱅크의 16비트 출력데이터 중 쓰기동작 시 동일 데이터핀으로부터 데이터를 입력받은 각각의 4비트 데이터를 비교하여 동일한 경우에는 출력신호를 하이로 활성화 시키고, 다른 경우에는 로우로 활성화시키는 것을 특징으로 하는 반도체 메모리 소자. The comparison section that which is equivalent to comparing each of the four bits of data received the data from the same data pins when a write operation of 16-bit output data of each of the banks, and activates its output signal high and, in the active low in other cases the semiconductor memory device according to claim.
  10. 제8항에 있어서, The method of claim 8,
    상기 신호생성부는, Said signal generator comprises:
    상기 압축테스트신호 또는 상기 스트로브신호의 비활성화 시에는 상기 스트로빙부가 데이터를 출력하지 못하도록 상기 스트로브신호를 비활성화 시키고, Upon inactivation of the compressed test signal or the strobe signal, and prevents that the straw bingbu output data deactivating the strobe signal,
    상기 압축테스트신호와 상기 스트로브신호의 활성화 시, 그리고 뱅크비활성화신호의 비활성화 시에는 상기 출력제어부가 논리값 하이를 출력시키도록 하고, 뱅크비활성화신호의 활성화 시에는 상기 출력제어부가 상기 스트로빙부의 출력신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자. The compression test signal and the output signal of said output control the straw bingbu upon activation of the time of activation of the strobe signal, and upon deactivation of the bank disable signal, to which the output control unit outputs the logic value high and bank disable signal the semiconductor memory device characterized in that the outputs.
  11. 제6항에 있어서, 7. The method of claim 6,
    상기 래치부는 상기 압축테스트신호 및 뱅크인터리브테스트신호의 활성화 시에는 상기 버퍼부의 출력 어드레스를 래치하여 출력시키고, 상기 압축테스트신호의 활성화 및 상기 뱅크인터리브테스트신호의 비활성화 시에는 상기 버퍼부의 출력 어드레스와 상관없이 출력을 전부 활성화 시키는 것을 특징으로 하는 반도체 메모리 소자. The latch portion correlated with the compression test signal and the bank interleaving test enabled at a signal, and latching and outputting said buffer unit output address, enable, and output addresses of said buffer at the time of deactivation of the bank interleaved test signal in the compression test signal a semiconductor memory device, comprising a step of activating all the output without.
  12. 제6항에 있어서, 7. The method of claim 6,
    상기 디코딩부는, It said decoding section,
    상기 애디티브레이턴시신호의 활성화 시에는 상기 래치부의 출력 어드레스를 디코딩하여 상기 뱅크구동신호를 생성하고, At the time of activation of the additive latency signal by decoding the latched address output section, to generate the bank drive signal,
    상기 애디티브레이턴시신호의 비활성화되거나, 또는 상기 뱅크인터리브테스트신호와 상기 압축테스트신호가 활성화된 경우에는 상기 라우팅부의 출력 어드레스를 디코딩하여 상기 뱅크구동신호를 생성하는 것을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device, characterized in that generating the drive signal by decoding the bank routing unit output address if the additive is disabled or the latency signal, or that the bank interleaving test signal and the test signal compression is enabled.
  13. 내부 뱅크어드레스를 생성하기 위한 내부 뱅크어드레스 생성수단; Internal bank address generating means for generating an internal bank addresses;
    상기 내부 뱅크어드레스를 디코딩하여 읽기뱅크구동신호를 생성하기 위한 읽기 디코딩수단; Reading decoding means for decoding the internal bank address for generating a read bank drive signal;
    각 뱅크의 출력데이터를 압축하기 위한 복수의 데이터 압축수단; A plurality of data compression means for compressing the output data for each bank;
    상기 읽기뱅크구동신호와 읽기활성화신호에 응답하여 상기 데이터 압축수단을 제어하기 위한 압축 제어수단; Compression control means in response to the read bank drive signal and a read enable signal for controlling said data compression means;
    상기 내부 뱅크어드레스를 디코딩하여 쓰기뱅크구동신호를 생성하기 위한 쓰기 디코딩수단; Write decoding means for generating a write bank drive signal to decode the internal bank addresses;
    입력된 쓰기 데이터를 메모리셀 어레이에 저장하는 쓰기 드라이빙수단; Write driving means for storing the write data input to the memory cell array; And
    상기 쓰기뱅크구동신호와 쓰기활성화신호에 응답하여 상기 쓰기 드라이빙수단을 제어하는 쓰기제어수단을 구비하고, And a writing control means for controlling said write-driving means in response to the write bank drive signal and write enable signal,
    압축테스트신호의 활성화 시, 상기 내부뱅크어드레스 생성부는 상기 내부 뱅크어드레스를 모두 활성화시켜 모드 뱅크에서 데이터가 입출력되도록 하고 상기 데이터 압축수단은 상기 모든 뱅크의 출력을 압축하여 출력하고, When activated, the internal bank address generating unit, and that data is output from the bank mode by activating both the internal bank addresses the data compression means for compressing the test signal and outputs the compressed output of the all-bank,
    뱅크인터리브테스트신호의 활성화 시, 상기 내부뱅크어드레스 생성부는 입력된 뱅크어드레스에 해당되는 내부 뱅크어드레스만을 활성화시켜 이에 해당하는 하나의 뱅크에서 데이터가 입출력되도록 하되 상기 데이터 압축수단은 선택된 뱅크의 압축된 데이터만을 출력하는 것 Upon activation of the bank interleaved test signal, but that data is output from one of the banks said data compression means for activating only the internal bank address corresponding to the internal bank address generator comprises an input bank address corresponding thereto are compressed data of the selected bank only to the output
    을 특징으로 하는 반도체 메모리 소자. The semiconductor memory device according to claim a.
  14. 제13항에 있어서, 14. The method of claim 13,
    상기 데이터 압축수단은, The data compression means includes:
    상기 압축테스트신호와 상기 제어수단의 출력신호인 스토로브신호 및 뱅크비활성화신호를 입력으로 하여 데이터스트로브신호 및 뱅크비활성화신호를 생성하기 위한 신호생성부; The compression test signal and said control means output signals of testosterone lobe signal and a signal generator to disable the bank signal as input to generate the data strobe signal and a disable signal of the bank;
    상기 데이터를 비교하여 압축하기 위한 비교부; A comparison unit for compressing as compared to the data;
    상기 데이터스트로브신호에 응답하여 상기 비교부의 출력 데이터를 출력시키기 위한 스트로빙부; Our bingbu for in response to the data strobe signal to output the output data of said comparison; And
    제어신호에 응답하여 상기 스트로빙부의 출력 데이터를 출력시키거나 또는 논리값 하이를 출력시키기 위한 출력제어부 An output control section for, in response to the control signal to output to the output data of the straw bingbu or outputs a logic high value
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