KR20050065220A - A method for process integration of a semiconductor chip - Google Patents

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Abstract

본 발명은 반도체 칩 제조 공정 중에서 전처리(Front End Of the Line: FEOL) 공정 및 후처리(Back End Of the Line: BEOL) 공정을 별도로 진행한 후에 접합시킴으로써, 전체 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법에 관한 것이다. 본 발명에 따른 반도체 칩 제조 공정의 통합 방법은, 전처리(FEOL) 공정으로서, 반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택을 형성하는 단계; 상기 전처리 공정과는 별도로 실시되는 후처리(BEOL) 공정으로서, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀을 형성하는 단계; 및 상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계를 포함한다. 본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 제조 시간이 거의 절반으로 줄어들어 보다 많은 제품을 신속하게 시장에 출하시킬 수 있다.The present invention is a semiconductor chip that can shorten the overall process time by bonding separately after the front end of the line (FEOL) process and back end of the line (BEOL) process in the semiconductor chip manufacturing process A method for integrating a manufacturing process. In accordance with another aspect of the present invention, a method of integrating a semiconductor chip manufacturing process includes: forming a gate and a source / drain on a semiconductor substrate, respectively, and forming a contact thereon; A post-treatment (BEOL) process performed separately from the pretreatment process, the method comprising: forming a passivation layer, a metal wiring layer, and a via hole on another semiconductor substrate; And bonding the resultant produced by the pretreatment process and the resultant produced by the posttreatment process to each other in an aligned state. According to the present invention, by separately conducting the pre-treatment process and the post-treatment process of the semiconductor chip manufacturing process, and then bonding them together to manufacture the semiconductor chip, the semiconductor manufacturing time is reduced by almost half, so that more products can be shipped to the market quickly. have.

Description

반도체 칩 제조 공정의 통합 방법 {A method for process integration of a semiconductor chip}A method for process integration of a semiconductor chip

본 발명은 반도체 칩 제조 공정의 통합 방법에 관한 것으로, 보다 구체적으로, 반도체 칩 제조 공정 중에서 전처리(Front End Of the Line: FEOL) 공정 및 후처리(Back End Of the Line: BEOL) 공정을 별도로 진행한 후에 각 공정의 결과물을 접합시켜 반도체 칩을 제조함으로써, 전체 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법에 관한 것이다.The present invention relates to a method for integrating a semiconductor chip manufacturing process. More specifically, a front end of the line (FEOL) process and a back end of the line (BEOL) process are separately performed in a semiconductor chip manufacturing process. The present invention relates to a method for integrating a semiconductor chip manufacturing process that can shorten the overall process time by bonding the resultant of each process to produce a semiconductor chip.

반도체 제조 공정은 일반적으로 실리콘 기판 중에 트랜지스터를 형성하는 공정(기판 공정 또는 FEOL)과 배선을 형성하는 공정(배선 공정 또는 BEOL)으로 구분한다. 이러한 배선 기술은 반도체 집적 회로에서 개별 트랜지스터를 서로 연결하여 회로를 구성하는 전원 공급 및 신호 전달의 통로를 실리콘 위에 구현하는 기술로서, 이 분야는 비메모리 소자가 기술을 선도하고 있다.The semiconductor manufacturing process is generally divided into a process of forming a transistor in a silicon substrate (substrate process or FEOL) and a process of forming a wiring (wiring process or BEOL). This wiring technology is a technology that implements a path of power supply and signal transmission on a silicon by connecting individual transistors to each other in a semiconductor integrated circuit, in which non-memory devices lead the technology.

그러나 종래의 반도체 칩 제조 공정의 경우, 반도체 기판 또는 실리콘 웨이퍼 상에 트랜지스터를 형성시키는 단계에서부터 금속 전극 배선을 연결하고 절연시키는 공정까지 모두 웨이퍼 상에서 순차적으로 진행하기 때문에 반도체 칩을 제조하는데 상당히 많은 시간이 소요되고 있다. 뿐만 아니라, 반도체 집적도가 높아짐에 따라 금속 전극 배선도 계속 다층화됨에 따라 콘택 이후의 금속 배선 형성을 위한 공정 시간이 계속 증가되고 있다는 문제점이 있다.However, in the conventional semiconductor chip manufacturing process, all the steps from forming a transistor on a semiconductor substrate or a silicon wafer to connecting and insulating metal electrode wiring are sequentially performed on the wafer, so that a considerable time is required to manufacture a semiconductor chip. It is taking. In addition, as the degree of semiconductor integration increases, as the metal electrode wiring is continuously multilayered, the process time for forming the metal wiring after the contact is continuously increased.

상기 문제점을 해결하기 위한 본 발명의 목적은 전처리(FEOL) 공정과 후처리(BEOL) 공정을 각각 별도로 진행한 후 각 공정에서 제조된 결과물을 서로 접합하여 반도체 칩을 제조함으로써 전체 반도체 칩 제조 공정 시간을 단축시킬 수 있는 반도체 칩 제조 공정의 통합 방법을 제공하기 위한 것이다.An object of the present invention for solving the above problems is to perform a total process of manufacturing a semiconductor chip by separately performing the pre-treatment (FEOL) process and the post-treatment (BEOL) process, respectively, and then joining the products produced in each process to each other. It is an object of the present invention to provide a method for integrating a semiconductor chip manufacturing process that can shorten the time required.

상기 목적을 달성하기 위한 수단으로서, 본 발명에 따른 반도체 칩 제조 공정의 통합 방법은,As a means for achieving the above object, the integrated method of the semiconductor chip manufacturing process according to the present invention,

반도체 칩의 제조 공정 중 전처리(Front End Of the Line: FEOL) 공정으로서, 반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택을 형성하는 단계;A front end of the line (FEOL) process of manufacturing a semiconductor chip, comprising: forming a gate and a source / drain on a semiconductor substrate, respectively, and forming a contact thereon;

상기 전처리 공정과는 별도로 실시되는 후처리(Back End Of the Line: BEOL) 공정으로서, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀을 형성하는 단계; 및A back end of the line (BEOL) process, which is performed separately from the pretreatment process, comprising: forming a passivation layer, a metal wiring layer, and a via hole on another semiconductor substrate; And

상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계Bonding the resultant produced by the pretreatment process and the resultant produced by the posttreatment process to each other in an aligned state;

를 포함한다.It includes.

여기서, 상기 패시베이션층 상에 놓인 반도체 기판을 제거하고, 상기 패시베이션층 표면에 상기 금속 배선층을 연결하는 패드를 오픈하는 단계를 추가로 포함할 수 있다.The method may further include removing a semiconductor substrate on the passivation layer, and opening a pad connecting the metal wiring layer to a surface of the passivation layer.

여기서, 상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀이 형성되는 것을 특징으로 한다.Here, the metal wiring layer formed in the post-processing step is formed of at least one or more layers of multilayer, characterized in that at least one or more via holes connecting the metal wiring layer forming the multilayer is formed.

본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 결과물들을 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 칩 제조 시간을 거의 절반으로 줄일 수 있다.According to the present invention, after the pretreatment step and the post-treatment step of the semiconductor chip manufacturing process are separately performed, the resultant are bonded to each other to manufacture the semiconductor chip, thereby reducing the semiconductor chip manufacturing time by almost half.

이하, 첨부된 도면을 참조하여, 본 발명의 실시예에 따른 반도체 칩 제조 공정의 통합 방법을 상세히 설명한다.Hereinafter, a method of integrating a semiconductor chip manufacturing process according to an exemplary embodiment of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이며, 도 2는 반도체 칩을 제조하는 공정 중에서 후처리 공정인 금속 배선을 형성한 상태를 나타내는 도면이고, 도 3은 본 발명의 실시예에 따른 전처리 공정 및 후처리 공정을 통합하는 방법을 설명하기 위한 도면이다.FIG. 1 is a view showing a state in which only a contact as a pretreatment step is formed in a process of manufacturing a semiconductor chip, and FIG. 2 is a view showing a state in which a metal wiring as a post-treatment step is formed in a process of manufacturing a semiconductor chip, and FIG. 3. Is a view for explaining a method of integrating a pretreatment process and a post-treatment process according to an embodiment of the present invention.

본 발명에 따른 전처리 공정 및 후처리 공정을 통합하는 방법은, 먼저 각각의 실리콘 기판에 반도체 칩을 제조하는 공정 중에서, 전처리 공정 및 후처리 공정을 각각 별도로 진행한다.In the method of integrating the pretreatment step and the post-treatment process according to the present invention, the pretreatment step and the post-treatment step are separately performed among the steps of manufacturing a semiconductor chip on each silicon substrate.

도 1은 전처리 공정으로서, 반도체 기판 또는 실리콘 기판(11) 상에 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이다.FIG. 1 is a diagram showing a state in which only a contact, which is a pretreatment step, is formed in a process of manufacturing a semiconductor chip on a semiconductor substrate or a silicon substrate 11 as a pretreatment step.

도 1을 참조하면, 반도체 기판 또는 실리콘 웨이퍼(11) 상에 게이트(12) 및 소스/드레인(13, 14)을 형성하고, 그 전면에 절연막(15)을 형성한 후, 사진 및 식각 공정으로 상기 게이트(12) 및 소스/드레인(13, 14)에 연결될 콘택(16a, 16b, 16c)을 형성하게 되는데, 여기까지의 공정 단계를 전처리 공정(또는 전공정)이라 한다.Referring to FIG. 1, a gate 12 and a source / drain 13 and 14 are formed on a semiconductor substrate or a silicon wafer 11, an insulating film 15 is formed on the entire surface thereof, and then photographed and etched. The contacts 16a, 16b, and 16c to be connected to the gate 12 and the sources / drains 13 and 14 are formed. The process steps up to this point are called pretreatment processes (or preprocesses).

한편, 도 2는 후처리 공정(또는 후공정)으로서, 다른 반도체 기판 또는 실리콘 기판(21) 상에 패시베이션층(Passivation Layer: 22)을 증착하고, 그 상부에 최상위 금속층인 N번째 금속층(24n)을 형성하고, 그 상부에 N-1번째 비아(25n-1), N-1번째 금속층(24n-1), ... , 제2 금속층(242), 제1 비아(251), 및 제1 금속층(241)을 순차적으로 형성한 것을 나타내는 도면이다. 상기 후처리 공정 중에서 최종 단계 중의 하나로서 전체 웨이퍼 상에 보호 패시베이션층을 도포하게 되는데, 상기 패시베이션층(22)의 기능은 기처리된 웨이퍼를 운송 및 취급이 용이하도록 최종 패키징하는 동안에 주위 환경으로부터 보호하기 위한 것이다. 여기서, 미설명 도면부호 23은 절연층을 나타낸다. 또한, 상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층(241, ... , 24n)을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀(251, ... , 25n-1)이 형성된다.2 is a post-treatment process (or post-process), in which a passivation layer 22 is deposited on another semiconductor substrate or silicon substrate 21, and the N-th metal layer 24n, which is the uppermost metal layer, is deposited thereon. And the N-1 th via 25n-1, the N-1 th metal layer 24n-1, the second metal layer 242, the first via 251, and the first It is a figure which shows the metal layer 241 formed sequentially. One of the final steps in the post-treatment process is the application of a protective passivation layer on the entire wafer, the function of which is to protect the surrounding wafer during final packaging to facilitate transport and handling of the processed wafer. It is to. Here, reference numeral 23 denotes an insulating layer. In addition, the metal wiring layer formed in the post-treatment process forms at least one or more multilayers 241,..., 24n, and at least one or more via holes 251,... 25n connecting the metal wiring layers forming the multilayer. -1) is formed.

도 1 및 도 2에 도시된 바와 같이, 전처리(FEOL) 공정 및 후처리(BEOL) 공정을 실시하여 각각의 실리콘 기판(11, 21)에 별도로 진행한 후, 도 3에 도시된 바와 같이, 각각의 웨이퍼들을 정렬한 상태에서 접합을 하고, 패시베이션층(22) 상부에 놓인 실리콘 기판(21)을 제거하고, 이후, 상기 패시베이션층(22) 표면에 최상위 금속층(24n)을 연결하기 위한 패드를 오픈(open)함으로써, 전술한 반도체 칩 제조 공정 중 전처리 공정 및 후처리 공정을 통합할 수 있다. 여기서, 도면부호 22'는 패드가 오픈된 패시베이션층을 나타낸다.As shown in FIGS. 1 and 2, each of the silicon substrates 11 and 21 is separately processed by performing a pre-treatment (FEOL) process and a post-treatment (BEOL) process, and as shown in FIG. 3, respectively. The wafers in alignment with each other, and then remove the silicon substrate 21 on the passivation layer 22, and then open a pad for connecting the top metal layer 24n to the passivation layer 22 surface. By opening, the pretreatment step and the post-treatment step of the above-described semiconductor chip manufacturing process can be integrated. Here, reference numeral 22 'denotes a passivation layer in which the pad is open.

따라서 본 발명은 반도체 제조 공정의 전처리 공정과 후처리 공정을 각각 별도로 진행한 후, 서로 접합시켜 공정을 통합시키는 것으로서, 반도체 제조에 소정의 지식을 가진 사람들에 의해 변경이 가능할 수 있다. 전술한 바와 같이, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 칩 제조 시간을 거의 절반으로 줄일 수 있다.Therefore, according to the present invention, the pretreatment step and the post-treatment step of the semiconductor fabrication process are separately performed, and then bonded to each other to integrate the process, which may be changed by those skilled in the semiconductor manufacturing process. As described above, by separately conducting the pretreatment step and the post-treatment step of the semiconductor chip manufacturing step, and then bonding them together to manufacture the semiconductor chip, the semiconductor chip manufacturing time can be reduced to almost half.

위에서 발명을 설명하였지만, 이러한 실시예는 이 발명을 제한하려는 것이 아니라 예시하려는 것이다. 이 발명이 속하는 분야의 숙련자에게는 이 발명의 기술 사항을 벗어남이 없어 위 실시예에 대한 다양한 변화나 변경 또는 조절이 가능함이 자명할 것이다. 그러므로 본 발명의 보호 범위는 첨부된 청구 범위에 의해서만 한정될 것이며, 위와 같은 변화예나 변경예 또는 조절예를 모두 포함하는 것으로 해석되어야 할 것이다.While the invention has been described above, these examples are intended to illustrate rather than limit this invention. It will be apparent to those skilled in the art that various changes, modifications, or adjustments to the above embodiments are possible without departing from the technical details of the present invention. Therefore, the scope of protection of the present invention will be limited only by the appended claims, and should be construed as including all such changes, modifications or adjustments.

본 발명에 따르면, 반도체 칩 제조 공정의 전처리 공정과 후처리 공정을 별도로 진행한 후, 서로 접합시켜 반도체 칩을 제조함으로써, 반도체 제조 시간이 거의 절반으로 줄어들어 보다 많은 제품을 신속하게 시장에 출하시킬 수 있다.According to the present invention, by separately conducting the pre-treatment process and the post-treatment process of the semiconductor chip manufacturing process, and then bonding them together to manufacture the semiconductor chip, the semiconductor manufacturing time is reduced by almost half, so that more products can be shipped to the market quickly. have.

도 1은 반도체 칩을 제조하는 공정 중에서 전처리 공정인 콘택까지만 형성한 상태를 나타내는 도면이다.1 is a view showing a state in which only a contact, which is a pretreatment step, is formed in a process of manufacturing a semiconductor chip.

도 2는 반도체 칩을 제조하는 공정 중에서 후처리 공정인 금속 배선을 형성한 상태를 나타내는 도면이다.2 is a view showing a state in which a metal wiring as a post-treatment step is formed in a step of manufacturing a semiconductor chip.

도 3은 본 발명의 실시예에 따른 전처리 공정 및 후처리 공정을 통합하는 방법을 설명하기 위한 도면이다.3 is a view for explaining a method of integrating a pretreatment process and a post-treatment process according to an embodiment of the present invention.

Claims (3)

반도체 기판 상에 게이트 및 소스/드레인을 각각 형성하고, 그 상부에 각각 콘택 등의 전처리(Front End Of the Line: FEOL) 공정을 수행하는 단계;Forming a gate and a source / drain on the semiconductor substrate, and performing a front end of the line (FEOL) process on top of each other; 상기 전처리 공정과는 별도로, 다른 반도체 기판 상에 패시베이션층(Passivation Layer), 금속 배선층 및 비아홀 등의 실시되는 후처리(Back End Of the Line: BEOL) 공정을 수행하는 단계; 및Apart from the pretreatment process, performing a back end of the line (BEOL) process such as a passivation layer, a metal wiring layer, and a via hole on another semiconductor substrate; And 상기 전처리 공정으로 제조된 결과물과 상기 후처리 공정으로 제조된 결과물을 정렬한 상태에서 서로 접합하는 단계Bonding the resultant produced by the pretreatment process and the resultant produced by the posttreatment process to each other in an aligned state; 를 포함하는 반도체 칩 제조 공정의 통합 방법.Method of incorporating a semiconductor chip manufacturing process comprising a. 제 1항에 있어서,The method of claim 1, 상기 패시베이션층 상에 놓인 반도체 기판을 제거하고, 상기 패시베이션층 표면에 상기 금속 배선층을 연결하는 패드를 오픈하는 단계를 추가로 포함하는 반도체 칩 제조 공정의 통합 방법.Removing the semiconductor substrate overlying the passivation layer and opening a pad connecting the metallization layer to a surface of the passivation layer. 제 1항에 있어서,The method of claim 1, 상기 후처리 공정에서 형성된 금속 배선층은 적어도 1층 이상의 다층을 이루며, 상기 다층을 이루는 금속 배선층을 연결하는 적어도 1층 이상의 비아홀이 형성되는 것을 특징으로 하는 반도체 칩 제조 공정의 통합 방법.The metal wiring layer formed in the post-treatment process is formed of at least one or more layers, and at least one or more via holes connecting the metal wiring layers forming the multilayer are formed.
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