KR20050059915A - Non-voltaile memory device with single gate structure and fabricating method thereof - Google Patents
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Abstract
본 발명은 싱글 게이트 구조의 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로, 보다 자세하게는 캐패시터 유전막의 두께 및 종류를 플로팅 게이트의 절연막과 상이하게 함으로써 플로팅 게이트에 주입된 전자의 누설을 억제하여 메모리 셀의 정보저장 특성을 개선하는 방법에 관한 것이다. 또한 터널 옥사이드를 포켓 웰 구조를 사용하여 기판과 이중으로 격리시킴으로써 터널 옥사이드의 열화를 막아 메모리 셀의 정보저장 특성을 개선하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory device having a single gate structure and a method of fabricating the same, and more particularly, to prevent the leakage of electrons injected into the floating gate by varying the thickness and type of the capacitor dielectric film from the insulating film of the floating gate. To improve the data storage characteristics of the The present invention also relates to a method of improving information storage characteristics of a memory cell by preventing tunnel oxide from deterioration by double isolating tunnel oxide from a substrate using a pocket well structure.
본 발명의 싱글 게이트 구조의 비휘발성 메모리 소자는 제 1 도전형의 반도체 기판; 상기 반도체 기판에 형성된 제 2 도전형 웰 영역; 상기 제 2 도전형 웰의 일측면에 형성된 제 1 도전형 포켓 웰 영역; 상기 제 1 도전형 포켓 웰 영역에 형성된 제 2 도전형 고농도 소스/드레인 영역; 상기 제 2 도전형 고농도 소스/드레인 영역의 사이에 형성된 채널 영역; 상기 채널영역의 상부에 제 1 두께의 제 1 절연막을 게재하여 형성된 제 1 플로팅 게이트; 상기 제 1 도전형 포켓 열 영역과 소정거리 이격되어 제 2 도전형 웰내에 형성된 제 2 도전형 고농도 웰 영역; 상기 제 2 도전형 고농도 웰 영역 상부에 제 2 두께의 제 2 절연막을 게재하여 형성된 제 2 플로팅 게이트; 상기 제 2 플로팅 게이트 하부의 일측면에 형성된 제 2 도전형 고농도 워드 라인 컨택 영역; 및 상기 제 2 도전형 고농도 소스/드레인 영역과 소자 분리막을 사이에 두고 소정거리 이격되어 제 1 도전형 포켓 웰 영역내에 형성된 제 1 도전형 고농도 접지 컨택 영역으로 이루어짐에 기술적 특징이 있다.A non-volatile memory device having a single gate structure according to the present invention includes a semiconductor substrate of a first conductivity type; A second conductivity type well region formed in the semiconductor substrate; A first conductivity type pocket well region formed on one side of the second conductivity type well; A second conductivity type high concentration source / drain region formed in the first conductivity type pocket well region; A channel region formed between the second conductivity type high concentration source / drain regions; A first floating gate formed by disposing a first insulating film having a first thickness on the channel region; A second conductivity type well concentration region formed in a second conductivity type well spaced apart from the first conductivity type pocket row region by a predetermined distance; A second floating gate formed by disposing a second insulating film having a second thickness on the second conductivity type well concentration region; A second conductive high concentration word line contact region formed on one side of the lower portion of the second floating gate; And a first conductivity type high concentration ground contact region formed in the first conductivity type pocket well region spaced a predetermined distance apart from the second conductivity type high concentration source / drain region and the device isolation layer therebetween.
따라서, 본 발명의 싱글 게이트 구조의 비휘발성 메모리 소자 및 그 제조방법은 캐패시터 유전막의 두께 및 종류를 플로팅 게이트의 터널링 산화막과 상이하게 함으로써 플로팅 게이트에 주입된 전자의 누설을 억제하여 메모리 셀의 정보저장 특성을 개선하는 효과가 있다. 또한 터널 옥사이드를 포켓 웰 구조를 사용하여 기판과 이중으로 격리시킴으로써 터널 옥사이드의 열화를 막아 메모리 셀의 정보저장 특성을 개선하는 효과가 있다.Therefore, the non-volatile memory device and its manufacturing method of the single gate structure of the present invention, by varying the thickness and type of the capacitor dielectric film from the tunneling oxide film of the floating gate to suppress the leakage of electrons injected into the floating gate to store the information of the memory cell It has the effect of improving the characteristics. In addition, double isolation of the tunnel oxide from the substrate using the pocket well structure prevents the degradation of the tunnel oxide, thereby improving the information storage characteristics of the memory cell.
Description
본 발명은 싱글(single) 게이트(gate) 구조의 비휘발성(non-volatile) 메모리 소자 및 그 제조방법에 관한 것으로, 보다 자세하게는 캐패시터(capacitor) 유전막의 두께 및 종류를 플로팅(floating) 게이트의 산화막과 상이하게 함으로써 플로팅 게이트에 주입된 전자의 누설을 억제하여 메모리 셀의 정보저장 특성을 개선하는 싱글 게이트 구조의 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. 또한 터널 옥사이드를 포켓 웰 구조를 사용하여 기판과 이중으로 격리시킴으로써 터널 옥사이드의 열화를 막아 메모리 셀의 정보저장 특성을 개선하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a non-volatile memory device having a single gate structure and a method of manufacturing the same, and more particularly, to an oxide film of a floating gate having a thickness and a type of a capacitor dielectric film. The present invention relates to a non-volatile memory device having a single gate structure and a method of manufacturing the same, which suppress leakage of electrons injected into a floating gate to improve information storage characteristics of a memory cell. The present invention also relates to a method of improving information storage characteristics of a memory cell by preventing tunnel oxide from deterioration by double isolating tunnel oxide from a substrate using a pocket well structure.
비휘발성 메모리 셀(cell)은 외부 전원의 공급이 차단된 상태에서도 정보를 저장할 수 있는 반도체 소자이다. 그 중에서 EPROM(Erasable Programmable ROM)은 비휘발성 메모리의 하나로서, 반도체 기판 위에 제조되어 EPROM 전극 중의 하나가 원하는 레벨(level)로 바이어스(bias)될 때 플로팅 게이트에 전자를 포획함으로써 정보를 저장한다. 이후 플로팅 게이트에 포획된(trapped) 전자는 높은 에너지의 자외선에 노출됨으로써 저장된 정보를 소거(erase)한다. 한편 전기적으로 상기의 소거동작이 가능하려면 플로팅 게이트의 전자의 주입과 방출을 전기적으로 행하여야 한다. 이를 위하여 벨 연구소(Bell laboratory)에서는 터널링(tunneling) 효과를 이용하여 기판에서 전자를 주입하고 플로팅 게이트에서 전자를 기판으로 끌어내는 방법을 고안하였다. 이는 기판과 콘트롤 게이트 사이에 정방향 및 역방향으로 높은 전압을 인가함으로써 실현된다. 상기의 전기적으로 쓰기(write)와 소거가 가능한 메모리 소자를 EEPROM(Electrically Erasable Programmable Read Only Memory)이라 한다. A nonvolatile memory cell is a semiconductor device capable of storing information even when an external power supply is cut off. Among them, EPROM (Erasable Programmable ROM) is a nonvolatile memory, which is manufactured on a semiconductor substrate and stores information by trapping electrons in the floating gate when one of the EPROM electrodes is biased to a desired level. The electrons trapped in the floating gate then erase the stored information by exposure to high energy ultraviolet light. On the other hand, in order to enable the above erasing operation, the electrons must be electrically injected and emitted from the floating gate. To this end, the Bell laboratory has devised a method of injecting electrons from a substrate and drawing electrons from a floating gate to a substrate using a tunneling effect. This is accomplished by applying a high voltage in the forward and reverse directions between the substrate and the control gate. The electrically writeable and erasable memory device is referred to as EEPROM (Electrically Erasable Programmable Read Only Memory).
보다 자세하게 상기 EEPROM의 구조와 작동원리를 살펴보면 다음과 같다. 적층형 EEPROM의 기본구조는 보론(B) 또는 보론 플로라이드(BF2+)와 같은 P형 불순물로 도핑(doping)된 실리콘 기판 위에 제조된다. 상기 P형 기판 위에 게이트 산화막이 형성되고, 플로팅 게이트와 컨트롤(control) 게이트가 적층되어 층간 유전막으로 절연된다. 즉 P형 실리콘 기판/게이트 산화막/플로팅 게이트/층간 유전막/컨트롤 게이트의 순서대로 적층된다. 이후 소스(source)/드레인(drain) 영역은 인(P) 또는 비소(As)과 같은 N형 불순물로 도핑되어 플로팅 게이트 하부의 양측면에 위치한다.Looking at the structure and operation principle of the EEPROM in more detail as follows. The basic structure of the stacked EEPROM is fabricated on a silicon substrate doped with P-type impurities such as boron (B) or boron fluoride (BF 2+ ). A gate oxide film is formed on the P-type substrate, and a floating gate and a control gate are stacked and insulated with an interlayer dielectric film. That is, the P-type silicon substrate / gate oxide film / floating gate / interlayer dielectric film / control gate are stacked in this order. The source / drain regions are then doped with N-type impurities such as phosphorus (P) or arsenic (As) to be located on both sides of the bottom of the floating gate.
하지만 상기 적층형의 EEPROM은 소자의 고집적화에 유리한 반면에 단층 구조의 싱글 게이트 공정을 따르는 MOSFET(metal-oxide-semiconductor Field Effect Transistor) 또는 CMOSFET(complementary MOSFET)와 같은 논리소자(logic device)와 함께 제조되기 위해서는 복잡한 공정을 거쳐야 하는 단점이 있다. 반면에 싱글 게이트 구조의 EEPROM은 셀의 집적도와 성능측면에서 상기 적층형 게이트 구조의 셀에 비해 단점을 가지더라도 표준 CMOS 공정을 사용하는 논리소자 제품에 쉽게 탑재될 수 있는 단순화된 표준공정을 갖는다. 즉 표준 CMOS 공정을 따르는 논리소자에 비휘발성 메모리를 쉽게 탑재할 수 있다는 장점을 가지고 있지만, 상대적으로 셀의 집적도, 셀의 성능측면에서는 불리하다. 그러나 이러한 싱글 게이트 구조의 비휘발성 메모리 셀은 일반적인 반도체 제품의 고성능화, 고기능화, 고객지향적 제품개발에 필수적인 요소의 하나로 제품의 정보, 이력을 담거나 제품성능을 튜닝(tunning 또는 trimming)하는 목적으로 사용의 폭이 증가하고 있다. 예를 들면, 액정 디스플레이 구동 집적회로(LCD driver IC)에 있어, 모듈(module) 조립 후에 제조공정에서 발생하는 부조화(non-uniformity)에 의한 출력편차 조정의 필요성 및 조립공정 진행시 필요한 제조이력 등을 저장하는 수단으로 OTP(one-time programmable EPROM) 또는 EEPROM을 탑재함으로써 제품의 경쟁력을 높이는 수단으로 사용되고 있다. 이러한 용도로 사용되는 싱글 게이트 구조는 상술한 바와 같이 표준 로직(logic)공정 또는 표준 CMOS 공정과 부합하여 추가 공정이나 추가 비용투입 없이 상기 메모리 셀의 기능을 추가할 수 있다.However, while the stacked EEPROMs are advantageous for high integration of devices, they are manufactured with logic devices such as metal-oxide-semiconductor field effect transistors (MOSFETs) or complementary MOSFETs (CMOSFETs) following a single-layer single gate process. There is a disadvantage in that it must go through a complicated process. On the other hand, the EEPROM having a single gate structure has a simplified standard process that can be easily mounted in a logic device product using a standard CMOS process even though it has disadvantages compared to the cell of the stacked gate structure in terms of cell density and performance. In other words, the nonvolatile memory can be easily mounted in a logic device following a standard CMOS process, but it is relatively disadvantageous in terms of cell density and cell performance. However, this single gate nonvolatile memory cell is one of the essential elements for high performance, high functionality, and customer-oriented product development of general semiconductor products. It is used for the purpose of containing product information, history, or tuning or performance of products. The width is increasing. For example, in a liquid crystal display driver integrated circuit (LCD driver IC), the necessity of adjusting the output deviation due to the non-uniformity that occurs in the manufacturing process after the module assembly and the manufacturing history required during the assembly process, etc. It is used as a means to increase the competitiveness of the product by mounting a one-time programmable EPROM (OTP) or EEPROM as a means for storing the. The single gate structure used for this purpose can add the functionality of the memory cell without additional processing or additional cost in conformity with standard logic processes or standard CMOS processes as described above.
EEPROM의 동작원리는 다음과 같다. 먼저 프로그래밍(programming)동작은 정보를 저장하는 동작으로서, 소스와 실리콘 기판을 접지(ground)시킨 상태에서 컨트롤 게이트와 드레인에 고전압(high voltage)를 걸어주면 캐패시터(capacitor) 커플링(coupling)에 의해 플로팅 게이트에 전위가 인가되며, 이 때 F-N 터널링(Fowler-Nordheim tunneling) 또는 CHE(Channel Hot Electron)효과에 의해 채널 또는 드레인 영역에서 열전자(hot-electron)가 발생하여 실리콘 산화막을 통과하여 플로팅 게이트 내부로 전자가 주입(injection)된다. 이후 게이트 산화막이 에너지 장벽의 역할을 하여 전자를 플로팅 게이트 내에 잡아두게 됨으로써 추후 전원을 차단하여도 전자가 누설되지 않아 메모리 셀의 역할을 하게 된다. 소거(erase) 동작은 상기의 프로그래밍 동작과는 반대의 과정으로서, 저장된 정보를 지우는 동작이다. 즉 소스와 실리콘 기판에 고전압을 인가하여 플로팅 게이트에 포획된 전자를 기판으로 방출함으로서 저장된 정보를 소거한다. 읽기(read) 동작은 메모리 셀의 정보를 판독하는 동작으로서 드레인에 연결된 비트라인과 컨트롤 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 채널에서 전류 흐름의 유,무를 판독하여 이루어진다. 즉 전자가 플로팅 게이트에 갇혀 있을 때는 전자의 음전하 효과에 의해 컨트롤 게이트에 기존의 문턱전압 수준으로 바이어스를 걸어주어도 소스와 드레인 사이의 채널에 전자가 흐르지 못하는 오프(off) 상태가 된다. 이것을 회로적으로는 "1"로 인식하게 된다. 반대로 컨트롤 게이트에 기존의 문턱전압 수준으로만 바이어스를 걸어준다면 플로팅 게이트에 전자를 주입할 수 없게 되고 따라서 소스/드래인 사이의 채널에는 전자가 흐르게 되는 온(on) 상태가 된다. 이것을 회로적으로는 "0"으로 인식하는 것이다. The operation principle of EEPROM is as follows. First, a programming operation is an operation of storing information. When a high voltage is applied to the control gate and the drain while the source and the silicon substrate are grounded, a capacitor coupling is performed. A potential is applied to the floating gate, and hot-electrons are generated in the channel or drain region by the FN tunneling or channel hot electron (CHE) effect, which passes through the silicon oxide layer and then inside the floating gate. The electrons are injected into the furnace. Since the gate oxide film serves as an energy barrier to trap the electrons in the floating gate, the electrons do not leak even when the power is cut off later, thereby acting as a memory cell. An erase operation is a process opposite to that of the programming operation, and erases stored information. That is, high voltage is applied to the source and the silicon substrate to release the electrons trapped in the floating gate to the substrate to erase the stored information. A read operation is to read information of a memory cell. The read operation is performed by applying an appropriate voltage to a bit line connected to a drain and a control gate to read the presence or absence of current flow in a channel of the memory cell transistor. In other words, when the electrons are trapped in the floating gate, the electrons do not flow in the channel between the source and the drain even when the control gate is biased to the existing threshold voltage level by the negative charge effect of the electrons. This is recognized by the circuit as "1". On the contrary, if the control gate is biased only at the existing threshold voltage level, electrons cannot be injected into the floating gate, and thus the electrons flow in the channel between the source and the drain. The circuit is recognized as "0".
Chen 등의 미합중국 등록특허 제 6,544,847호에서는 상기의 싱글 게이트 구조의 비휘발성 메모리 구조와 제조방법에 대해 설명하고 있다. 도 1은 상기 종래기술의 대표도로서, 싱글 게이트 구조를 갖는 종래의 비휘발성 메모리 소자의 단면도이다. 상기의 메모리 셀은 크게 전하주입 영역인 플로팅 게이트가 위치한 트랜지스터 영역과 상기 플로팅 게이트에 캐패시터 커플링에 의해 고전압을 인가하기 위한 컨트롤 게이트가 위치한 캐패시터 영역으로 나뉜다. 보다 자세하게는, 트랜지스터 영역은 P형의 반도체 기판(100)상에 N형의 소스(101a)/드레인(101b) 그리고 채널영역이 형성되고, 상기 채널영역 상부에 게이트 산화막(102)과 플로팅 게이트 역할을 하는 제 1 도전막(103)이 순차적으로 적층된 구조를 가지며, 제 1 도전형(P형)의 반도체 기판상에 제 2 도전형(N형)의 깊은 접합(deep junction)의 웰(well, 104)구조와 상기 웰 구조상에 제 2 도전형의 도핑보다 상대적으로 높은 농도의 컨트롤 게이트 전극(105)을 형성한다. 캐패시터 영역에서의 캐패시터 절연막(106)은 상기 게이트 산화막과 동일한 유전막을 사용하여 형성되며 그 상부에 플로팅 게이트와의 연결배선 역할을 하는 제 1 도전막(107)을 적층한 평판 캐패시터 형태로 구성된다. 이때 상기 플로팅 게이트 영역과 컨트롤 게이트 영역의 게이트 유전막과 제 1 도전막은 동일한 공정단계에서 형성되며, 상기 제 1 도전막은 전기적으로 연결(108)되어진다. 상기 제 1 도전막은 폴리 실리콘으로 형성하며, 게이트 유전막은 50 내지 150Å 두께의 열산화막이다.US Patent No. 6,544,847 to Chen et al. Describes a non-volatile memory structure and a manufacturing method of the single gate structure. 1 is a representative view of the prior art, and is a cross-sectional view of a conventional nonvolatile memory device having a single gate structure. The memory cell is largely divided into a transistor region in which a floating gate, which is a charge injection region, and a capacitor region, in which a control gate for applying a high voltage is applied to the floating gate by capacitor coupling. In more detail, the transistor region has an N-type source 101a / drain 101b and a channel region formed on the P-type semiconductor substrate 100, and serves as a gate oxide film 102 and a floating gate on the channel region. The first conductive film 103 is formed by sequentially stacking the wells of the second conductive type (N type) deep junction on the first conductive type (P type) semiconductor substrate. A control gate electrode 105 having a relatively higher concentration than that of the second conductivity type is formed on the structure and the well structure. The capacitor insulating film 106 in the capacitor region is formed using the same dielectric film as the gate oxide film, and is formed in the form of a flat plate capacitor having a first conductive film 107 stacked thereon to serve as a connection wiring with the floating gate. In this case, the gate dielectric layer and the first conductive layer of the floating gate region and the control gate region are formed in the same process step, and the first conductive layer is electrically connected 108. The first conductive layer is made of polysilicon, and the gate dielectric layer is a thermal oxide layer having a thickness of 50 to 150 Å.
하지만 상기의 종래기술은 플로팅 게이트 하부의 게이트 산화막과 동일한 막을 컨트롤 게이트 상부의 캐패시터 유전막으로 사용함으로써, 비휘발성 메모리에 있어 중요한 신뢰성 변수인 데이터 저장(retention)의 문제를 유발할 수 있다. 즉 플로팅 게이트에 저장된 전자가 쉽게 컨트롤 게이트 영역으로 누설될 수 있으며, 프로그래밍 동작시에도 채널 또는 드레인 영역의 전자가 플로팅 게이트에 주입되는 과정 중에 플로팅 게이트에서 컨트롤 게이트로 전자가 이탈하는 문제를 가지고 있어, 프로그래밍 동작의 속도 그리고 그 효율 측면에서 불리하다는 문제점이 있다.However, the above-described conventional technology may use the same film as the gate oxide film under the floating gate as the capacitor dielectric film over the control gate, thereby causing a problem of data retention, which is an important reliability variable in nonvolatile memory. That is, the electrons stored in the floating gate can easily leak into the control gate region, and the electrons from the floating gate to the control gate escape from the floating gate to the control gate while the electrons in the channel or drain region are injected into the floating gate during the programming operation. The disadvantage is the speed and efficiency of the programming operation.
또한 터널 옥사이드가 P형 웰 또는P형 기판에 형성되어 있는 관계로 터널 옥사이드가 기판의 바이어스 조건에 구조적으로 노출됨으로써 셀의 동작시 기판에 마이너스 전압을 인가하는 동작을 할 경우 터널 옥사이드의 신뢰성을 저하시키는 문제점이 있다.In addition, since tunnel oxide is formed on the P-type well or P-type substrate, the tunnel oxide is structurally exposed to the bias condition of the substrate, thereby decreasing the reliability of the tunnel oxide when the negative voltage is applied to the substrate during the operation of the cell. There is a problem.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 캐패시터 유전막의 두께 및 종류를 플로팅 게이트의 절연막과 상이하게 함으로써 플로팅 게이트에 주입된 전자의 누설을 억제하여 메모리 셀의 정보저장 특성을 개선하는 방법을 제공함에 본 발명의 목적이 있다. 또한 터널 옥사이드를 포켓 웰 구조를 사용하여 기판과 이중으로 격리시킴으로써 터널 옥사이드의 열화를 막아 메모리 셀의 정보저장 특성을 개선하는 방법을 제공함에 본 발명의 목적이 있다. Accordingly, the present invention is to solve the problems of the prior art as described above, by suppressing the leakage of electrons injected into the floating gate by varying the thickness and type of the capacitor dielectric film and the insulating film of the floating gate, information storage characteristics of the memory cell An object of the present invention to provide a method for improving the. It is also an object of the present invention to provide a method of improving the information storage characteristics of a memory cell by preventing tunnel oxide from deterioration by dually isolating the tunnel oxide from a substrate using a pocket well structure.
본 발명의 상기 목적은 제 1 도전형의 반도체 기판; 상기 반도체 기판에 형성된 제 2 도전형 웰 영역; 상기 제 2 도전형 웰에 형성된 제 1 도전형 포켓 웰 영역; 상기 제 1 도전형 포켓 웰 영역에 형성된 제 2 도전형 고농도 소스/드레인 영역; 상기 제 2 도전형 고농도 소스/드레인 영역의 사이에 형성된 채널 영역; 상기 채널 영역의 상부에 제 1 두께의 제 1 절연막을 게재하여 형성된 제 1 플로팅 게이트; 상기 제 1 도전형 포켓 웰 영역과 소정거리 이격되어 제 2 도전형 웰 내에 형성된 제 2 도전형 고농도 웰 영역; 상기 제 2 도전형 고농도 웰 영역 상부에 제 2 두께의 제 2 절연막을 게재하여 형성된 제 2 플로팅 게이트; 상기 제 2 플로팅 게이트 하부의 일측면에 오버랩 되도록 형성된 제 2 도전형 고농도 워드 라인 컨택 영역; 및 상기 제 2 도전형 고농도 소스/드레인 영역과 소자 분리막을 사이에 두고 소정거리 이격되어 제 1 도전형 포켓 웰 영역내에 형성된 제 1 도전형 고농도 접지 컨택 영역으로 이루어진 싱글 게이트 구조의 비휘발성 메모리 소자에 의해 달성된다.The object of the present invention is a semiconductor substrate of the first conductivity type; A second conductivity type well region formed in the semiconductor substrate; A first conductivity type pocket well region formed in the second conductivity type well; A second conductivity type high concentration source / drain region formed in the first conductivity type pocket well region; A channel region formed between the second conductivity type high concentration source / drain regions; A first floating gate formed by disposing a first insulating film having a first thickness on the channel region; A second conductive well-concentrated well region spaced apart from the first conductive pocket well region by a predetermined distance and formed in a second conductive well; A second floating gate formed by disposing a second insulating film having a second thickness on the second conductivity type well concentration region; A second conductive type high concentration word line contact region formed to overlap one side surface of the lower portion of the second floating gate; And a first conductivity type high concentration ground contact region formed in the first conductivity type pocket well region spaced a predetermined distance apart from the second conductivity type high concentration source / drain region and the device isolation layer therebetween. Is achieved.
또한 본 발명의 상기 목적은 제 1 도전형의 반도체 기판에 플로팅 게이트 영역과 컨트롤 게이트 영역을 구분하는 소자 분리막을 형성하는 단계; 상기 반도체 기판의 전면에 제 2 도전형 웰 영역을 형성하는 단계; 상기 플로팅 게이트 영역의 제 2 도전형 웰 영역에 제 1 도전형 포켓 웰 영역을 형성하는 단계; 상기 컨트롤 게이트 영역의 제 2 도전형 웰 영역에 제 2 도전형의 고농도 웰 영역을 형성하는 단계; 상기 반도체 기판의 상부 전면에 소정의 두께 단차를 가지는 제 1 절연막 및 제 2 절연막을 형성하고 도전막을 적층하는 단계; 상기 도전막과 제 1 절연막 및 제 2 절연막을 동시에 패터닝하여 제 1, 제 2 플로팅 게이트 전극을 형성하는 단계; 상기 제 1, 제 2 플로팅 게이트 전극의 하부에 제 2 도전형 고농도 소스/드레인 영역과 제 2 도전형 고농도 워드 라인 컨택 영역을 형성하는 단계; 및 상기 제 1 도전형 포멧 웰 및 제 1 도전형 실리콘 기판과의 컨택을 위한 제 1 도전형 고농도 접지 컨택 영역을 형성하는 단계로 이루어진 싱글 게이트 구조의 비휘발성 메모리 소자의 제조방법에 의해 달성된다.In addition, the object of the present invention is to form a device isolation film for separating the floating gate region and the control gate region on the first conductive semiconductor substrate; Forming a second conductivity type well region on an entire surface of the semiconductor substrate; Forming a first conductivity type pocket well region in a second conductivity type well region of the floating gate region; Forming a high conductivity well region of a second conductivity type in the second conductivity type well region of the control gate region; Forming a first insulating film and a second insulating film having a predetermined thickness step on the entire upper surface of the semiconductor substrate, and stacking a conductive film; Simultaneously patterning the conductive film, the first insulating film, and the second insulating film to form first and second floating gate electrodes; Forming a second conductive high concentration source / drain region and a second conductive high concentration word line contact region under the first and second floating gate electrodes; And forming a first conductivity type high concentration ground contact region for contacting the first conductivity type well and the first conductivity type silicon substrate.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.Details of the above object and technical configuration of the present invention and the effects thereof according to the present invention will be more clearly understood by the following detailed description with reference to the drawings showing preferred embodiments of the present invention.
먼저, 도 2a는 제 1 도전형 실리콘 반도체 기판에 제 2 도전형 웰(well)을 형성하는 단계를 보여주는 단면도이다. 우선 제 1 도전형의 불순물로 도핑된 실리콘 반도체 기판(10)이 준비된다. 상기 실리콘 반도체 기판의 상부에 플로팅 게이트 영역과 컨트롤 게이트 영역을 구분하는 소자 분리막(20)을 형성하고, 제 2 도전형의 불순물을 도핑하여 제 2 도전형 웰(21) 확산층을 형성한다. 상기 제 2 도전형 웰 확산층은 1015 내지 1017 atoms/㎤ 의 농도를 가지고, 1 내지 10㎛ 의 접합깊이를 가지는 것을 특징으로 한다. 도시되지는 않았지만 상기의 소자 분리막 형성은 LOCOS(Local Oxidation of Silicon) 또는 STI(Shallow Trench Isolation) 공정을 통해 형성된다. 일례로 STI 공정의 경우, 상기 반도체 기판의 상부에 버퍼 산화막과 질화막을 순차적으로 적층한 후 포토레지스트(photoresist; PR) 공정을 통해 소자 분리막이 형성될 영역의 반도체 기판을 개방하고, 상기의 PR을 식각 마스크로 하여 건식 식각을 통해 트렌치(trench)를 형성한다. 이후 소정의 절연물질로 상기 트렌치를 매립한 후 상기 질화막이 노출될 때까지 화학기계적 평탄화(Chemical Mechanical Polish; CMP) 공정으로 트렌치 상부를 평탄화한다. 이후 잔류하는 질화막과 버퍼 산화막을 습식식각으로 제거한 후 후속공정을 진행한다.First, FIG. 2A is a cross-sectional view illustrating a step of forming a second conductivity type well on a first conductivity type silicon semiconductor substrate. First, a silicon semiconductor substrate 10 doped with an impurity of the first conductivity type is prepared. An isolation layer 20 is formed on the silicon semiconductor substrate to separate the floating gate region and the control gate region, and the dopant of the second conductivity type is doped to form a diffusion layer of the second conductivity type well 21. The second conductivity type well diffusion layer has a concentration of 10 15 to 10 17 atoms / cm 3 and a junction depth of 1 to 10 μm. Although not shown, the device isolation layer may be formed through a local oxide of silicon (LOCOS) or shallow trench isolation (STI) process. For example, in the STI process, a buffer oxide film and a nitride film are sequentially stacked on the semiconductor substrate, and then the semiconductor substrate in the region where the device isolation film is to be formed is opened by a photoresist (PR) process, and the PR is removed. As an etching mask, trenches are formed through dry etching. After filling the trench with a predetermined insulating material, the upper portion of the trench is planarized by a chemical mechanical polish (CMP) process until the nitride film is exposed. After that, the remaining nitride film and the buffer oxide film are removed by wet etching, and then a subsequent process is performed.
다음, 도 2b는 상기 플로팅 게이트 영역의 제 2 도전형 웰 영역에 제 1 도전형의 불순물을 도핑하여 제 1 도전형 포켓 웰(pocket well, 22)을 형성하는 단계를 보여주는 단면도이다. 이와 같은 구조를 채택함으로써 이후에 형성될 터널(tunnel) 옥사이드(oxide)의 신뢰성 열화를 피할 수 있는 효과가 있다. 즉, 터널링(tunneling)이 일어나는 플로팅 게이트 영역의 터널 옥사이드를 제 2 도전형 웰과 제 1 도전형의 포켓 웰 상부에 형성시켜 기판과 분리시켜 줌으로써 셀의 동작시에 기판에 마이너스(-) 전압을 가해주는 설계방식(Multi line selection; MLS)을 사용한 집적회로(Integrated Circuit; IC)의 경우에 있어서 EEPROM혹은 OTP 의 Read 동작시 발생할 수 있는 터널 옥사이드의 신뢰성 열화의 문제를 피할 수 있다. 통상적으로 MLS방식을 적용한 IC의 경우에는 서브에 항시 -6 내지 -9V의 전압이 인가된 상태로 IC가 동작하기 때문에 Read 시 컨트롤 게이트에 걸리는 통상 +4.5V의 전압과 합쳐 10.5 내지 13.5V의 전위차가 터널 옥사이드에 인가되므로 열화를 유발할 수 있다.Next, FIG. 2B is a cross-sectional view illustrating a step of forming a first conductivity type pocket well 22 by doping a first conductivity type impurity into a second conductivity type well region of the floating gate region. By adopting such a structure, it is possible to avoid the deterioration of reliability of the tunnel oxide to be formed later. That is, tunnel oxide of the floating gate region where tunneling occurs is formed on the second well and the first well type pocket well and separated from the substrate so that a negative voltage is applied to the substrate during operation of the cell. In the case of an integrated circuit (IC) using a multi-line selection (MLS) method, it is possible to avoid the problem of reliability deterioration of tunnel oxide that may occur during the read operation of the EEPROM or OTP. In general, in case of the IC applying the MLS method, since the IC operates with a voltage of -6 to -9V always applied to the sub, the potential difference of 10.5 to 13.5V is added to the voltage of + 4.5V normally applied to the control gate during reading. Is applied to the tunnel oxide, which may cause deterioration.
다음, 도 2c는 상기 컨트롤 게이트 영역의 제 2 도전형 웰 영역에 제 2 도전형 불순물을 추가로 도핑하여 제 2 도전형 고농도 웰(23)을 형성하는 단계를 보여주는 단면도이다. 이것은 상기 제 2 도전형 웰 영역의 상부에 추후 형성될 두꺼운 유전막에 의한 전하 고갈(depletion)을 방지하고 플로팅 게이트에 전압을 인가하는 캐패시터 전극의 역할을 한다. 상기 제 2 도전형 고농도 웰 확산층은 1017 내지 1018 atoms/㎤ 의 농도를 가지고, 1㎛ 이내의 접합깊이를 가지는 것을 특징으로 한다.Next, FIG. 2C is a cross-sectional view illustrating a step of further doping a second conductivity type impurity in the second conductivity type well region of the control gate region to form a second conductivity type high concentration well 23. This serves as a capacitor electrode to prevent charge depletion by a thick dielectric film to be formed later on the second conductivity type well region and to apply a voltage to the floating gate. The second conductivity type high concentration well diffusion layer has a concentration of 10 17 to 10 18 atoms / cm 3 and a junction depth within 1 μm.
다음, 도 2d는 상기 반도체 기판의 상부 전면에 게이트 절연막을 형성하는 단계를 보여주는 단면도이다. 먼저, 상기 플로팅 게이트 영역과 컨트롤 게이트 영역을 포함하는 반도체 기판의 상부 전면에 제 1 두께의 실리콘 산화막(25) 내지 산화막-질화막-산화막(oxide-nitride-oxide; ONO)의 복합막(25)을 증착한다. 이때 상기 제 1 두께는 150 내지 1000Å이 바람직하다. 이후 상기 제 1 두께를 가지는 실리콘 산화막 내지 ONO 복합막의 상부 전면에 포트레지스트 공정을 진행하여 플로팅 게이트 영역의 상부에 형성된 게이트 절연막만을 선택적으로 식각하여 제거한다. 이후 상기 반도체 기판 전면에 제 2 두께를 가지는 게이트 절연막(24)을 증착하고 포토레지스트를 제거함으로써 컨트롤 게이트 영역과 플로팅 게이트 영역에서 두께 단차를 가지는 게이트 절연막이 형성된다. 이때 상기 제 2 두께의 절연막은 실리콘 산화막이며 50 내지 150Å의 두께로 형성됨이 바람직하다. 상기 제 2 두께를 가지는 실리콘 산화막은 추후 형성될 플로팅 게이트의 터널링(tunneling) 산화막 역할을 하는 절연막으로서 상기 제 1 두께를 가지는 실리콘 산화막 내지 ONO 복합막에 비해 그 두께가 얇은 것을 특징으로 한다. 또한 상기 제 1 두께를 가지고 컨트롤 게이트 영역에 형성된 실리콘 산화막 내지 ONO 복합막은 제 2 도전형 고농도 웰 영역의 상부에 존재하면서 캐패시터 유전막의 역할을 한다.Next, FIG. 2D is a cross-sectional view illustrating a step of forming a gate insulating film on an upper front surface of the semiconductor substrate. First, a composite film 25 of a silicon oxide film 25 to an oxide-nitride-oxide (ONO) having a first thickness is formed on an entire upper surface of a semiconductor substrate including the floating gate region and the control gate region. Deposit. At this time, the first thickness is preferably 150 to 1000 kPa. Thereafter, a photoresist process is performed on the entire upper surface of the silicon oxide film to the ONO composite film having the first thickness, and only the gate insulating film formed on the floating gate region is selectively etched and removed. Thereafter, the gate insulating layer 24 having the second thickness is deposited on the entire surface of the semiconductor substrate, and the photoresist is removed to form a gate insulating layer having a thickness step in the control gate region and the floating gate region. At this time, the insulating film of the second thickness is a silicon oxide film is preferably formed to a thickness of 50 to 150Å. The silicon oxide film having the second thickness is an insulating film which serves as a tunneling oxide film of a floating gate to be formed later, and is thinner than the silicon oxide film to ONO composite film having the first thickness. In addition, the silicon oxide to ONO composite film having the first thickness and formed in the control gate region exists on the second conductivity type well concentration region and serves as a capacitor dielectric layer.
다음, 도 2e는 제 1 플로팅 게이트 전극(26), 제 2 플로팅 게이트 전극(27)을 형성하는 단계를 보여주는 단면도이다. 먼저, 상기 제 1 두께와 제 2 두께를 가지는 게이트 절연막 상부에 소정의 도전막을 형성한다. 상기 도전막은 바람직하게는 폴리 실리콘이며, 플로팅 게이트 영역과 컨트롤 게이트 영역에 동시에 형성된다. 보다 자세하게는, 두께 단차를 가지고 형성된 게이트 절연막과 도전막의 상부 전면을 동시에 패터닝(patterning)하여 제 1, 제 2 플로팅 게이트 전극을 형성하고 상기 각각의 플로팅 게이트 전극의 측벽에 산화막 스페이서(spacer, 28)를 형성한다. 상기 제 2 플로팅 게이트 전극은 캐패시터 유전막의 상부에 형성되어, 제 2 도전형 웰 영역 즉, 컨트롤 게이트에 인가된 전압을 플로팅 게이트 전극에 커플링 시켜주는 전기도선의 역할을 한다.Next, FIG. 2E is a cross-sectional view illustrating a step of forming the first floating gate electrode 26 and the second floating gate electrode 27. First, a predetermined conductive film is formed on the gate insulating film having the first thickness and the second thickness. The conductive film is preferably polysilicon and is formed simultaneously in the floating gate region and the control gate region. In more detail, the gate insulating film and the upper front surface of the conductive film are patterned simultaneously to form first and second floating gate electrodes, and an oxide spacer 28 is formed on the sidewalls of the floating gate electrodes. To form. The second floating gate electrode is formed on the capacitor dielectric layer, and serves as an electrical conductor for coupling a voltage applied to the second conductivity type well region, that is, the control gate, to the floating gate electrode.
다음, 도 2f는 소스/드레인(29) 그리고 워드 라인 컨택 영역(30)을 형성하는 단계를 보여주는 단면도이다. 상기 제 1, 제 2 플로팅 게이트와 스페이서를 식각 마스크로 하여 제 2 도전형 불순물을 고농도로 도핑한다. 이것에 의해 제 1 플로팅 게이트의 하부면 양측에는 제 2 도전형 소스/드레인 영역이 형성되고, 제 2 플로팅 게이트의 하부에는 워드 라인 컨택 영역이 오버랩(overlap) 되도록 형성된다. 상기 제 2 도전형 고농도 워드 라인 컨택 영역은 1018 내지 1020 atoms/㎤ 의 농도를 가지고 형성된다.Next, FIG. 2F is a cross-sectional view illustrating the step of forming the source / drain 29 and the word line contact region 30. The second conductive dopant is heavily doped using the first and second floating gates and the spacer as an etching mask. As a result, second conductive source / drain regions are formed at both sides of the lower surface of the first floating gate, and word line contact regions are formed under the second floating gate. The second conductive high concentration word line contact region is formed with a concentration of 10 18 to 10 20 atoms / cm 3.
다음, 도 2g는 제 1 도전형 불순물을 고농도로 도핑하여 제 1 도전형 기판 및 제 1 도전형 포켓 웰 영역과의 컨택 영역(31)을 형성한 단계를 보여주는 단면도이다. 보다 자세하게는, 상기 제 1 도전형 고농도 포켓 웰 영역 내에서 플로팅 게이트 영역과 소자 분리막으로 이격된 위치에 고농도의 제 1 도전형 불순물을 주입하여 제 1 도전형 고농도 컨택 영역을 형성한다. 상기 제 1 도전형 포켓 웰 그리고 제 1 도전형 실리콘 기판과의 컨택은 메모리 셀의 소거동작시 기판으로 주입된 전자를 외부로 방출하기 위한 접지(ground)의 역할을 한다.Next, FIG. 2G is a cross-sectional view illustrating a step of forming a contact region 31 between a first conductivity type substrate and a first conductivity type pocket well region by doping at a high concentration with a first conductivity type impurity. In more detail, the first conductivity type high concentration is implanted by implanting a high concentration of the first conductivity type impurities in a position spaced apart from the floating gate region and the device isolation layer in the first conductivity type high concentration pocket well region. Form a contact area. The contact between the first conductivity type pocket well and the first conductivity type silicon substrate serves as a ground for emitting electrons injected into the substrate to the outside during an erase operation of the memory cell.
상기 공정 이후의 단계는 도시되지 않았지만, 상기 제 1, 제 2 플로팅 게이트의 전기적 접촉을 위한 배선공정 그리고 상기 배선과 각각의 게이트 전극과의 절연을 위한 절연막 형성 공정이 추가로 진행된다.Although not shown after the step, a wiring process for electrical contact between the first and second floating gates and an insulating film forming process for insulating the wiring from the respective gate electrodes are further performed.
본 발명에 의한 메모리 셀의 동작은 종래기술에서 상술한 동작방식과 동일하다. 즉, 프로그래밍 동작을 위해서 컨트롤 게이트 영역의 제 2 도전형 고농도 웰 영역에 고전압을 걸어주면 채널 또는 드레인 영역에서 열전자가 발생하면서 동시에 플로팅 게이트에 커플링된 게이트 전압에 의해 플로팅 게이트 내부로 상기 열전자가 주입된다. 이 때 F-N 터널링 방식의 경우에는 채널 또는 기판에서 전자가 주입되며, CHE 방식의 경우에는 드레인 또는 드레인 에지(edge)에서 전자가 주입된다. 인가되는 전압의 수준은 컨트롤 게이트의 워드 라인을 통해 10 내지 30V 걸어주고 드레인 영역의 비트(bit) 라인에 0 내지 8V 이다. 또한 소거동작은 통상의 F-N 터널링 방식을 사용할 수 있으며 소스나 채널 영역에 F-N 터널링이 발생하는 정도의 전압을 인가함으로써 소거동작을 구현할 수 있다. 그 값은 대략 8 내지 15V 정도이다.The operation of the memory cell according to the present invention is the same as the operation method described above in the prior art. That is, when a high voltage is applied to the second conductivity type well concentration region of the control gate region for the programming operation, hot electrons are generated in the channel or drain region, and the hot electrons are injected into the floating gate by the gate voltage coupled to the floating gate. do. In the case of the F-N tunneling method, electrons are injected from the channel or the substrate, and in the case of the CHE method, electrons are injected from the drain or the drain edge. The level of voltage applied is 10 to 30V across the word line of the control gate and 0 to 8V to the bit line of the drain region. In addition, the erase operation may use a conventional F-N tunneling method, and the erase operation may be implemented by applying a voltage such that F-N tunneling occurs to a source or channel region. The value is about 8-15V.
도 2h는 본 발명에 의한 싱글 게이트 구조의 메모리 구조를 보여주는 평면도이다. 보다 자세하게는, 트렌지스터가 형성된 플로팅 게이트 영역이 제 1 도전형 웰(50)과 제 2 도전형 웰(51)이 순차적으로 감싸는 제 1 도전형 포켓 웰 영역 내부에 형성되고, 상기 제 2 도전형 웰은 컨트롤 게이트 영역의 제 2 도전형 고농도 웰(52)과 하나의 웰 구조를 형성함을 알 수 있다. 플로팅 게이트(53)는 컨트롤 게이트(54)의 상부 전극 즉, 제 2 플로팅 게이트와 연결되어 있으며, 트랜지스터 영역(51)의 플로팅 게이트 하부에는 제 2 도전형의 소스/드레인(55) 영역이 형성되어 있다. 또한 기판과의 접지를 위한 제 1 도전형 고농도 컨택 영역(56)이 상기 제 1 도전형 포켓 웰 영역에 형성되어 있다.Figure 2h is a plan view showing a memory structure of a single gate structure according to the present invention. More specifically, a floating gate region in which a transistor is formed is formed in a first conductivity type pocket well region in which the first conductivity type well 50 and the second conductivity type well 51 are sequentially wrapped, and the second conductivity type well is formed. It can be seen that forms a well structure with the second conductivity type high concentration well 52 in the control gate region. The floating gate 53 is connected to the upper electrode of the control gate 54, that is, the second floating gate, and a source / drain 55 region of the second conductivity type is formed under the floating gate of the transistor region 51. have. In addition, a first conductivity type high concentration contact region 56 for grounding with the substrate is formed in the first conductivity type pocket well region.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.It will be apparent that changes and modifications incorporating features of the invention will be readily apparent to those skilled in the art by the invention described in detail. It is intended that the scope of such modifications of the invention be within the scope of those of ordinary skill in the art including the features of the invention, and such modifications are considered to be within the scope of the claims of the invention.
따라서, 본 발명의 싱글 게이트 구조의 비휘발성 메모리 소자 및 그 제조방법은 캐패시터 유전막의 두께 및 종류를 플로팅 게이트의 터널링 산화막과 상이하게 함으로써 플로팅 게이트에 주입된 전자의 누설을 억제하여 메모리 셀의 정보저장 특성을 개선하는 효과가 있다. 또한 터널 옥사이드를 포켓 웰 구조를 사용하여 기판과 이중으로 격리시킴으로써 터널 옥사이드의 열화를 막아 메모리 셀의 정보저장 특성을 개선하는 효과가 있다. Therefore, the non-volatile memory device and its manufacturing method of the single gate structure of the present invention, by varying the thickness and type of the capacitor dielectric film from the tunneling oxide film of the floating gate to suppress the leakage of electrons injected into the floating gate to store the information of the memory cell It has the effect of improving the characteristics. In addition, double isolation of the tunnel oxide from the substrate using the pocket well structure prevents the degradation of the tunnel oxide, thereby improving the information storage characteristics of the memory cell.
또한, 본 발명은 싱글 게이트 구조의 비휘발성 메모리 구조를 채택함으로써, 플로팅 게이트의 터너링 산화막과 캐피시터 절연막을 하나의 층으로 형성할 수 있고 따라서 MOSFET 또는 CMOS와 같은 논리소자의 제조공정에 쉽게 부합될 수 있다는 장점이 있다.In addition, by adopting a non-volatile memory structure having a single gate structure, the present invention can form the turning oxide film and the capacitor insulating film of the floating gate into one layer, and thus can be easily adapted to the manufacturing process of logic devices such as MOSFETs or CMOS. There is an advantage that it can.
일반적으로 비휘발성 메모리 소자에서의 캐패시터 유전막은 유전율 및 유전용량(capacity)이 커야하며, 플로팅 게이트내의 전자 누설이 없도록 절연성이 좋아야 한다. 즉, 플로팅 게이트에 인가되는 커플링 비율을 올리고 절연성을 확보하기 위해 일반적으로, 캐피시터의 단위면적당 유전용량을 올리기 보다는 표면적을 증가시키는 방법을 취하며 이에 따라 플로팅 게이트에 포획된 전자가 플로팅 게이트에서 캐피시터 유전막을 거쳐 컨트롤 게이트로 누설되는 문제가 발생한다. 따라서 본 발명의 구조처럼 상기 캐패시터 유전막의 두께를 증가시키면 상기의 전자누설이 최대한 억제되고 메모리 셀의 신뢰성을 확보할 수 있다.In general, a capacitor dielectric layer in a nonvolatile memory device must have a high dielectric constant and a high capacitance, and must have good insulation to prevent electron leakage in the floating gate. In other words, in order to increase the coupling ratio applied to the floating gate and to ensure insulation, a method of increasing the surface area rather than increasing the dielectric capacity per unit area of the capacitor is generally employed, so that electrons trapped in the floating gate are captured by the capacitor in the floating gate. The leakage occurs to the control gate through the dielectric film. Therefore, as the structure of the present invention increases the thickness of the capacitor dielectric film, the electron leakage can be suppressed to the maximum and the reliability of the memory cell can be secured.
도 1은 종래기술에 의한 비휘발성 메모리 소자의 단면도.1 is a cross-sectional view of a nonvolatile memory device according to the prior art.
도 2a 내지 도 2g는 본 발명에 의한 싱글 게이트 구조의 비휘발성 메모리 소자의 제조방법의 공정단면도.2A to 2G are cross-sectional views of a method of manufacturing a nonvolatile memory device having a single gate structure according to the present invention.
도 2h는 본 발명에 의한 싱글 게이트 구조의 비휘발성 메모리 소자의 평면도.2H is a plan view of a non-volatile memory device having a single gate structure according to the present invention.
Claims (10)
Priority Applications (1)
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| KR1020030091640A KR20050059915A (en) | 2003-12-15 | 2003-12-15 | Non-voltaile memory device with single gate structure and fabricating method thereof |
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| KR (1) | KR20050059915A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100795623B1 (en) * | 2005-11-15 | 2008-01-17 | 가부시끼가이샤 도시바 | Nonvolatile semiconductor memory and fabrication method for the same |
-
2003
- 2003-12-15 KR KR1020030091640A patent/KR20050059915A/en not_active Application Discontinuation
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