KR20050050273A - Method for forming semiconductor device - Google Patents

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KR20050050273A
KR20050050273A KR1020030083976A KR20030083976A KR20050050273A KR 20050050273 A KR20050050273 A KR 20050050273A KR 1020030083976 A KR1020030083976 A KR 1020030083976A KR 20030083976 A KR20030083976 A KR 20030083976A KR 20050050273 A KR20050050273 A KR 20050050273A
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오정환
황기현
이현덕
남석우
신원식
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삼성전자주식회사
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    • H01L28/60Electrodes
    • H01L28/82Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/92Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by patterning layers, e.g. by etching conductive layers

Abstract

하부전극용 비정질 실리콘막을 희생막 제거 전에 다결정 실리콘으로 변형시키고 상기 희생막 제거 용액을 상기 다결정 실리콘과의 선택비가 높은 식각 용액을 사용하는 반도체 장치의 캐패시터 제조방법에 관한 것이다. 개구부들과 희생막 상에 비정질 실리콘막을 증착하는 단계와 상기 비정질 실리콘막이 형성된 상기 개구부들이 매립되도록 상기 비정질 실리콘막 상에 매립용 물질막을 형성하는 단계와 상기 매립용 물질막 및 상기 비정질 실리콘막을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막을 서로 노드 분리시키는 단계와 노드 분리된 비정질 실리콘막을 어닐(ANNEAL) 장비에서 600℃ 내지 700 ℃ 온도범위에서 열처리 공정을 수행하여 다결정 실리콘막으로 변형하는 단계와 평탄화된 매립용 물질막 및 희생막을 상기 식각저지막과 상기 다결정 실리콘막과의 선택비가 높은 식각 용액인 불산(HF) 대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극이 형성되는 단계를 구비하는 것이 특징이다. 이로써, 캐패시터 쓰러짐을 방지하며, 커패시턴스를 크게 하는 캐패시터 하부전극를 높일 수 있는 여유가 생기게 된다. A method of fabricating a capacitor in a semiconductor device, wherein an amorphous silicon film for lower electrodes is transformed into polycrystalline silicon before removing the sacrificial film, and the sacrificial film removing solution is used as an etching solution having a high selectivity with respect to the polycrystalline silicon. Depositing an amorphous silicon film on the openings and the sacrificial film, forming a buried material film on the amorphous silicon film to fill the openings in which the amorphous silicon film is formed, and sacrificial the buried material film and the amorphous silicon film. Planarizing until the surface of the film is exposed to separate the amorphous silicon film from each other, and deforming the node-separated amorphous silicon film into a polycrystalline silicon film by performing a heat treatment process at a temperature range of 600 ° C. to 700 ° C. in an annealing apparatus. Steps and the planarization of the buried material film and the sacrificial film is removed with a solvent having a 5: 1 mixing ratio of hydrofluoric acid (HF) to super ion water (DI), an etching solution having a high selectivity between the etch stop film and the polycrystalline silicon film. Characterized in that the step of forming a cylindrical lower electrode. As a result, the capacitor can be prevented from falling down and there is a margin for increasing the capacitor lower electrode which increases the capacitance.

Description

반도체 장치의 캐패시터 제조방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}      METHODS FOR FORMING SEMICONDUCTOR DEVICE

본 발명은 반도체 장치의 캐패시터 제조방법에 관한 것이다. 보다 상세하게는 하부전극용 비정질 실리콘막을 희생막 제거 전에 다결정 실리콘으로 변형시키고 상기 희생막 제거 용액을 상기 다결정 실리콘과의 선택비가 높은 식각 용액을 사용하여 캐패시터 쓰러짐을 방지하는 반도체 장치의 캐패시터 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a capacitor of a semiconductor device. More specifically, in the method of manufacturing a capacitor of a semiconductor device, the amorphous silicon film for lower electrodes is deformed into polycrystalline silicon before the sacrificial film is removed, and the sacrificial film removing solution is prevented from falling down by using an etching solution having a high selectivity with the polycrystalline silicon. It is about.

일반적으로 DRAM(Dynamic Random Access Memory) 장치와 같은 메모리용 반도체 장치들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 그로부터 기억된 정보를 읽어내기도 하고 장치에 다른 정보를 기억시킬 수 있다. 하나의 메모리 장치는 대개 1개의 트랜지스터와 1개의 캐패시터로 구성된다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전막(dielectric layer) 및 플레이트 전극(plate electrode) 등으로 구성된다. 이와 같은 캐패시터를 포함하는 메모리 장치의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하다. Generally, semiconductor devices for memory, such as DRAM (Dynamic Random Access Memory) devices, are devices that store information such as data or program instructions, and may read information stored therein and store other information in the device. One memory device usually consists of one transistor and one capacitor. In general, a capacitor included in a DRAM device or the like is composed of a storage electrode, a dielectric layer, a plate electrode, and the like. In order to increase the capacity of the memory device including the capacitor, it is very important to increase the capacitance of the capacitor.

현재, DRAM 장치의 집적도가 증가함에 따라 단위 셀(cell) 당 허용 면적의 감소가 지속되면서 캐패시터의 캐패시턴스를 확보하기 위하여, 초기에는 캐패시터의 형상을 평탄한 구조로 제작하다가, 점차로 실린더(cylinder) 형상으로 형성하고 있다. At present, in order to secure the capacitance of the capacitor while decreasing the allowable area per unit cell as the integration degree of the DRAM device increases, the capacitor is initially manufactured in a flat structure, and gradually becomes a cylindrical shape. Forming.

하지만, 현재와 같이 0.2μm 이하의 초미세 선폭 기술을 적용한 기가급 이상의 DRAM 장치에 있어서, 허용된 셀 면적 내에서 캐패시터가 요구되는 캐패시턴스를 가지기 위해서는 필연적으로 캐패시터의 종횡비가 증가할 수밖에 없게 되며, 이에 따라 인접한 캐패시터들 사이에 2 비트 단락(bit fail)이 발생하는 문제점이 있다.However, in today's gigabytes or more DRAM devices employing ultra-fine line width technology of 0.2 μm or less, the aspect ratio of the capacitor is inevitably increased to have the capacitance required by the capacitor within the allowed cell area. Accordingly, there is a problem in that a 2-bit short occurs between adjacent capacitors.

도 1a 내지 도 1j는 종래 기술의 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다. 1A to 1J are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to the prior art.

도 1a를 참조하면, 반도체 기판(10)에 소자분리막(20)들, 트랜지스터(미도시), 및 패드(30)들을 형성한 후, 상기 패드(30)들을 포함하는 반도체 기판 상에 비트라인(40)들과 상기 비트라인들 사이에 콘택 플러그(50)들을 형성한다. Referring to FIG. 1A, after the isolation layers 20, the transistors (not shown), and the pads 30 are formed on the semiconductor substrate 10, bit lines (eg, on the semiconductor substrate including the pads 30) are formed. Contact plugs 50 are formed between the 40 and the bit lines.

도 1b를 참조하면, 상기 콘택 플러그(50)들을 포함하는 반도체 기판 상에 식각 저지막(60)과 희생막(70)을 차례로 형성한다. Referring to FIG. 1B, an etch stop layer 60 and a sacrificial layer 70 are sequentially formed on a semiconductor substrate including the contact plugs 50.

도 1c를 참조하면, 상기 희생막(70) 상에 포토레지스트 패턴(미도시)을 형성한 후에, 상기 포토레지스트 패턴을 이용하여 상기 희생막(70) 및 상기 식각 저지막(60)을 연속적으로 식각하여 개구부(80)들을 형성한다. Referring to FIG. 1C, after forming a photoresist pattern (not shown) on the sacrificial layer 70, the sacrificial layer 70 and the etch stop layer 60 are successively formed using the photoresist pattern. Etching forms the openings 80.

도 1d를 참조하면, 상기 개구부(80) 내와 희생막(70a) 상에 캐패시터 하부전극용 비정질 실리콘막(90)을 증착한다.Referring to FIG. 1D, an amorphous silicon film 90 for a capacitor lower electrode is deposited in the opening 80 and on the sacrificial film 70a.

도 1e를 참조하면, 상기 비정질 실리콘막(90)이 형성된 상기 개구부들이 매립되도록 상기 비정질 실리콘막(90) 상에 매립용 물질막(100)을 형성한다.Referring to FIG. 1E, a buried material film 100 is formed on the amorphous silicon film 90 so that the openings in which the amorphous silicon film 90 is formed are buried.

도 1f를 참조하면, 상기 매립용 물질막(100) 및 상기 비정질 실리콘막(90)을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막(90)을 서로 노드 분리시킨다.Referring to FIG. 1F, the buried material film 100 and the amorphous silicon film 90 are planarized until the surface of the sacrificial film is exposed to separate the amorphous silicon film 90 from each other.

도 1g를 참조하면, 평탄화된 매립용 물질막(100a) 및 희생막(80a)을 상기 식각 저지막(70a)과 상기 비정질 실리콘막(90a)과의 선택비가 높은 식각 용액을 이용하여 제거하여 실린더형 하부전극(90a)들이 형성된다.Referring to FIG. 1G, the planar buried material layer 100a and the sacrificial layer 80a are removed by using an etching solution having a high selectivity between the etch stop layer 70a and the amorphous silicon layer 90a. Type lower electrodes 90a are formed.

도 1h를 참조하면, 결과물 상에 유전체막(110)을 고온으로 증착한다. 상기 유전체막(110)이 상기 하부전극인 비정질 실리콘막(90a) 상에 고온 증착이 되기 때문에 상기 하부전극인 비정질 실리콘막(90a)이 다결정 실리콘막(90b)으로 상 전이(Phase Transformation) 현상이 일어난다.Referring to FIG. 1H, the dielectric film 110 is deposited at a high temperature on the resultant product. Since the dielectric film 110 is deposited at a high temperature on the amorphous silicon film 90a as the lower electrode, the phase transformation phenomenon of the amorphous silicon film 90a as the lower electrode is changed to the polycrystalline silicon film 90b. Happens.

도 1i를 참조하면, 상기 유전체막(110) 상에 상부전극(120)을 형성하여 반도체 장치의 실린더 형상을 갖는 캐패시터를 제조한다. Referring to FIG. 1I, a capacitor having a cylindrical shape of a semiconductor device is manufactured by forming an upper electrode 120 on the dielectric film 110.

그러나, 도 1j를 참조하면, 상기 1j는 상기 도 1i와 같이 제조된 상태를 나타내고 있으나 점선인 A 부분과 같이 캐패시터가 쓰러져 있는 상태를 나타내고 있다. 이러한 캐패시터의 쓰러짐 불량은 DRAM 장치의 셀 캐패시턴스를 증가시키기 위해서는 캐패시터의 높이를 올릴 경우에 발생한다. 상기 쓰러짐 불량은 상기 도 1h의 유전체막 고온 증착 공정에서 원인의 일부를 제공한다. However, referring to FIG. 1J, the 1J shows a state manufactured as shown in FIG. 1I, but shows a state where the capacitor is collapsed as shown by a dotted line A. FIG. This failure of the capacitor occurs when the capacitor is raised in order to increase the cell capacitance of the DRAM device. The collapse failure provides some of the causes in the dielectric film high temperature deposition process of FIG. 1H.

그리고, 상기 쓰러짐 불량은 인접하는 캐패시터들 사이에 2 비트 단락(bit fail)을 발생시키며, 캐패시터의 높이를 올리는 데에 방해가 된다. In addition, the collapse failure generates a 2-bit fail between adjacent capacitors, which hinders raising the height of the capacitor.

따라서 본 발명의 목적은 상술한 문제점을 해결하기 위하여 새로운 캐패시터 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to provide a new capacitor manufacturing method to solve the above problems.

상기 목적을 달성하기 위하여, 본 발명의 제1 실시예는 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계와 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부들을 형성하는 단계와 상기 개구부들과 상기 희생막 상에 비정질 실리콘막을 증착하는 단계와 상기 비정질 실리콘막이 형성된 상기 개구부들이 매립되도록 상기 비정질 실리콘막 상에 매립용 물질막을 형성하는 단계와 상기 매립용 물질막 및 상기 비정질 실리콘막을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막을 서로 노드 분리시키는 단계와 노드 분리된 비정질 실리콘막을 어닐(ANNEAL) 장비에서 600℃ 내지 700 ℃ 온도범위에서 열처리 공정을 수행하여 다결정 실리콘막으로 변형하는 단계와 평탄화된 매립용 물질막 및 희생막을 상기 식각저지막과 상기 다결정 실리콘막과의 선택비가 높은 식각 용액인 불산(HF) 대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극이 형성되는 단계와 상기 하부전극이 형성된 반도체 기판 상에 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공하는 것이다.        In order to achieve the above object, according to the first embodiment of the present invention, an etch stop layer and a sacrificial layer are sequentially formed on a semiconductor substrate on which contact plugs are formed, and the sacrificial layer and the etch stop layer are patterned to form an upper portion of the contact plug. Forming openings exposing a circumference, depositing an amorphous silicon film on the openings and the sacrificial film, and forming a buried material film on the amorphous silicon film to fill the openings on which the amorphous silicon film is formed; Planarizing the buried material film and the amorphous silicon film until the surface of the sacrificial film is exposed to separate the amorphous silicon film from each other, and the node-separated amorphous silicon film from 600 ° C. to 700 ° C. in an annealing device. To a polycrystalline silicon film by heat treatment at The forming step and the flattened buried material film and the sacrificial film were dissolved in a 5: 1 ratio of hydrofluoric acid (HF) to superion water (DI), an etching solution having a high selectivity between the etch stop film and the polycrystalline silicon film. And removing the cylindrical lower electrode to form a dielectric film and the upper electrode on the semiconductor substrate on which the lower electrode is formed.

본 발명의 제2 실시예는 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계와 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부들을 형성하는 단계와 상기 개구부들과 상기 희생막 상에 비정질 실리콘막 증착조건을 580℃ 이상의 온도 조건에서 수행하여 비정질 실리콘막을 다결정 실리콘막으로 변형하여 증착하는 단계와 상기 다정질 실리콘막이 형성된 상기 개구부들이 매립되도록 상기 다결정 실리콘막 상에 매립용 물질막을 형성하는 단계와 상기 매립용 물질막 및 상기 다결정 실리콘막을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막을 서로 노드 분리시키는 단계와 평탄화된 매립용 물질막 및 희생막을 식각저지막과 다결정 실리콘막과의 선택비가 높은 식각 용액인 불산(HF) 대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극이 형성되는 단계와 상기 하부전극이 형성된 반도체 기판 상에 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법을 제공하는 것이다. According to a second embodiment of the present invention, an etch stop layer and a sacrificial layer are sequentially formed on a semiconductor substrate on which contact plugs are formed, and the sacrificial layer and the etch stop layer are patterned to form openings exposing the top and the circumference of the contact plug. And deforming an amorphous silicon film into a polycrystalline silicon film by performing an amorphous silicon film deposition condition on the openings and the sacrificial film at a temperature of 580 ° C. or higher, and filling the openings in which the polysilicon film is formed. Forming a buried material film on the polycrystalline silicon film, and planarizing the buried material film and the polycrystalline silicon film until the surface of the sacrificial film is exposed to separate the amorphous silicon film from each other, and the planarized buried material Etch stop film and polycrystalline silicon A cylindrical bottom electrode was formed by removing a solution having a 5: 1 ratio of hydrofluoric acid (HF) to super-ion water (DI), which is a high selectivity with the film, by a solvent, and a dielectric on the semiconductor substrate on which the lower electrode was formed. It provides a method for manufacturing a capacitor of a semiconductor device comprising the step of forming a film and the upper electrode.

이하, 첨부한 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention;

도 2는 비정질 실리콘막의 열처리 온도에 따른 스트레스 곡선을 나타내는 도이다.2 is a diagram illustrating a stress curve according to a heat treatment temperature of an amorphous silicon film.

도 2를 참조하면, X 축은 열처리 온도를 나타내며, Y축은 비정질 실리콘막의 스트레스를 나타내고 있다. ◆ 표시는 비정질 실리콘막의 열처리 온도에 따른 스트레스 곡선을 나타내고 있으며, 표시는 비정질 실리콘막을 650℃ 30분 동안 열처리하여 다결정 실리콘막으로 상 전이(Phase Transformation)를 시킨 후에 재 열처리 온도에 따른 스트레스 곡선을 나타내고 있다.Referring to FIG. 2, the X axis represents the heat treatment temperature and the Y axis represents the stress of the amorphous silicon film. ◆ The mark shows the stress curve according to the heat treatment temperature of the amorphous silicon film. The O mark shows the stress curve according to the reheating temperature after phase transformation of the amorphous silicon film by heat treatment at 650 ℃ for 30 minutes. It is shown.

여기서, 상기 도 1h와 도 2를 참조하여, 종래기술의 문제점인 상기 쓰러짐 불량의 요인으로는 하부전극인 비정질 실리콘막 상에 유전체막를 고온으로 증착할 때 상기 하부막질인 비정질 실리콘막이 고온인 열처리 온도에 의하여 발생하는 스트레스 변화 때문이라고 판단하였다.Here, referring to FIGS. 1H and 2, as a factor of the fall failure, which is a problem of the prior art, when the dielectric film is deposited at a high temperature on an amorphous silicon film, which is a lower electrode, a heat treatment temperature at which the amorphous silicon film, which is a lower film, is a high temperature. It was judged to be due to the stress change caused by.

즉, 상기 도 2의 ◆ 표시에서 보이듯이, 상기 비정질 실리콘막이 열처리 온도의 상승에 따라 600℃ 부근에서 스트레스 곡선이 급격하게 변화된다.That is, as shown by the mark ◆ in FIG. 2, the stress curve of the amorphous silicon film changes rapidly around 600 ° C as the heat treatment temperature increases.

그러나, 상기 도 2의 표시에서 보이듯이, 비정질 실리콘막을 650℃ 30분 동안 열처리하여 다결정 실리콘막으로 상 전이(Phase Transformation)를 시킨 후에 재 열처리 할 경우에 상기 열처리 온도에 따른 스트레스 곡선이 변화되지 않았다.However, as shown in O in FIG. 2, the stress curve according to the heat treatment temperature does not change when the amorphous silicon film is heat-treated for 650 ° C. for 30 minutes to undergo a phase transformation into a polycrystalline silicon film and then re-heated. Did.

그러므로, 상기 쓰러짐 현상은 상기 유전체막의 고온 증착 전에 하부막질인 비정질 실리콘막을 열처리하여 상전이(Phase Transformation)를 시키면, 다음에 실시되는 상기 유전체막의 고온 증착 시에 스트레스 변화가 없음으로 상기 캐패시터 쓰러짐 현상을 방지할 것으로 판단하여 본 발명을 착안하였다.Therefore, when the phase change is performed by heat-treating the amorphous silicon film, which is a lower film, before the high temperature deposition of the dielectric film, the collapse phenomenon prevents the capacitor from falling due to no stress change during the high temperature deposition of the dielectric film. The present invention has been devised in consideration of the determination.

그리고, 상기 비정질 실리콘막을 상전이(Phase Transformation)하여 다결정 실리콘막으로 변형하는 공정 스텝을 희생막 제거전에 실시하게 되므로, 이에 따른 상기 희생막을 제거하는 식각 용액을 상기 다결정 실리콘막에 식각 선택비가 높은 식각 용액을 선택하였다. In addition, a process step of transforming the amorphous silicon film into a polycrystalline silicon film by performing phase transformation is performed before removing the sacrificial film. Thus, an etching solution having a high etching selectivity to the polycrystalline silicon film is added to the polysilicon film. Was selected.

<실시예1>Example 1

도 3a 내지 도 3i는 본 발명의 실시예1에 따른 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다. 3A to 3I are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to Embodiment 1 of the present invention.

도 3a를 참조하면, 반도체 기판(200)에 소자분리막(210)들, 트랜지스터(미도시), 및 패드(220)들을 형성한 후, 상기 패드(220)들을 포함하는 반도체 기판 상에 비트라인(230)들과 상기 비트라인들 사이에 콘택 플러그(240)들을 형성한다. Referring to FIG. 3A, after the isolation layers 210, the transistors (not shown), and the pads 220 are formed in the semiconductor substrate 200, a bit line (eg, a bit line) may be formed on the semiconductor substrate including the pads 220. Contact plugs 240 are formed between the 230 and the bit lines.

도 3b를 참조하면, 상기 콘택 플러그(240)들을 포함하는 반도체 기판 상에 식각 저지막(250)을 형성한다. 상기 식각 저지막(250)은 실리콘 질화물과 같은 질화물을 사용하여 형성하는 것이 바람직하다.Referring to FIG. 3B, an etch stop layer 250 is formed on a semiconductor substrate including the contact plugs 240. The etch stop layer 250 may be formed using a nitride such as silicon nitride.

계속하여, 상기 식각 저지막(250) 상에 후에 형성되는 캐패시터 하부전극(미도시)을 형성하기 위한 몰드 역할을 하는 희생막(260)을 형성한다. Subsequently, a sacrificial layer 260 is formed on the etch stop layer 250 to serve as a mold for forming a capacitor lower electrode (not shown).

상기 몰드막인 희생막(260)은 HDP-CVD 산화물, USG, BPSG 또는 SOG를 사용하여 형성한다. The sacrificial film 260, which is the mold film, is formed using HDP-CVD oxide, USG, BPSG, or SOG.

도 3c를 참조하면, 상기 희생막(260) 상에 포토레지스트 패턴(미도시)을 형성한 후에, 상기 포토레지스트 패턴을 이용하여 상기 희생막(260) 및 상기 식각 저지막(250)을 연속적으로 식각하여 개구부(270)들을 형성한다. Referring to FIG. 3C, after forming a photoresist pattern (not shown) on the sacrificial layer 260, the sacrificial layer 260 and the etch stop layer 250 are successively formed using the photoresist pattern. Etching forms the openings 270.

도 3d를 참조하면, 상기 개구부(270) 내와 희생막(260a) 상에 캐패시터 하부전극용 비정질 실리콘막(280)을 형성한다.Referring to FIG. 3D, an amorphous silicon film 280 for a capacitor lower electrode is formed in the opening 270 and the sacrificial film 260a.

도 3e를 참조하면, 상기 비정질 실리콘막(280)이 형성된 상기 개구부들이 매립되도록 상기 비정질 실리콘막(280) 상에 매립용 물질막(290)을 형성한다.Referring to FIG. 3E, a buried material film 290 is formed on the amorphous silicon film 280 to fill the openings in which the amorphous silicon film 280 is formed.

도 3f를 참조하면, 상기 매립용 물질막(290) 및 비정질 실리콘막(280)을 상기 희생막(260a)의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막(280)을 서로 노드 분리시킨다.Referring to FIG. 3F, the buried material layer 290 and the amorphous silicon layer 280 are planarized until the surface of the sacrificial layer 260a is exposed to separate the amorphous silicon layer 280 from each other.

도 3g를 참조하면, 노드 분리된 비정질 실리콘막(280a)을 어닐(ANNEAL) 장비에서 600℃ 내지 700 ℃ 온도범위에서 열처리 공정을 수행하여 다결정 실리콘막(280b)으로 변형한다.Referring to FIG. 3G, the node-separated amorphous silicon film 280a is transformed into a polycrystalline silicon film 280b by performing a heat treatment process at a temperature range of 600 ° C. to 700 ° C. in an annealing apparatus.

여기서, 상기 온도범위인 600℃ 내지 700 ℃에 대한 근거 데이터에 대하여 서술한다.Here, the ground data about 600 degreeC-700 degreeC which is the said temperature range is described.

도 4a 내지 4b는 온도와 시간에 따른 비정질 실리콘막의 결정화 상태를 분석한 XRD(X-Ray Diffractometer) 그래프이다.4A to 4B are XRD (X-Ray Diffractometer) graphs for analyzing a crystallization state of an amorphous silicon film with temperature and time.

도 4a 내지 4b는 참조하면, 상기 4a는 실리콘 결정면 111에 대한 XRD(X-Ray Diffractometer) 그래프이고, 상기 4b는 실리콘 결정면 220에 대한 XRD(X-Ray Diffractometer) 그래프이이다. 그리고 X축은 회절각(2θ, Degree)를 나타내며, Y축은 초당 카운터된 세기를 나타낸 것이다.4A to 4B, 4A is an X-ray diffractometer (XRD) graph for silicon crystal plane 111, and 4b is an X-ray diffractometer (XRD) graph for silicon crystal plane 220. The X axis represents the diffraction angle (2θ, Degree), and the Y axis represents the intensity countered per second.

결론적으로, 온도의 증가에 따라 각각의 실리콘 결정면에 대한 피크의 세기가 커지므로 결정화된 상태는 600℃, 30분에서 시작하여 700℃, 30분에 가장 확실하게 일어나고 있음을 알 수 있다. In conclusion, since the intensity of the peak for each silicon crystal plane increases with increasing temperature, it can be seen that the crystallized state is most reliably occurring at 700 ° C and 30 minutes starting at 600 ° C and 30 minutes.

도 3h를 참조하면, 평탄화된 매립용 물질막(290a) 및 희생막(260a)을 식각저지막(250a)과 다결정 실리콘막(280b)과의 선택비가 높은 식각 용액인 불산(HF)대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극(280b)들이 형성된다.Referring to FIG. 3H, hydrofluoric acid (HF) versus superion water, which is an etching solution having a high selectivity between the planar buried material film 290a and the sacrificial film 260a, is etched from the etch stop film 250a and the polycrystalline silicon film 280b. Cylindrical lower electrodes 280b are formed by removing with a solvent having a mixing ratio of DI of 5: 1.

도 3i를 참조하면, 결과물 상에 유전체막(300) 및 상부전극(310)을 형성하여 반도체 장치의 캐패시터를 제조한다. Referring to FIG. 3I, a capacitor of a semiconductor device is manufactured by forming a dielectric film 300 and an upper electrode 310 on a resultant product.

<실시예2>Example 2

도 5a 내지 도 5f는 본 발명의 실시예2에 따른 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다.5A to 5F are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to Embodiment 2 of the present invention.

각 도면에 있어서, 상기 도 3a 내지 도 3g의 참조번호와 동일한 번호로 표시한 부분은 동일부재를 나타내므로 이들에 대한 설명은 생략하거나 간단히 언급하기로 한다. In each of the drawings, parts denoted by the same reference numerals as those of FIGS. 3A to 3G represent the same members, and thus descriptions thereof will be omitted or simply referred to.

도 5a를 참조하면, 반도체 기판(200) 표면과 상에 소자분리막(210)들, 트랜지스터(미도시), 패드(220), 비트라인(230) 및 콘택 플러그(240)들을 형성한다. 계속하여, 상기 콘택 플러그(240)들이 형성된 반도체 기판(200) 상에 식각 저지막(250)과 희생막(260)을 차례로 형성한 후에, 상기 식각 저지막(250)과 희생막(260)를 패터닝하여 개구부(270)들을 형성한다. Referring to FIG. 5A, device isolation layers 210, transistors (not shown), pads 220, bit lines 230, and contact plugs 240 may be formed on the surface of the semiconductor substrate 200. Subsequently, after the etch stop layer 250 and the sacrificial layer 260 are sequentially formed on the semiconductor substrate 200 on which the contact plugs 240 are formed, the etch stop layer 250 and the sacrificial layer 260 are formed. Patterning to form openings 270.

도 5b를 참조하면, 상기 개구부들(270)과 상기 희생막(260a) 상에 LPCVD(low pressure chemical vapor deposition) 장비에서 비정질 실리콘막 증착조건을 580℃ 이상의 온도 조건에서 수행하여 비정질 실리콘막을 다결정 실리콘막(400)으로 변형하여 증착한다. Referring to FIG. 5B, an amorphous silicon film is deposited on the openings 270 and the sacrificial film 260a in a low pressure chemical vapor deposition (LPCVD) apparatus at a temperature of 580 ° C. or higher to form an amorphous silicon film. The film 400 is deformed and deposited.

도 5c를 참조하면, 상기 다결정 실리콘막(400)이 형성된 상기 개구부들이 매립되도록 상기 다정질 실리콘막(400) 상에 매립용 물질막(410)을 형성한다. Referring to FIG. 5C, a buried material film 410 is formed on the polysilicon film 400 so that the openings in which the polycrystalline silicon film 400 is formed are filled.

도 5d를 참조하면, 상기 매립용 물질막(410) 및 상기 다결정 실리콘막(400)을 상기 희생막(260a)의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막(400)을 서로 노드 분리시킨다. Referring to FIG. 5D, the buried material layer 410 and the polycrystalline silicon layer 400 are planarized until the surface of the sacrificial layer 260a is exposed to separate the amorphous silicon layer 400 from each other. .

도 5e를 참조하면, 평탄화된 매립용 물질막(410a) 및 희생막(260a)을 상기 식각저지막(250a)과 상기 다결정 실리콘막(400a)과의 선택비가 높은 식각 용액인 불산(HF)대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극(400a)이 형성된다.Referring to FIG. 5E, the planar buried material layer 410a and the sacrificial layer 260a are formed of fluoride (HF), an etching solution having a high selectivity between the etch stop layer 250a and the polycrystalline silicon layer 400a. Cylindrical lower electrode 400a is formed by removing with a solvent having a mixing ratio of superion water (DI) of 5: 1.

도 5f를 참조하면, 결과물 상에 유전체막(420) 및 상부전극(430)막을 형성하여 반도체 장치의 캐패시터를 제조한다. Referring to FIG. 5F, a dielectric film 420 and an upper electrode 430 film are formed on a resultant to manufacture a capacitor of a semiconductor device.

이로써, 본 발명의 실시예에 따라 하부전극용 비정질 실리콘막을 희생막 제거 전에 다결정 실리콘으로 변형시키고 상기 희생막 제거 용액을 상기 다결정 실리콘과의 선택비가 높은 식각 용액을 사용하여 실린더형 캐패시터를 제조함으로 하부전극용 다결정 실리콘의 프로파일이 양호하여 캐패시터의 쓰러짐 개선 및 하부전극용 다결정 실리콘의 높이를 연장될 여유가 생기게 된다. Thus, according to an embodiment of the present invention, the amorphous silicon film for the lower electrode is deformed into polycrystalline silicon before removing the sacrificial film, and the sacrificial film removing solution is prepared by using a cylindrical capacitor using an etching solution having a high selectivity with the polycrystalline silicon. The profile of the polycrystalline silicon for the electrode is good, thereby improving the collapse of the capacitor and providing room for extending the height of the polycrystalline silicon for the lower electrode.

< 종래기술과 본 발명에 따라 제조된 웨이퍼의 측정 및 검사 >Measurement and Inspection of Wafers Prepared According to the Prior Art and the Present Invention

<TEST1><TEST1>

도 6은 종래기술로 제조된 캐패시터와 본 발명에 따라 제조된 캐패시터와의 누설전류 특성을 보여주는 그래프이다.6 is a graph showing leakage current characteristics between a capacitor manufactured according to the present invention and a capacitor manufactured according to the present invention.

도 6를 참조하면, 종래기술로 제조된 캐패시터의 누설전류와 본 발명에 따라 제조된 캐패시터의 누설전류 차이가 없음을 확인하였다.Referring to Figure 6, it was confirmed that there is no difference between the leakage current of the capacitor manufactured according to the prior art and the leakage current of the capacitor manufactured according to the present invention.

<TEST2><TEST2>

도 7a 내지 7b는 종래기술로 제조된 웨이퍼와 본 발명에 따라 제조된 웨이퍼에서 캐패시터의 2 비트 단락(bit fail) 검사 결과를 나타내는 도이다. 7A to 7B are diagrams showing two bit fail test results of a capacitor in a wafer manufactured according to the prior art and a wafer manufactured according to the present invention.

도 7a 내지 7b를 참조하면, 상기 도 7a는 종래기술에 따라 제조된 웨이퍼에서의 캐패시터의 2 비트 단락(bit fail)를 검사결과를 나타내는 것이고, 상기 도 7b는 본 발명에 따라 제조된 웨이퍼에서의 캐패시터의 2 비트 단락(bit fail) 검사결과를 나타내는 것이다.7A to 7B, FIG. 7A shows a result of inspecting a two bit fail of a capacitor in a wafer manufactured according to the prior art, and FIG. 7B shows a wafer produced in accordance with the present invention. It shows the result of 2 bit fail test of capacitor.

결론적으로, 각각의 웨이퍼에서 중앙부위(B)와 측면 부위(C)에서 몇 개의 다이(500)들을 선택하여 상기 2 비트 단락은 측정하여 점으로 표시되었다. 각각의 검사된 웨이퍼에서 각 다이들에서 점의 밀도가 종래기술보다 본 발명이 적은 것으로 확인되었다. 그러므로 본 발명에 따라 형성된 웨이퍼에서 2 비트 단락이 적게 발생한다. In conclusion, the two bit short-circuit was measured and marked with dots by selecting several dies 500 at the center (B) and the side (C) of each wafer. It was found that the density of the dots in each die in each inspected wafer was less than in the prior art. Therefore, less 2-bit short circuits occur in the wafer formed according to the present invention.

본 발명의 실시예에 따라 하부전극용 비정질 실리콘막을 희생막 제거 전에 다결정 실리콘으로 변형시키고 상기 희생막 제거 용액을 상기 다결정 실리콘과의 선택비가 높은 식각 용액을 사용하여 실린더형 캐패시터를 제조함으로 하부전극용 다결정 실리콘의 프로파일이 양호하여 캐패시터의 쓰러짐 개선 및 하부전극용 다결정 실리콘의 높이를 연장될 여유가 생기게 된다. According to an embodiment of the present invention, the amorphous silicon film for the lower electrode is deformed into polycrystalline silicon before the sacrificial film is removed, and the sacrificial film removing solution is prepared by using an etching solution having a high selectivity with respect to the polycrystalline silicon. The good profile of the polycrystalline silicon allows the capacitor to fall down and have room to extend the height of the polycrystalline silicon for the lower electrode.

상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.Although the above has been described with reference to a preferred embodiment of the present invention, those skilled in the art will be variously modified and changed within the scope of the invention without departing from the spirit and scope of the invention described in the claims below. I can understand that you can.

도 1a 내지 도 1j는 종래 기술의 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다. 1A to 1J are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to the prior art.

도 2는 비정질 실리콘막의 열처리 온도에 따른 스트레스 곡선을 나타내는 도이다.2 is a diagram illustrating a stress curve according to a heat treatment temperature of an amorphous silicon film.

도 3a 내지 도 3i는 본 발명의 실시예1에 따른 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다.3A to 3I are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to Embodiment 1 of the present invention.

도 4a 내지 4b는 온도와 시간에 따른 비정질 실리콘막의 결정화 상태를 분석한 XRD(X-Ray Diffractometer) 그래프이다.4A to 4B are XRD (X-Ray Diffractometer) graphs for analyzing a crystallization state of an amorphous silicon film with temperature and time.

도 5a 내지 도 5f는 본 발명의 실시예2에 따른 실린더(cylinder) 형상을 갖는 캐패시터 제조방법을 설명하는 공정 순서도이다.5A to 5F are process flowcharts illustrating a method of manufacturing a capacitor having a cylinder shape according to Embodiment 2 of the present invention.

도 6은 종래기술로 제조된 캐패시터와 본 발명에 따라 제조된 캐패시터와의 누설전류 특성을 보여주는 그래프이다.6 is a graph showing leakage current characteristics between a capacitor manufactured according to the present invention and a capacitor manufactured according to the present invention.

도 7a 내지 7b는 종래기술로 제조된 웨이퍼와 본 발명에 따라 제조된 웨이퍼에서 2 비트 단락(bit fail) 검사 결과를 나타내는 도이다. 7A to 7B are diagrams showing 2-bit fail test results on a wafer manufactured according to the prior art and a wafer manufactured according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

10, 200 : 반도체 기판 20, 210 : 소자 분리막 10, 200: semiconductor substrate 20, 210: device isolation film

30, 220 : 패드 40, 230 : 비트라인 30, 220: pad 40, 230: bit line

50, 240 : 콘택 플러그 60, 250 : 식각저지막50, 240: contact plug 60, 250: etch stop membrane

70, 260 : 희생막 80, 270 : 개구부 70, 260: sacrificial film 80, 270: opening

90, 280 : 비정질 실리콘막(하부전극) 100, 290, 410 : 매립용 물질막90, 280: amorphous silicon film (lower electrode) 100, 290, 410: buried material film

110, 300, 420 : 유전체막 120, 310, 430 : 상부전극110, 300, 420: dielectric film 120, 310, 430: upper electrode

400 : 다결정 실리콘막 500 : 다이 400 polycrystalline silicon film 500 die

Claims (2)

콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계;       Sequentially forming an etch stop layer and a sacrificial layer on the semiconductor substrate on which the contact plugs are formed; 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부들을 형성하는 단계;Patterning the sacrificial layer and the etch stop layer to form openings exposing the top and the circumference of the contact plug; 상기 개구부들과 상기 희생막 상에 비정질 실리콘막을 증착하는 단계;Depositing an amorphous silicon film on the openings and the sacrificial film; 상기 비정질 실리콘막이 형성된 상기 개구부들이 매립되도록 상기 비정질 실리콘막 상에 매립용 물질막을 형성하는 단계;Forming a buried material film on the amorphous silicon film to fill the openings in which the amorphous silicon film is formed; 상기 매립용 물질막 및 상기 비정질 실리콘막을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막을 서로 노드 분리시키는 단계;Planarizing the buried material layer and the amorphous silicon layer until the surface of the sacrificial layer is exposed to separate the amorphous silicon layer from each other; 노드 분리된 비정질 실리콘막을 어닐(ANNEAL) 장비에서 600℃ 내지 700 ℃ 온도범위에서 열처리 공정을 수행하여 다결정 실리콘막으로 변형하는 단계; Transforming the node-separated amorphous silicon film into a polycrystalline silicon film by performing a heat treatment process at a temperature range of 600 ° C. to 700 ° C. in an annealing apparatus; 평탄화된 매립용 물질막 및 희생막을 상기 식각저지막과 상기 다결정 실리콘막과의 선택비가 높은 식각 용액인 불산(HF) 대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극이 형성되는 단계; 및The planar buried material film and the sacrificial film were removed by a cylindrical solvent by removing a 5: 1 ratio of hydrofluoric acid (HF) to super-ionized water (DI), an etching solution having a high selectivity between the etch stop film and the polycrystalline silicon film. Forming a lower electrode; And 상기 하부전극이 형성된 반도체 기판 상에 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법. And forming a dielectric film and an upper electrode on the semiconductor substrate having the lower electrode formed thereon. 콘택 플러그들이 형성된 반도체 기판 상에 식각 저지막, 희생막을 차례로 형성하는 단계;Sequentially forming an etch stop layer and a sacrificial layer on the semiconductor substrate on which the contact plugs are formed; 상기 희생막 및 식각 저지막을 패터닝하여 상기 콘택 플러그의 상부 및 그 둘레를 노출시키는 개구부들을 형성하는 단계;Patterning the sacrificial layer and the etch stop layer to form openings exposing the top and the circumference of the contact plug; 상기 개구부들과 상기 희생막 상에 비정질 실리콘막 증착조건을 580℃ 이상의 온도 조건에서 수행하여 비정질 실리콘막을 다결정 실리콘막으로 변형하여 증착하는 단계;Deforming an amorphous silicon film into a polycrystalline silicon film by performing an amorphous silicon film deposition condition on the openings and the sacrificial film at a temperature of 580 ° C. or more; 상기 다정질 실리콘막이 형성된 상기 개구부들이 매립되도록 상기 다결정 실리콘막 상에 매립용 물질막을 형성하는 단계;Forming a buried material film on the polycrystalline silicon film to fill the openings in which the polycrystalline silicon film is formed; 상기 매립용 물질막 및 상기 다결정 실리콘막을 상기 희생막의 표면이 노출될 때까지 평탄화하여 상기 비정질 실리콘막을 서로 노드 분리시키는 단계;Planarizing the buried material layer and the polycrystalline silicon layer until the surface of the sacrificial layer is exposed to separate the amorphous silicon layer from each other; 평탄화된 매립용 물질막 및 희생막을 식각저지막과 다결정 실리콘막과의 선택비가 높은 식각 용액인 불산(HF) 대 초이온수(DI)의 혼합비율이 5:1인 용해제로 제거하여 실린더형 하부전극이 형성되는 단계; 및The flattened buried material film and the sacrificial film were removed by a solvent having a 5: 1 mixing ratio of hydrofluoric acid (HF) to super ion water (DI), an etching solution having a high selectivity between the etch stop film and the polycrystalline silicon film. Is formed; And 상기 하부전극이 형성된 반도체 기판 상에 유전체막 및 상부전극을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 캐패시터 제조방법. And forming a dielectric film and an upper electrode on the semiconductor substrate having the lower electrode formed thereon.
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