KR20050033679A - 어드레스 스트로브 신호의 제어 회로 - Google Patents

어드레스 스트로브 신호의 제어 회로 Download PDF

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Abstract

본 발명은 메모리 장치에 사용되는 컬럼 어드레스 카운터에 관한 것으로, 특히 DRAM 과 같이 외부로부터 입력되는 어드레스를 수신하여 연속하는 내부 어드레스를 발생시키는 어드레스 카운터 회로에 관한 것이다. 보다 상세하게 설명하면, 본 발명은 어드레스 카운터 회로의 오동작을 사전에 점검할 수 있는 테스트 모드 및 튜닝 회로를 갖춘 어드레스 카운터 회로에 관한 것이다.
본 발명에 있어서, 외부 어드레스를 수신하여 메모리 장치에 사용하는 내부 어드레스를 발생하는 어드레스 카운터에 인가되는 어드레스 스트로브 신호를 제어하는 회로는 테스트 모드 신호와 테스트 모드 어드레스 신호를 수신하여 복수개의 테스트 제어신호를 출력하는 테스트 모드 어드레스 디코더 및 휴즈 옵션부와,상기 복수개의 테스트 제어 신호를 수신하여 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭을 조절하여 출력하는 테스트 모드 회로를 구비한다.
본 발명에 따른 어드레스 스트로브 신호의 제어 회로를 사용하는 경우, 안정된 회로 동작을 수행할 수 있다.

Description

어드레스 스트로브 신호의 제어 회로{A control device for adress strobe signal}
본 발명은 메모리 장치에 사용되는 컬럼 어드레스 카운터에 관한 것으로, 특히 DRAM 과 같이 외부로부터 입력되는 어드레스를 수신하여 연속하는 내부 어드레스를 발생시키는 어드레스 카운터 회로에 관한 것이다. 보다 상세하게 설명하면, 본 발명은 어드레스 카운터 회로의 오동작을 사전에 점검할 수 있는 테스트 모드 및 튜닝 회로를 갖춘 어드레스 카운터 회로에 관한 것이다.
최근 DRAM 장치의 동작 속도가 빨라지면서 DRAM 장치의 외부로부터 전달되는 커맨드 신호나 어드레스 신호를 수신하는 동작시, 타이밍 차이 등으로 인하여 DRAM 장치가 오동작을 일으키는 경우가 자주 발생한다.
그 중에서도 DRAM 장치가 외부의 어드레스를 제대로 수신하지 못하여 컬럼성 페일(fail)이 발생하는 경우, 종래의 경우에는 이 컬럼성 페일이 외부 어드레스를 수신하지 못하여 발생한 문제인지, 그렇지 않으면 비트라인 센스 앰프나 입출력 라인 센스 앰프의 문제인지 정확히 판정할 수가 없었다.
이러한 컬럼성 페일을 해결하는 방법으로, 외부 어드레스를 수신하여 DRAM 장치 내부로 전달하는 어드레스 스트로브(strobe) 신호의 펄스 폭을 조절하는 방법이 있다.
그런데, 종래의 기술에서는 이러한 방법을 사용함에 있어서, 내부 기준 펄스 발생기를 통하여 펄스를 발생시키고 이 펄스 신호를 어드레스 스트로브 신호와 리드/라이트 스트로브 신호에 함께 사용하였다. 이 때문에, 모든 신호의 펄스 폭이 동시에 변화하게 되어 어드레스 스트로브 펄스 폭만을 선택적으로 변화시킬 수 없다는 문제점이 있었다.
또한, 전술한 바와같이, 종래 기술에 있어서는 상기 방법에 의하여 컬럼성 페일이 개선되었다고 하더라도, 모든 신호의 펄스 폭이 함께 변하므로, 어떤 신호의 펄스 폭이 변화(예컨대 펄스 폭이 길어짐)하여 DRAM 장치의 오동작이 개선되었는 지 알 수 없었다.
도 1은 종래의 컬럼 어드레스 카운터 회로의 오동작을 설명하기 위한 도면이다.
도 1에서, CLK는 외부로부터 인가되는 클락을 나타내며, Add<0>, Add<1>은 외부 어드레스 신호를 나타내고, extyp8은 외부 어드레스를 홀딩하는 어드레스 스트로브 신호이며, intyp8은 외부 어드레스를 내부적으로 증가(버스트 길이만큼 증가)시켜 내부 어드레스를 순차적으로 발생시키기 위한 명령을 내리는 펄스 신호이다. 예컨대, 외부에서 "1"(이진수로는 01)이라는 어드레스가 인가되었을 때(버스트 길이가 4인 경우), 어드레스 카운터는 1=>2=>3=>0 의 순서로 내부 어드레스를 카운터 하며, 이때 순차적으로 증가시키도록 명령을 내리는 신호가 intyp8이다.
다음, Byadd_ev<1>, Byadd_odd<1>은 DDR SDRAM에서의 이븐 어드레스와 아드 어드레스를 나타내며, 이에 대하여는 아래에서 보충하여 설명 하기로 한다.
일반적으로, DDR 메모리가 아닌 경우(예컨대, SDR SDRAM), 위에서와 같이 1=>2=>3=>0 의 순서로 내부 어드레스를 카운터한다. 그러나, DDR SDRAM에서는 even과 odd를 나누어, 이븐 어드레스에서는 "2=>0" , 아드 어드레스에서는 "1=>3"으로 카운트 한다. 여기서, DDR 메모리는 물리적으로 이븐 블록과 아드 블록으로 나뉘어 있으므로, Add<0> 어드레스는 코딩을 하지 않고, Add<1> 어드레스만 각 블록에 맞게 코딩한다. 즉, 이븐 어드레스의 Add<0>은 무조건 "L", 아드 어드레스의 Add<0>는 무조건 "H"로 고정되어 있다고 판단하는 것이 편리하다.
실제 회로 동작에서, 예컨대, 도 1에서, Add<0>는 "H", Add<1>는 "L"인 경우, 시드 어드레스(seed address)는 "1"이다. 따라서, 버스트 길이가 4인 DDR 동작에서는 Add<1>만 이븐 동작과 아드 동작에 맞게 카운트하면 된다.
즉, 이븐 어드레스는 "2=>0" 동작이므로, Byadd_ev<1>은 extyp8 신호와 Add<0> 신호를 받아 "H"로 된 다음 intyp8신호를 받아 "L"로 바뀐다.
반대로 Byadd_od<1>는 extyp8 신호와 Add<0>신호를 받아 "L"로 되고, 다음 intyp8신호를 받아 "H"로 바뀐다..
여기서, Add<0>신호의 역할은 시드 어드레스(seed address)가 이븐 스타트인지, 아드 스타트인지 판별하는 것이다. 즉, Add<0>가 "H"이면, 아드 어드레스 이므로, 첫번째 클럭의 아드 어드레스는 Add<1>을 그대로 Byadd_od<1>에 전달하고, 다음 클럭에는 intyp8 신호에 의하여 토글된다.
한편, 첫번째 클럭의 이븐 어드레스는 시드 어드레스가 아드이므로, "시드 어드레스+1"로 시작한다. 따라서 첫번째 클럭에 Add<1>을 토글하여 Byadd_ev<1>에 전달하고, 다름 클럭에서 intyp8 신호에 의하여 다시 토글한다.
만약 시드 어드레스가 이븐이면, 위의 동작과 반대로 동작한다.
위에서 설명한 것과 같이 extyp8는 각 어드레스를 홀딩하여 내부 동작에 의해 카운트하도록 되어 있다. 그런데, extyp8신호가 Add<0>와 Add<1>을 정확히 홀딩하지 못하고, 홀딩하는 순간에 Add<0>가 바뀌는 것을 볼 수 있다. 이는 extyp8 신호의 펄스 폭이 증가하여 발생하는 문제이다. 참고로, 도 1에서, 실선은 오동작을 나타내고, 점선은 정상동작을 나타낸다.
위에서 살펴 본 바와같이, 종래 방법을 사용하여 컬럼 어드레스 신호의 펄스 폭을 늘리는 경우, DRAM 장치에 인가되는 메인클락의 주기가 빨라짐에 따라 외부 어드레스 신호가 바뀌었음에도 불구하고 컬럼 어드레스 스트로브 신호는 계속해서 하이 레벨을 유지하는 경우가 발생되며, 이 경우에 DRAM 장치는 잘못된 어드레스를 억세스하게 되어 오동작을 일으키게 되는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위하여 제안된 것으로, (외부 어드레스를 수신하여 )내부 컬럼 어드레스 신호를 발생시키는 어드레스 카운터 회로에 인가되는 어드레스 스트로브 신호의 발생 타이밍과 어드레스 스트로브 신호의 펄스 폭을 조절할 수 있는 테스트 모드 회로를 제공하여 메모리 장치를 안정하게 동작시키고자 한다.
또한, 본 발명은 테스트 모드에서 정하여진 어드레스 스트로브 신호의 최적 타이밍과 최적 펄스 폭을 정상적인 메모리 장치의 동작에서 사용될 수 있도록 하는 휴즈 옵션(fuse option) 회로를 제공하고자 한다.
본 발명에 있어서, 외부 어드레스를 수신하여 메모리 장치에 사용하는 내부 어드레스를 발생하는 어드레스 카운터에 인가되는 어드레스 스트로브 신호를 제어하는 회로는 테스트 모드 신호와 테스트 모드 어드레스 신호를 수신하여 복수개의 테스트 제어신호를 출력하는 테스트 모드 어드레스 디코더 및 휴즈 옵션부와,상기 복수개의 테스트 제어 신호를 수신하여 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭을 조절하여 출력하는 테스트 모드 회로를 구비한다.
본 발명에서, 복수개의 테스트 제어신호는 디폴트 신호와 상기 어드레스 스트로브 신호의 발생 시간을 조절하는 신호와 상기 어드레스 스트로브 신호의 펄스 폭을 조절하는 신호를 포함하며,상기 테스트 모드 신호가 하이 레벨인 경우, 상기 복수개의 테스트 제어신호중에서 인에이블되는 신호에 따라서, 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭이 조절된다.
이 경우, 테스트 모드 신호가 로우 레벨인 경우, 상기 복수개의 테스트 제어신호중에서 상기 디폴트 신호만이 인에이블되고, 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭은 조절되지 않은 상태로 상기 어드레스 카운터로 인가된다.
또한, 테스트 모드 어드레스 디코더 및 휴즈 옵션부는 휴즈 회로를 구비하며, 상기 휴즈 회로를 구성하는 휴즈를 선택적으로 절단하여 상기 테스트 모드의 싱호 레벨과 무관하게 상기 어드레스 스트로브 신호의 발생 시간을 조절하는 신호나 상기 어드레스 스트로브 신호의 펄스 폭을 조절하는 신호를 인에이블시켜, 상기 테스트 모드 회로로부터 출력하는 상기 어드레스 스트로브 신호를 제어한다.
또한, 어드레스 카운터의 출력단과 연결된 패드를 설치하여 상기 테스트 모드시 상기 어드레스 카운터로부터 출력되는 내부 어드레스 신호를 검사한다.
(실시예)
이하, 도면을 참조하여 본 발명의 실시예에 대하여 보다 구체적으로 설명하기로 한다.
도 2는 본 발명에 따른 테스트 모드 회로를 갖춘 컬럼 어드레스 카운터 회로의 블록도를 나타낸다.
도 2에서, 기준 펄스 발생기(200)는 외부 클락(LCK)을 수신하여 메모리 장치의 내부에서 사용하는 펄스 신호(clkp4)를 출력한다. 펄스 신호(clkp4)의 발생 타이밍의 일예는 도 6 및 도 7에 도시되어 있다.
테스트 모드 회로(202)는 복수개의 테스트 제어 신호들과 펄스 신호(clkp4)를 이용하여 어드레스 스트로브 신호의 타이밍과 펄스 폭을 조절하는 회로로서 그 구체적인 회로도는 도 3 에 도시되어 있으며 이는 후술된다.
테스트 모드 어드레스 디코더 및 휴즈 옵션부(204)는 도 4에 도시된 바와같이 테스트 모드 회로(202)에 인가되는 복수개의 테스트 제어신호를 발생시킨다. 또한, 테스트 모드 어드레스 디코더 및 휴즈 옵션부(204)는 도 6에 도시된 휴즈 회로의 휴즈를 절단하여 테스트 모드 동작에 의하여 어드레스 스트로브 신호의 최적 타이밍과 펄스 폭을 메모리 장치의 정상적인 동작시에 그대로 사용하고자 할 수 있도록 한다.
어드레스 카운터(206)는 외부 어드레스 신호를 수신하여 메모리 장치에서 사용되는 내부 어드레스 신호를 발생하는 회로이다. 여기서, 어드레스 카운터(206)는 테스트 모드 회로(202)로부터 출력되는 어드레스 스트로브 신호(extyp8)가 하이 레벨을 유지하는 동안 외부 어드레스를 수신하여 내부 어드레스를 발생하게 된다.
어드레스 디코더(208)는 내부 어드레스를 수신하여 메모리 장치의 비트라인을 선택하는 회로이다.
패드(210)는 테스트 모드시에 사용되며, 어드레스 카운터(206)로부터 발생하는 내부 어드레스는 패드(210)를 통하여 모니터링할 수 있다.
도 3은 컬럼 어드레스 스트로브 신호의 펄스 발생 시간과 펄스 폭을 조절하는 도 2에 도시된 테스트 모드 회로의 일예이다.
도시된 바와같이, 테스트 모드 회로는 복수개의 테스트 제어신호 (tm_default1, tm_faster, tm_delay, tm_delay2, tm_default2, tm_wide, tm_narrow)와 펄스 신호(clkp4)를 수신하여 어드레스 스트로브 신호(extyp8)를 출력한다.
테스트 모드 회로는 정상 동작 상태인 경우(즉, 테스트 모드가 아닌 경우), DRAM 장치의 내부 펄스 신호(clkp4)와 테스트 모드 신호중에서 테스트 제어신호(tm_default1, tm_default2)를 수신하여 어드레스 스트로브 신호(extyp8)를 출력한다. 정상 동작 상태에서, 테스트 제어신호(tm_default1, tm_default2)는 하이 레벨을 유지한다. 테스트 제어신호(tm_default1)가 하이 레벨인 경우, NAND 게이트(NA0)의 노드(n0)는 하이 상태이므로(다른 노드 n1, n2, n3는 로우 레벨 유지), 이때, NAND 게이트(NA0)의 다른 입력 노드로 펄스 신호(clkp4)가 전달되면, 일정 시간의 기준 딜레이만큼 지연된 신호(clkp5)가 발생된다. 이 경우, 테스트 제어신호(tm_default2)도 하이 레벨을 유지하고 있으므로, 전송 게이트(G1)만이 턴온되어 펄스 폭의 조정없이 펄스 신호(clkp5)가 그대로 어드레스 스트로브 신호(extyp8)로 전달됨을 알 수 있다.
테스트 제어신호(tm_faster)는 어드레스 스트로브 신호(extyp8)의 발생 시간을 정상적인 경우보다 더 빠르게 하기 위한 테스트 신호이고, 테스트 제어신호(tm_delay, tm_delay2)는 어드레스 스트로브 신호(extyp8)의 발생 시간을 정상적인 경우보다 더 느리게 하는 테스트 신호이다.
또한, 테스트 제어신호(tm_wide)는 어드레스 스트로브 신호(extyp8)의 펄스 폭을 정상적인 경우보다 더 넓게 하기 위한 테스트 신호이고, 테스트 제어신호(tm_narrow)는 어드레스 스트로브 신호(extyp8)의 펄스 폭을 정상적인 경우보다 더 좁게하는 테스트 신호이다.
테스트 제어신호(tm_faster)가 하이 레벨인 경우, NAND 게이트(NA1)의 노드(n1)은 하이 레벨이므로, 다른 입력 노드를 통하여 하이 레벨의 펄스 신호(clkp4)가 입력되는 경우, 테스트 제어신호(tm_default1)가 하이 레벨인 경우보다 더 빨리 펄스 신호(clkp5)로 전달됨을 알 수 있다.
반면에, 테스트 제어신호(tm_delay, tm_delay2)가 각각 하이 상태인 경우, 낸드 게이트(NA2)와 낸드 게이트(NA3)와 그에 대응하는 각 내부 딜레이 회로를 거쳐 펄스 신호(clkp4)는 정상적인 경우보다 더 지연되어 펄스신호(clkp5)로 전달됨을 알 수 있다.
또한, 테스트 제어신호(tm_default2)가 로우 상태이고, 테스트 제어신호(tm_wide)가 하이 레벨인 경우, 전송 게이트(G1, G4)는 턴오프되고, 전송 게이트(G2, G3)만이 턴온된다. 따라서, 펄스 신호(clkp5)는 노아 게이트(NO1)를 지나면서 펄스 폭이 넓어지게 되고, 이렇게 펄스 폭이 넓어진 신호가 어드레스 스트로브 신호(extyp8)로 전달된다.
반대로, 테스트 제어신호(tm_default2)가 로우 상태이고, 테스트 제어신호(tm_narrow)가 하이 레벨인 경우, 전송 게이트(G1, G3)는 턴오프되고, 전송 게이트(G2, G4)만이 턴온된다. 따라서, 펄스 신호(clkp5)는 낸드 게이트(NA6)를 지나면서 펄스 폭이 좁아지게 되고, 이렇게 펄스 폭이 좁아진 신호가 어드레스 스트로브 신호(extyp8)로 전달된다.
도 4는 도 2에 도시된 테스트 모드 어드레스 디코더 및 휴즈 옵션부(204)의 일예로서, 테스트 모드 회로를 제어하는 디코더 회로이다.
도시된 바와같이, 테스트 모드 어드레스 디코더 및 휴즈 옵션부는 도 3에 도시된 테스트 모드 회로에 사용되는 복수개의 테스트 제어신호(tm_default1, tm_faster, tm_delay, tm_delay2, tm_default2, tm_wide, tm_narrow)를 발생한다.
여기서, TM은 테스트 모드 진입 신호(entry signal)를 나타내며, A0, A1, A2, A3는 테스트 모드 어드레스 신호를 나타낸다.
여기서, A0, A1은 펄스 발생시간을 조정하는 테스트 모드 어드레스 신호로 사용되고, A2, A3은 펄스의 폭을 조정하는 테스트 모드 어드레스 신호로 사용된다.
아래의 표는 도 4 회로의 입력신호인 TM, A0, A1, A2, A3의 조합에 의하여 복수개의 테스트 제어신호(tm_default1, tm_faster, tm_delay, tm_delay2, tm_default2, tm_wide, tm_narrow)를 발생하는 방법을 표로 나타낸 것이다.
A0 A1 테스트모드 A3 A4 테스트 모드
L L tm_default1 L L tm_default2
L H tm_faster L H tm_wide
H L tm_delay H L tm_narrow
H H tm_delay2 H H NC
도 5는 도 4에 사용된 휴즈 수단의 회로도의 일예이다. 도 5에서, 저항 성분으로 이루어진 휴즈는 필요에 따라 절단(cutting)이 가능하다. 도시된 바와같이, 정상적인 상태에서 휴즈 수단은 하이 레벨을 출력한다.
이하에서는 위의 표 1 및 도 5를 참조하여 도 4에 도시된 회로의 동작을 설명하기로 한다.
도 4에서, 테스트 모드인 경우 TM 신호는 하이 레벨 상태이나, 테스트 모드가 아닌 경우에는 TM 신호는 로우 레벨을 유지하게 된다.
먼저, 테스트 모드 상태가 아닌 경우를 설명하기로 한다.
이 경우에 TM는 로우 레벨 상태이다. 따라서, 도 4의 (a)에서, 낸드 게이트(NA0, NA1)는 하이 레벨을 출력하고, 낸드 게이트(NA3, NA4, NA5)는 하이 레벨을 출력하고 낸드 게이트(NA6)는 로우 레벨을 출력한다. 낸드 게이트(NA7, NA8, NA9)의 입력단에 연결되어 있는 휴즈 회로는 초기 상태에서 하이 레벨을 유지하므로(도 5 참조), 이들 게이트들은 모두 로우 레벨을 출력한다. 따라서, 최종적으로 노아 게이트(NO1)는 하이 레벨을 출력하므로 tm_default1은 하이 레벨이 된다. 따라서, TM신호가 로우 레벨이면, 외부 어드레스 입력에 무관하게 tm_default1 신호만 하이 레벨을 출력한다.
다음, 테스트 모드인 경우, 즉 TM이 하이 레벨인 경우를 간단히 설명한다.
TM이 하이 레벨인 경우는 외부 어드레스에 따라서 회로의 동작이 달라진다. 만약, A0, A1이 모두 로우 레벨이면, 낸드 게이트(NA3, NA4, NA5)는 모두 하이 레벨을 출력하고 낸드 게이트(NA6)만이 로우 레벨을 출력한다. 따라서, 이 경우에는 TM 신호가 로우 레벨인 경우와 마찬가지로, tm_default1신호만이 하이 레벨로 출력된다. 기타 동작은 위의 표 1과 같으므로 더 이상 반복적으로 설명하지 않겠다.
도 5는 전술한 바와같이, 도 4에 사용된 휴즈 회로이다. 도 5에서 알 수 있듯이, 저항 부분을 절단하면 휴즈 회로의 출력은 로우 레벨로 고정된다. 따라서, 이 경우 도 4 의 회로에서 휴즈 회로의 출력신호를 수신하는 낸드 게이트의 출력은 항상 하이 레벨 상태가 되며, 그 결과, tm_default1, tm_default2 신호는 로우 레벨로 고정되므로, 테스트 모드 진입 신호인 TM 가 로우 레벨인 상태(즉, 정상 동작 상태)인 경우에도 소정의 테스트 모드 조건하에서 전체 회로를 동작시킬 수 있음 을 알 수 있다.
도 6은 본 발명에 따른 컬럼 어드레스 스트로브 펄스의 발생시간 변경시의 타이밍도를 도시하고, 도 7은 본 발명에 따른 컬럼 어드레스 스트로브 펄스의 폭을 변경한 경우의 타이밍도를 도시한다.
도 6, 도 7에 도시된 바와같이, extyp8의 펄스의 발생 타이밍과 펄스 폭을 조절함으로써 안정된 동작이 가능함을 알 수 있다.
이상에서 알 수 있는 바와같이, 본 발명에 따른 어드레스 스트로브 신호의 제어 회로를 사용하는 경우, 종래의 경우보다 안정된 회로 동작을 수행할 수 있음을 알 수 있다.
도 1은 종래의 컬럼 어드레스 카운터 회로의 오동작을 설명하기 위한 도면.
도 2는 본 발명에 따른 테스트 모드 회로를 갖춘 컬럼 어드레스 카운터 회로의 블록도.
도 3은 컬럼 어드레스 스트로브 신호의 펄스 발생 시간과 펄스 폭을 조절하는 도 2에 도시된 테스트 모드 회로의 일예.
도 4는 도 2에 도시된 테스트 모드 어드레스 디코더 및 휴즈 옵션부(204)의 일예.
도 5는 도 4에 사용된 휴즈 수단의 회로도.
도 6은 본 발명에 따른 컬럼 어드레스 스트로브 펄스의 발생시간 변경시의 타이밍도.
도 7은 본 발명에 따른 컬럼 어드레스 스트로브 펄스의 폭을 변경한 경우의 타이밍도.

Claims (5)

  1. 외부 어드레스를 수신하여 메모리 장치에 사용하는 내부 어드레스를 발생하는 어드레스 카운터에 인가되는 어드레스 스트로브 신호를 제어하는 회로에 있어서,
    테스트 모드 신호와 테스트 모드 어드레스 신호를 수신하여 복수개의 테스트 제어신호를 출력하는 테스트 모드 어드레스 디코더 및 휴즈 옵션부와,
    상기 복수개의 테스트 제어 신호를 수신하여 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭을 조절하여 출력하는 테스트 모드 회로를 구비하는 것을 특징으로 하는 어드레스 스트로브 신호의 제어 회로.
  2. 제 1 항에 있어서,
    상기 복수개의 테스트 제어신호는 디폴트 신호와 상기 어드레스 스트로브 신호의 발생 시간을 조절하는 신호와 상기 어드레스 스트로브 신호의 펄스 폭을 조절하는 신호를 포함하며,
    상기 테스트 모드 신호가 하이 레벨인 경우, 상기 복수개의 테스트 제어신호중에서 인에이블되는 신호에 따라서, 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭이 조절되는 것을 특징으로 하는 어드레스 스트로브 신호의 제어 회로.
  3. 제 2 항에 있어서,
    상기 테스트 모드 신호가 로우 레벨인 경우, 상기 복수개의 테스트 제어신호중에서 상기 디폴트 신호만이 인에이블되고, 상기 어드레스 스트로브 신호의 발생 시간과 그 펄스 폭은 조절되지 않은 상태로 상기 어드레스 카운터로 인가되는 것을 특징으로 하는 어드레스 스트로브 신호의 제어 회로.
  4. 제 2 항에 있어서,
    상기 테스트 모드 어드레스 디코더 및 휴즈 옵션부는 휴즈 회로를 구비하며, 상기 휴즈 회로를 구성하는 휴즈를 선택적으로 절단하여 상기 테스트 모드의 싱호 레벨과 무관하게 상기 어드레스 스트로브 신호의 발생 시간을 조절하는 신호나 상기 어드레스 스트로브 신호의 펄스 폭을 조절하는 신호를 인에이블시켜, 상기 테스트 모드 회로로부터 출력하는 상기 어드레스 스트로브 신호를 제어하는 것을 특징으로 하는 어드레스 스트로브 신호의 제어 회로.
  5. 제 2 항에 있어서,
    상기 어드레스 카운터의 출력단과 연결된 패드를 설치하여 상기 테스트 모드시 상기 어드레스 카운터로부터 출력되는 내부 어드레스 신호를 검사하는 것을 특징으로 하는 어드레스 스트로브 신호의 제어 회로.
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KR101046226B1 (ko) * 2005-04-27 2011-07-04 주식회사 하이닉스반도체 콤보 메모리 장치의 버스트 길이 카운터

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