KR20050030347A - Cell for test of sram cell and method for test sram cell - Google Patents

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Abstract

A cell for testing a SRAM cell and a method for testing the SRAM cell are provided to test the SRAM cell easily by measuring off currents of a load transistor and a driving transistor and a transmission transistor. A SRAM cell includes a pair of inverters comprising two driving transistors(T30,T50) and two load transistors(T20,T40), and two transmission transistors(T10,T60) connecting output ports(90,100) of each inverter to a first bit line and a second bit line. A gate of each transmission transistor is connected to an equal word line. An input port and the output port of the inverters are not connected to cross-couple to form a latch. Input ports of the inverters are connected each other so that an equal bias voltage is applied to each input port of the inverters.

Description

에스램 테스트용 셀 및 에스램 셀 테스트 방법 {Cell for test of SRAM cell and method for test SRAM cell} S. Ram test cell and S. Lam cell test method {Cell for test of SRAM cell and method for test SRAM cell} for

본 발명은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀, 및 SRAM 셀 테스트 방법에 관한 것이다. The present invention relates to a cell, the SRAM cell and a test method for SRAM test for testing the SRAM cell. 본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니하다. SRAM test cell according to the present invention is not is not the respective inputs and outputs of the pair of inverters are connected to each other by cross-coupling. 즉, 래치를 형성하지 않은 변형된 형태의 SRAM 셀이다. That is, in a modified form not forming the latch SRAM cell. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다. By using the test for the SRAM cells, it is possible to measure the off-state current of each transistor, such as, for example, a load transistor, the driver transistor and the transfer transistor of the SRAM, the SRAM easily perform the test.

일반적으로, 스태틱 랜덤 액세스 메모리(Static Randon Access Memory: 이하 SRAM이라 함)는 다이나믹 랜덤 액세스 메모리(Dynamic Random Access Memory: DRAM)에 비하여 집적도가 떨어지지만, 리프레쉬(refresh) 과정이 필요없기 때문에 동작속도가 빠를 뿐만 아니라, 소비전력이 작다는 장점이 있어서, 반도체 메모리 분야에 널리 이용되고 있다. In general, static random access memory (Static Randon Access Memory: hereinafter referred to as SRAM) is a dynamic random access memory: the operating speed because there is no need, refresh (refresh) course, only to fall degree of integration as compared to (Dynamic Random Access Memory DRAM) as well as faster, in the advantage that the power consumption is small, it has been widely used in semiconductor memory applications.

이러한 SRAM 의 메모리 셀은 통상 2개의 전송 트랜지스터, 2개의 구동 트랜지스터, 및 2개의 부하 트랜지스터로 이루어지는 래치 회로로 구성된다. Of this SRAM memory cell is composed of a latch circuit formed of the conventional two transfer transistors, two driver transistors, and two load transistors. 도 1은 상기 SRAM 셀의 회로도를 도시한 것이다. Figure 1 shows a circuit diagram of the SRAM cell.

도 1에 도시되어 있는 바와 같이, 상기 SRAM 셀은 전원단자(Vcc)와 접지단자(Gnd) 사이에 병렬연결되어 있으며, 2개의 전송 트랜지스터(T10, T60), 2개의 구동 트랜지스터(T30, T50), 및 2개의 부하 트랜지스터(T20, T40)로 구성된다. As shown in Figure 1, the SRAM cell is connected in parallel between the power supply terminal (Vcc) and the ground terminal (Gnd), 2 of the transfer transistor (T10, T60), 2 of the driving transistor (T30, T50) and 2 consists of two load transistors (T20, T40).

제1부하 트랜지스터(T20) 및 제1구동 트랜지스터(T30)는 제1인버터(200)를 구성하며, 제2부하 트랜지스터(T40) 및 제2구동 트랜지스터(T50)는 제2인버터(300)를 구성한다. A first load transistor (T20) and the first driving transistor (T30) constitutes a first inverter 200, a second load transistor (T40) and the second driving transistor (T50) constitutes a second inverter (300) do. 상기 한 쌍의 인버터 즉, 제1인버터(200) 및 제2인버터(300)는 하나의 래치 회로를 구성하기 위하여, 제1인버터의 입력단(110)이 상기 제2인버터의 출력단(100)과 연결되고(80), 상기 제2인버터의 입력단(120)은 상기 제1인버터의 출력단(90)과 연결된다. To form an inverter that is, a first inverter 200 and second inverter 300 is a latch circuit of the pair, an input terminal 110 of the first inverter is connected to the output end 100 of the second inverter and 80, an input terminal 120 of the second inverter is connected to the output terminal 90 of the first inverter. 이와 같이, 상기 한 쌍의 인버터(200, 300)는 래치 형태를 이루기 위하여 그의 입력단과 출력단이 크로스 커플 라인(70, 80)으로 연결되어 있다. In this way, the inverter (200, 300) of the pair is his input and output to achieve a latch type connection to the cross-coupling lines (70, 80).

상기 각각의 인버터의 출력단(또는 입력단)은 그 소오스 영역(또는 드레인 영역)이 각각 접속된 제1전송 트랜지스터(T10) 및 제2전송 트랜지스터(T60)와 연결된다. An output terminal of each of the inverter (or the input terminal) is connected with the source region (or drain region), the first transfer transistor (T10) and a second transfer transistor (T60) respectively connected.

상기 제1전송 트랜지스터(T10)의 드레인 영역(또는 소오스 영역) 및 상기 제2전송 트랜지스터(T60)의 드레인 영역(또는 소오스 영역)은 각각 제1비트라인(Bit) 및 제2비트라인( Said first drain region of the transfer transistor (T10) (or a source region) and a drain region of the second transfer transistor (T60) (or source region), respectively the first bit line (Bit) and the second bit line ( )에 연결된다. ) It is connected to.

상기 제1전송 트랜지스터(T10)의 게이트 영역 및 상기 제2전송 트랜지스터(T60)의 게이트 영역은 각각 동일한 워드라인(WL)에 연결된다. A gate region of the first transfer transistor (T10) the gate region and the second transfer transistor (T60) is connected to the same word line (WL), respectively.

상기 SRAM 셀의 트랜지스터에서 IDDQ 불량을 유발하는 오프 전류가 증가하는 경우, 상기 SRAM을 사용하는 소자의 IDDQ 누설 전류가 증가하게 되어, 소자 전체의 전력소모가 증가하고, 오동작을 일으켜 신뢰성을 떨어뜨리게 된다. If the off-current to cause the IDDQ defects in the transistors of the SRAM cells increase, it becomes an IDDQ leakage current of the device using the SRAM is increased, the whole device power consumption increases, and is causing a malfunction tteurige reduce the reliability . 따라서, SRAM 셀의 트랜지스터의 오프 전류를 측정하여 SRAM 셀을 테스트할 필요가 있다. Thus, there is by measuring the off current of the SRAM cell transistors is required to test the SRAM cell.

종래에는 개별 소자로 구성된 하나의 트랜지스터 패턴에서 오프 전류를 측정하거나, SRAM 셀을 구성하는 트랜지스터 중 하나의 트랜지스터에 대한 오프 전류를 측정하는 방법을 사용하였다. It is conventional to use a method of measuring the off current of the one transistor of the transistor constituting one measure or, SRAM cell, the OFF-state current in the transistor pattern consisting of discrete elements. 그러나, 이와 같이 하나의 트랜지스트에 대한 검사만으로는 SRAM 셀 어레이의 IDDQ 불량을 예측하기가 어렵다. However, this way is hard to predict the IDDQ defects in the SRAM cell array only check for a transient registry.

본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명에서는 SRAM 셀을 테스트하기 위하여 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한 변형된 SRAM 셀을 SRAM 테스트용 셀로서 사용한다. The present invention been made in view of solving the problems of the prior art as described above, in the present invention, the modified SRAM each input terminal and an output terminal of the pair to test the SRAM cell inverters which are not mutually connected by cross-coupling It uses a cell as a test cell for SRAM. 상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM에 대한 테스트를 용이하게 수행할 수 있다. By using the test for the SRAM cells, it is possible to measure the off-state current of each transistor, such as, for example, a load transistor, the driver transistor and the transfer transistor of the SRAM, easily perform the test for the SRAM.

따라서, 본 발명의 목적은 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀 및 SRAM 셀 테스트 방법을 제공하기 위한 것이다. Accordingly, it is an object of the present invention to provide a cell and a SRAM cell test method for SRAM test for testing the SRAM cell.

본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서, The present invention, two driving transistors and two comprise a load transistor of the pair is connected to the latch type inverter, and two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit lines includes the gate of the respective transfer transistors in the SRAM cell for testing to test the SRAM cells that are connected to the same word line,

두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되, Includes two driving transistors and two load transistor pair of the inverter consisting of, and the two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit line, wherein each transfer transistor the gate is connected to a capping the same word line,

상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 SRAM 테스트용 셀에 관한 것이다. Each input end and an output end of the pair of inverter is directed to a cell for SRAM test which are not connected by cross-coupling to accomplish a latch type.

상기 SRAM 테스트용 셀은, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결될 수 있다. The SRAM cell for testing, so that the same bias voltage to each input terminal of said pair of inverters can be applied at the same time, the input end of said each inverter may be connected to each other.

또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서, In addition, one two to the invention, respectively connected to two driver transistors and two comprise a load transistor of the pair is connected to the latch type inverter, and the first bit of the output of the respective inverter line and a second bit line comprising a transfer transistor, a gate of each of the transfer transistor is a method for testing the SRAM cells that are connected to the same word line,

래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a); At an input end and an output end of said pair of inverters connected with each other to effect cross-coupling of the latch type, the step of insulating the cross-coupling line (a);

상기 인버터의 출력단을 접지시키는 단계(b); Step (b) to ground the output terminal of the inverter;

상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c); Applying a high voltage to the bit line in which the transfer transistor is connected to (c);

상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); Applying a low voltage to the word line that is connected to the gate of the transfer transistor (d); And

상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다. It relates to an SRAM cell, the test method comprising the step (e) for measuring the current flowing off via the transfer transistor.

또한, 본 발명은, 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서, In addition, one two to the invention, respectively connected to two driver transistors and two comprise a load transistor of the pair is connected to the latch type inverter, and the first bit of the output of the respective inverter line and a second bit line comprising a transfer transistor, a gate of each of the transfer transistor is a method for testing the SRAM cells that are connected to the same word line,

래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a); At an input end and an output end of said pair of inverters connected with each other to effect cross-coupling of the latch type, the step of insulating the cross-coupling line (a);

상기 인버터의 출력단을 플로팅(floating)시키는 단계(b); Step (b) to the output terminal of the inverter floating (floating);

상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); Applying a bias voltage to the input end of the inverter (c); And

상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다. It relates to an SRAM cell, the test method comprising the step (d) measuring the current flowing off via the load transistor or the driving transistor of the inverter.

상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다. In the above method, in the step (d) the case of applying a high voltage as the bias voltage in step (c) to measure the off current flowing through the driving transistor of the inverter.

또한, 상기 방법에 있어서, 상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다. In the above method, in the step (d) the case of applying a low voltage as the bias voltage in step (c) to measure the off current flowing through the load transistor of the inverter.

또한, 상기 방법에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함할 수 있다. In the above method, so that the same bias voltage to each input terminal of said pair of inverters can be applied at the same time, it may further comprise the step (aa) to interconnect the input terminals of the respective inverters.

또한 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서, In addition, the present invention provides a method for testing an SRAM cell using the test for the SRAM cell,

상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a); The step of grounding the output terminal of the inverter of the SRAM cell for test (a);

상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b); Applying a high voltage to the bit line in which the transfer transistor is connected to (b);

상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); Applying a low voltage to the word line that is connected to the gate of the transfer transistor (c); And

상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다. It relates to an SRAM cell, the test method comprising the step (d) measuring the current flowing off via the transfer transistor.

또한, 본 발명은, 상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서, In addition, the present invention is a method for testing a SRAM cell using a test for the SRAM cell,

상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a); The step of floating the output terminal of the inverter of the SRAM cell for test (a);

상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); Step (b) for applying a bias voltage to the input end of the inverter; And

상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 SRAM 셀 테스트 방법에 관한 것이다. It relates to an SRAM cell, the test method comprising the step (c) to measure the off current flowing through the load transistor or the driving transistor of the inverter.

상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다. In the method, in the case of applying a high voltage as a bias voltage in the step (b), may in step (c) to measure the off current flowing through the driving transistor of the inverter.

또한, 상기 방법에 있어서, 상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하는 경우, 상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정할 수 있다. In the above method, in the case of applying a low voltage as a bias voltage in the step (b), may in step (c) to measure the off current flowing through the load transistor of the inverter.

또한, 본 발명은, 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼로서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 추가로 상기 SRAM 테스트용 셀이 복수개 구비되어 있는 반도체 웨이퍼에 관한 것이다. In addition, the present invention provides a semiconductor wafer that is provided with the SRAM cell array is used as a memory chip, to the SRAM cell for the test to add to test the SRAM cell array of the semiconductor wafer that is provided with a plurality. 상기 웨이퍼 상에, 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 전술한 바와 같은 SRAM 테스트용 셀을 복수개 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다. On the wafer, by fabricating the SRAM cell array is used as a memory chip, a plurality of for SRAM test cell as described above, separately, test the plurality of SRAM test cell for, testing the SRAM cell array on the same wafer can do.

상기 SRAM 테스트용 셀은, 정상적인 SRAM 셀을 제조하는 패턴에서 금속 및 접점의 패턴만을 변경함으로써 용이하게 제조할 수 있다. The SRAM cell test can be easily produced by changing only the pattern of the metal contact and the pattern for producing a normal SRAM cell.

이하에서는, 도면을 참조하여 본 발명에 따른 SRAM 테스트용 셀 및 SRAM 테스트 방법의 예를 구체적으로 설명한다. Hereinafter, an example of the SRAM cell and the SRAM test method for testing according to the present invention with reference to the drawings in detail. 그러나, 본 발명이 하기 실시예에 의하여 제한되는 것은 아니다. However, it is not limited by the embodiment to the present invention.

도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도이다. 2 is a circuit diagram of a first aspect of the SRAM test cell according to the present invention.

상기 SRAM 테스트용 셀은 도 1과 같은 통상의 SRAM 셀에서 한 쌍의 인버터(200, 300)의 각각의 입력단(110, 120)과 출력단(90, 100)이 래치 형태를 이루기 위한 크로스 커플(70, 80)로 연결되어 있지 아니하다. The SRAM test cell is an ordinary pair of inverters cross-coupling to accomplish a respective input terminal (110, 120) and an output terminal (90, 100) is latched in the form of 200 and 300 in an SRAM cell, such as 1 (70 for it is not not connected, 80). 단지, 두 개의 구동 트랜지스터(T30, T50)와 두 개의 부하 트랜지스터(T20, T40)로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단(90, 100)을 제1비트라인(Bit) 및 제2비트라인( Only, two driver transistors (T30, T50) and two load transistors (T20, T40) pair of inverters, and an output terminal (90, 100) of each of the inverter consisting of a first bit line (Bit) and the second bit lines ( )에 각각 연결하는 두 개의 전송 트랜지스터(T10, T60)를 포함하며, 상기 각각의 전송 트랜지스터(T10, T60)의 게이트는 동일 워드라인(WL)에 연결된다. ) To include the two transfer transistors (T10, T60), respectively, and connecting the gate of each of the transfer transistors (T10, T60) is connected to the same word line (WL).

상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다. Method for testing an SRAM cell using the test for the SRAM cell is as follows.

먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)과 전송 트랜지스터(T10, T60)가 연결되어 있는 접점을 접지시킨다. First, the ground contacts in the SRAM cell of the test output terminal of the inverter for (90, 100) and a transfer transistor (T10, T60) is connected. 이후, 상기 전송 트랜지스터(T10, T60)가 연결되어 있는 비트라인(Bit)에 하이 전압을 인가한다. Thereafter, applying a high voltage to the bit line (Bit) with the transfer transistor (T10, T60) are connected. 또한, 상기 전송 트랜지스터(T10, T60)의 게이트에 연결되어 있는 워드라인(WL)에 로우 전압을 인가한다. In addition, it is applying a low voltage to a word line (WL) connected to the gate of the transfer transistor (T10, T60). 이후, 상기 전송 트랜지스터(T10, T60)를 통하여 흐르는 오프 전류를 모니터링하여, SRAM 셀을 테스트한다. Then, by monitoring the off-state current flows through the transfer transistor (T10, T60), and testing the SRAM cell. 도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터(T10)와의 연결 접점인 인버터의 출력단(90)을 접지시키고, 제1비트라인(Bit)에 하이 전압을 인가하며, 워드라인(WL)에는 로우 전압을 인가하여, 상기 전송 트랜지스터(T10)의 오프 전류를 측정하는 회로 구성도를 도시한 것이다. Figure 3 applies a high voltage to the transfer transistor (T10) connected to the contact a ground to the output terminal 90 of the inverter and a first bit line (Bit) with the SRAM test cell for the Figure 2, the word line (WL) There will be one to be applied to the low voltage, the circuit configuration for measuring the off current of the transfer transistor (T10) shown.

도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도이다. 4 is a circuit diagram of the second embodiment of the SRAM test cell according to the present invention. 상기 SRAM 테스트용 셀은, 도 2에 도시한 SRAM 테스트용 셀에서, 상기 한 쌍의 인버터의 각각의 입력단(110, 120)에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단(110, 120)이 서로 연결되어 있다. The SRAM test cell for is a SRAM in the test cell for, so that the same bias voltage to each of the input terminals 110,120 of the pair of inverters can be applied at the same time, the input terminal of each of the inverter shown in FIG. 2 ( 110, 120) are connected to each other.

상기 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법은 다음과 같다. Method for testing an SRAM cell using the test for the SRAM cell is as follows.

먼저, 상기 SRAM 테스트용 셀의 인버터의 출력단(90, 100)을 플로팅시킨다. First, the floating output stage (90, 100) of the inverter of the SRAM cell for testing. 즉, 워드라인(WL) 및 비트라인(Bit, That is, the word line (WL) and bit lines (Bit, )을 플로팅시킨다. ) To thereby float. 이후, 상기 인버터의 입력단(110, 120)에 바이어스 전압을 인가한다. Thereafter, applying a bias voltage to an input terminal (110, 120) of the inverter. 이후, 상기 인버터의 부하 트랜지스터(T20, T40) 또는 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 모니터링하여 SRAM 셀을 테스트한다. Then, monitoring the off current flowing through the load transistor (T20, T40) or the driving transistor (T30, T50) of the inverter to test the SRAM cell.

도 5에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 하이 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 온되고, 구동 트랜지스터(T30, T50)는 오프된다. As shown in Figure 5, in the case of applying a high voltage as the bias voltage applied to the input terminal (110, 120) of the inverter, and load transistors (T20, T40) is turned on, the driving transistor (T30, T50) is off. 따라서, 상기 구동 트랜지스터(T30, T50)를 통하여 흐르는 오프 전류를 측정할 수 있다. Therefore, it is possible to measure the current flowing off through the driving transistor (T30, T50).

또한, 도 6에 도시되어 있는 바와 같이, 상기 인버터의 입력단(110, 120)에 인가하는 바이어스 전압으로서 로우 전압을 인가하는 경우, 부하 트랜지스터(T20, T40)는 오프되고, 구동 트랜지스터(T30, T50)는 온된다. In addition, as shown in Figure 6, when applying a low voltage as the bias voltage applied to the input terminal (110, 120) of the inverter, and load transistors (T20, T40) is turned off, the driving transistor (T30, T50 ) it is turned on. 따라서, 상기 부하 트랜지스터(T20, T40)를 통하여 흐르는 오프 전류를 측정할 수 있다. Therefore, it is possible to measure the flowing off current through the load transistor (T20, T40).

전술한 본 발명에 따른 실시예는 상술한 것으로 한정되지 않고, 본 발명과 관련하여 통상의 지식을 가진자가 자명한 범위내에서 여러 가지 대안, 수정 및 변경하여 실시할 수 있다. Embodiment according to the present invention described above can be carried out not limited to the above, to various alternatives, modifications and variations within the self-evident of ordinary skill in conjunction with the scope of the present invention.

본 발명에 따른 SRAM 테스트용 셀은, 한 쌍의 인버터의 각각의 입력단 및 출력단이 서로 크로스 커플로 연결되어 있지 아니한, 변형된 형태의 SRAM 셀이다. SRAM test cell according to the present invention, which are not to each other, each of the inputs and outputs of a pair of inverters connected with cross-coupling, the SRAM cell variations.

상기 SRAM 테스트용 셀을 이용함으로써, SRAM의 각 트랜지스터, 예를 들어, 부하 트랜지스터, 구동 트랜지스터 및 전송 트랜지스터 등의 오프 전류를 측정하여, 상기 SRAM 테스트를 용이하게 수행할 수 있다. By using the test for the SRAM cells, it is possible to measure the off-state current of each transistor, such as, for example, a load transistor, the driver transistor and the transfer transistor of the SRAM, the SRAM easily perform the test. 또한, 상기 SRAM 테스트용 셀을 SRAM 셀이 제조되는 웨이퍼 (또는 칩)의 소정 부분에 함께 제조함으로써, 상기 SRAM 셀의 성능을 용이하게 테스트할 수 있다. Further, by producing with the test for the SRAM cell on a predetermined portion of the wafer (or chip) that is manufacturing the SRAM cell, the performance of the SRAM cell can be easily tested.

또한, 본 발명에 따르면, 반도체 웨이퍼 상에 메모리 칩으로서 사용되는 SRAM 셀 어레이와는 별개로 예를 들어, 수백 내지 수천 개의 SRAM 테스트용 셀을 제조하고, 상기 복수의 SRAM 테스트용 셀을 테스트함으로써, 동일 웨이퍼 상의 상기 SRAM 셀 어레이를 테스트할 수 있다. Also, by, according to the present invention, apart from the SRAM cell array is used as the memory chips on a semiconductor wafer, for example, and several hundreds to manufacture thousands of SRAM test cell for, testing the plurality of SRAM test cell for, It can be tested for the SRAM cell array on the same wafer. 이와 같이 복수의 셀 어레이를 테스트할 수 있기 때문에, 하나의 셀 만을 테스트할 때보다 더욱 신뢰할만한 테스트를 수행할 수 있다. It is possible to test a plurality of cell arrays as described above, it is possible to perform tests worth more reliably than if only one test cell.

특히, 메모리 셀 제조 시 패턴의 밀도 차이에 따른 공정 현상의 차이가 존재하여, 패턴의 내부 중앙과 외각 영역의 공정 현상의 차이가 발생할 수 있으나, 복수의 테스트용 셀을 이용하여 오프 전류를 모니터링할 수 있다. In particular, the memory cell by the difference between the process development according to the density difference between the manufacture of the pattern is present, may cause differences in process development of the pattern inside the center and the outer region, but to monitor the off current by using a plurality of cells for testing can. 오프 전류를 모니터링하는 것이므로, 수 천개의 SRAM 셀에 대해서도 모니터링이 가능하고, 지수단위로 데이터를 관리할 수 있다. Since for monitoring the off-current, there is also a SRAM cell can be thousands of monitoring, and management data to the index unit.

도 1은 SRAM 셀의 회로도. 1 is a circuit diagram of the SRAM cell.

도 2는 본 발명에 따른 제1형태의 SRAM 테스트용 셀의 회로도. Figure 2 is a circuit diagram of a first aspect of the SRAM test cell according to the present invention.

도 3은 상기 도 2의 SRAM 테스트용 셀에서 전송 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도. 3 is a circuit for measuring the off current of the transfer transistor in the SRAM of Figure 2 for the test cell configuration FIG.

도 4는 본 발명에 따른 제2형태의 SRAM 테스트용 셀의 회로도 Figure 4 is a circuit diagram of a second aspect of the SRAM test cell according to the present invention

도 5는 상기 도 4의 SRAM 테스트용 셀에서 구동 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도. 5 is a circuit for measuring the off current of the driving transistor in the SRAM for a test of the Figure 4 cell block diagram.

도 6은 상기 도 4의 SRAM 테스트용 셀에서 부하 트랜지스터의 오프 전류를 측정하기 위한 회로 구성도. 6 is a circuit for measuring the off current of the load transistor in the SRAM for a test of the Figure 4 configuration of the cell.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

T10, T60 : 전송 트랜지스터 T20, T40 : 부하 트랜지스터 T10, T60: the transfer transistors T20, T40: load transistor

T30, T50 : 구동 트랜지스터 200 : 제1인버터 T30, T50: the driver transistor 200: first inverter

90 : 제1인버터의 출력단 110 : 제1인버터의 입력단 90: the output terminal of the first inverter 110: the input terminal of the first inverter

300 : 제2인버터 100 : 제2인버터의 출력단 300: second inverter 100: the output terminal of the second inverter

120 : 제2인버터의 입력단 Bit : 제1비트라인 120: Bit input of a second inverter comprising: a first bit line

: 제2비트라인 WL : 워드라인 : Second bit line WL: wordline

Claims (12)

  1. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하기 위한 SRAM 테스트용 셀에 있어서, Two driving transistors and two comprise a load transistor of a pair of inverters connected in latch form, and includes two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit line, the gate of the respective transfer transistors in the SRAM cell for testing to test the SRAM cells that are connected to the same word line,
    두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어진 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있되, Includes two driving transistors and two load transistor pair of the inverter consisting of, and the two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit line, wherein each transfer transistor the gate is connected to a capping the same word line,
    상기 한 쌍의 인버터의 각각의 입력단과 출력단은 래치 형태를 이루기 위한 크로스 커플로 연결되어 있지 아니한 것을 특징으로 하는 SRAM 테스트용 셀. SRAM cell for testing, characterized in that each of which have an input end and an output end of said pair of inverters are not connected by cross-coupling to accomplish a latch type.
  2. 제 1 항에 있어서, 상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단이 서로 연결되어 있는 것을 특징으로 하는 SRAM 테스트용 셀. According to claim 1, so that the same bias voltage to each input terminal of said pair of inverters can be applied at the same time, SRAM test cell for which the input end of the respective drive, characterized in that they are connected.
  3. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서, Two driving transistors and two comprise a load transistor of a pair of inverters connected in latch form, and includes two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit line, the gate of each of the transfer transistor is a method for testing the SRAM cells that are connected to the same word line,
    래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a); At an input end and an output end of said pair of inverters connected with each other to effect cross-coupling of the latch type, the step of insulating the cross-coupling line (a);
    상기 인버터의 출력단을 접지시키는 단계(b); Step (b) to ground the output terminal of the inverter;
    상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(c); Applying a high voltage to the bit line in which the transfer transistor is connected to (c);
    상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(d); Applying a low voltage to the word line that is connected to the gate of the transfer transistor (d); And
    상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(e)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method comprising the step (e) for measuring the current flowing off via the transfer transistor.
  4. 두 개의 구동 트랜지스터와 두 개의 부하 트랜지스터로 이루어지고 래치 형태로 연결된 한 쌍의 인버터, 및 상기 각각의 인버터의 출력단을 제1비트라인 및 제2비트라인에 각각 연결하는 두 개의 전송 트랜지스터를 포함하며, 상기 각각의 전송 트랜지스터의 게이트는 동일 워드라인에 연결되어 있는 SRAM 셀을 테스트하는 방법으로서, Two driving transistors and two comprise a load transistor of a pair of inverters connected in latch form, and includes two transfer transistors for connecting each of the output end of said each inverter to a first bit line and second bit line, the gate of each of the transfer transistor is a method for testing the SRAM cells that are connected to the same word line,
    래치 형태를 이루기 위하여 서로 크로스 커플로 연결되어 있는 상기 한 쌍의 인버터의 입력단과 출력단에서, 상기 크로스 커플 라인을 절연시키는 단계(a); At an input end and an output end of said pair of inverters connected with each other to effect cross-coupling of the latch type, the step of insulating the cross-coupling line (a);
    상기 인버터의 출력단을 플로팅(floating)시키는 단계(b); Step (b) to the output terminal of the inverter floating (floating);
    상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(c); Applying a bias voltage to the input end of the inverter (c); And
    상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method comprising the step (d) measuring the current flowing off via the load transistor or the driving transistor of the inverter.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 단계(c)에서 바이어스 전압으로서 하이 전압을 인가하고, Applying a high voltage as the bias voltage in step (c), and
    상기 단계(d)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method, characterized in that for measuring the off current flowing through the driving transistor of the inverter in the above step (d).
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 단계(c)에서 바이어스 전압으로서 로우 전압을 인가하고, Applying a low voltage as the bias voltage in step (c), and
    상기 단계(d)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method, characterized in that for measuring the off current flowing through the load transistor of the inverter in the above step (d).
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 있어서, A method according to any one of claims 4 to 6,
    상기 한 쌍의 인버터의 각각의 입력단에 동일한 바이어스 전압이 동시에 인가될 수 있도록, 상기 각각의 인버터의 입력단을 서로 연결하는 단계(aa)를 더 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법. So that the same bias voltage to each input terminal of said pair of inverters can be applied at the same time, SRAM cell test method according to claim 1, further comprising the step (aa) to interconnect the input terminals of the respective inverters.
  8. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서, A method for testing an SRAM cell using the test for the SRAM cell according to one of the preceding claims,
    상기 SRAM 테스트용 셀의 인버터의 출력단을 접지시키는 단계(a); The step of grounding the output terminal of the inverter of the SRAM cell for test (a);
    상기 전송 트랜지스터가 연결되어 있는 비트라인에 하이 전압을 인가하는 단계(b); Applying a high voltage to the bit line in which the transfer transistor is connected to (b);
    상기 전송 트랜지스터의 게이트에 연결되어 있는 워드 라인에 로우 전압을 인가하는 단계(c); Applying a low voltage to the word line that is connected to the gate of the transfer transistor (c); And
    상기 전송 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(d)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method comprising the step (d) measuring the current flowing off via the transfer transistor.
  9. 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀을 이용하여 SRAM 셀을 테스트하는 방법으로서, A method for testing an SRAM cell using the test for the SRAM cell according to one of the preceding claims,
    상기 SRAM 테스트용 셀의 인버터의 출력단을 플로팅시키는 단계(a); The step of floating the output terminal of the inverter of the SRAM cell for test (a);
    상기 인버터의 입력단에 바이어스 전압을 인가하는 단계(b); Step (b) for applying a bias voltage to the input end of the inverter; And
    상기 인버터의 부하 트랜지스터 또는 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 단계(c)를 포함하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method comprising the step (c) to measure the off current flowing through the load transistor or the driving transistor of the inverter.
  10. 제 9 항에 있어서, 10. The method of claim 9,
    상기 단계(b)에서 바이어스 전압으로서 하이 전압을 인가하고, Applying a high voltage as the bias voltage in step (b), and
    상기 단계(c)에서 상기 인버터의 구동 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method, characterized in that for measuring the off current flowing through the driving transistor of the inverter in the above step (c).
  11. 제 9 항에 있어서, 10. The method of claim 9,
    상기 단계(b)에서 바이어스 전압으로서 로우 전압을 인가하고, Applying a low voltage as the bias voltage in step (b), and
    상기 단계(c)에서 상기 인버터의 부하 트랜지스터를 통하여 흐르는 오프 전류를 측정하는 것을 특징으로 하는 SRAM 셀 테스트 방법. SRAM cell test method, characterized in that for measuring the off current flowing through the load transistor of the inverter in the above step (c).
  12. 메모리 칩으로서 사용되는 SRAM 셀 어레이가 구비되어 있는 반도체 웨이퍼에 있어서, 상기 SRAM 셀 어레이를 테스트할 수 있도록 상기 제 1 항 또는 제 2 항에 따른 SRAM 테스트용 셀이 복수개 구비되어 있는 것을 특징으로 하는 반도체 웨이퍼. A semiconductor wafer is provided with the SRAM cell array is used as a memory chip, a semiconductor, characterized in that to test the SRAM cell array in the for SRAM test cell according to the claim 1 or 2 is provided with a plurality of wafer.
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Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009114680A2 (en) * 2008-03-13 2009-09-17 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US8030689B2 (en) * 2006-03-09 2011-10-04 Tela Innovations, Inc. Integrated circuit device and associated layout including separated diffusion regions of different type each having four gate electrodes with each of two complementary gate electrode pairs formed from respective linear conductive segment
US8188469B2 (en) 2008-07-17 2012-05-29 Samsung Electronics Co., Ltd. Test device and a semiconductor integrated circuit device
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires

Cited By (70)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9905576B2 (en) 2006-03-09 2018-02-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first metal structures
US9754878B2 (en) 2006-03-09 2017-09-05 Tela Innovations, Inc. Semiconductor chip including a chip level based on a layout that includes both regular and irregular wires
US8030689B2 (en) * 2006-03-09 2011-10-04 Tela Innovations, Inc. Integrated circuit device and associated layout including separated diffusion regions of different type each having four gate electrodes with each of two complementary gate electrode pairs formed from respective linear conductive segment
US8058671B2 (en) * 2006-03-09 2011-11-15 Tela Innovations, Inc. Semiconductor device having at least three linear-shaped electrode level conductive features of equal length positioned side-by-side at equal pitch
US10217763B2 (en) 2006-03-09 2019-02-26 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features of rectangular shape on gate horizontal grid and first-metal structures of rectangular shape on at least eight first-metal gridlines of first-metal vertical grid
US9741719B2 (en) 2006-03-09 2017-08-22 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9859277B2 (en) 2006-03-09 2018-01-02 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US10230377B2 (en) 2006-03-09 2019-03-12 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US9673825B2 (en) 2006-03-09 2017-06-06 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US10141335B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor CIP including region having rectangular-shaped gate structures and first metal structures
US9589091B2 (en) 2006-03-09 2017-03-07 Tela Innovations, Inc. Scalable meta-data objects
US9917056B2 (en) 2006-03-09 2018-03-13 Tela Innovations, Inc. Coarse grid design methods and structures
US9425272B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including four transistors of first transistor type and four transistors of second transistor type with electrical connections between various transistors and methods for manufacturing the same
US9425145B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9425273B2 (en) 2006-03-09 2016-08-23 Tela Innovations, Inc. Semiconductor chip including integrated circuit including at least five gate level conductive structures having particular spatial and electrical relationship and method for manufacturing the same
US8921896B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit including linear gate electrode structures having different extension distances beyond contact
US8921897B2 (en) 2006-03-09 2014-12-30 Tela Innovations, Inc. Integrated circuit with gate electrode conductive structures having offset ends
US8946781B2 (en) 2006-03-09 2015-02-03 Tela Innovations, Inc. Integrated circuit including gate electrode conductive structures with different extension distances beyond contact
US8952425B2 (en) 2006-03-09 2015-02-10 Tela Innovations, Inc. Integrated circuit including at least four linear-shaped conductive structures having extending portions of different length
US10141334B2 (en) 2006-03-09 2018-11-27 Tela Innovations, Inc. Semiconductor chip including region having rectangular-shaped gate structures and first-metal structures
US9336344B2 (en) 2006-03-09 2016-05-10 Tela Innovations, Inc. Coarse grid design methods and structures
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US9711495B2 (en) 2006-03-09 2017-07-18 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9240413B2 (en) 2006-03-09 2016-01-19 Tela Innovations, Inc. Methods, structures, and designs for self-aligning local interconnects used in integrated circuits
US9443947B2 (en) 2006-03-09 2016-09-13 Tela Innovations, Inc. Semiconductor chip including region having integrated circuit transistor gate electrodes formed by various conductive structures of specified shape and position and method for manufacturing the same
US10186523B2 (en) 2006-03-09 2019-01-22 Tela Innovations, Inc. Semiconductor chip having region including gate electrode features formed in part from rectangular layout shapes on gate horizontal grid and first-metal structures formed in part from rectangular layout shapes on at least eight first-metal gridlines of first-metal vertical grid
US9633987B2 (en) 2007-03-05 2017-04-25 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US10074640B2 (en) 2007-03-05 2018-09-11 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
US9424387B2 (en) 2007-03-07 2016-08-23 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9910950B2 (en) 2007-03-07 2018-03-06 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US9595515B2 (en) 2007-03-07 2017-03-14 Tela Innovations, Inc. Semiconductor chip including integrated circuit defined within dynamic array section
US8966424B2 (en) 2007-03-07 2015-02-24 Tela Innovations, Inc. Methods for cell phasing and placement in dynamic array architecture and implementation of the same
US7917879B2 (en) * 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US9281371B2 (en) 2007-12-13 2016-03-08 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8951916B2 (en) 2007-12-13 2015-02-10 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9818747B2 (en) 2007-12-13 2017-11-14 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US9202779B2 (en) 2008-01-31 2015-12-01 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US9530734B2 (en) 2008-01-31 2016-12-27 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US8866197B2 (en) 2008-03-13 2014-10-21 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with at least two gate electrodes electrically connected to each other through another transistor forming gate level feature
US8835989B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate electrode placement specifications
US8872283B2 (en) 2008-03-13 2014-10-28 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with shared diffusion regions on opposite sides of two-transistor-forming gate level feature
US9081931B2 (en) 2008-03-13 2015-07-14 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track and gate node connection through single interconnect layer
US10020321B2 (en) 2008-03-13 2018-07-10 Tela Innovations, Inc. Cross-coupled transistor circuit defined on two gate electrode tracks
US9536899B2 (en) 2008-03-13 2017-01-03 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US8853794B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit within semiconductor chip including cross-coupled transistor configuration
US8853793B2 (en) 2008-03-13 2014-10-07 Tela Innovations, Inc. Integrated circuit including gate electrode level region including cross-coupled transistors having gate contacts located over inner portion of gate electrode level region and offset gate level feature line ends
US9245081B2 (en) 2008-03-13 2016-01-26 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least nine linear-shaped conductive structures collectively forming gate electrodes of at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
US8847331B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Semiconductor chip including region having cross-coupled transistor configuration with offset electrical connection areas on gate electrode forming conductive structures and at least two different inner extension distances of gate electrode forming conductive structures
US8847329B2 (en) 2008-03-13 2014-09-30 Tela Innovations, Inc. Cross-coupled transistor circuit defined having diffusion regions of common node on opposing sides of same gate electrode track with at least two non-inner positioned gate contacts
US8836045B2 (en) 2008-03-13 2014-09-16 Tela Innovations, Inc. Cross-coupled transistor circuit having diffusion regions of common node on opposing sides of same gate electrode track
US9117050B2 (en) 2008-03-13 2015-08-25 Tela Innovations, Inc. Integrated circuit including cross-coupled transistors having gate electrodes formed within gate level feature layout channels with gate contact position and offset specifications
TWI416710B (en) * 2008-03-13 2013-11-21 Tela Innovations Inc Cross-coupled transistor layouts in restricted gate level layout architecture
US9208279B2 (en) 2008-03-13 2015-12-08 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including linear-shaped conductive structures having electrical connection areas located within inner region between transistors of different type and associated methods
WO2009114680A3 (en) * 2008-03-13 2009-12-17 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9213792B2 (en) 2008-03-13 2015-12-15 Tela Innovations, Inc. Semiconductor chip including digital logic circuit including at least six transistors with some transistors forming cross-coupled transistor configuration and associated methods
WO2009114680A2 (en) * 2008-03-13 2009-09-17 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US9871056B2 (en) 2008-03-13 2018-01-16 Tela Innovations, Inc. Semiconductor chip including integrated circuit having cross-coupled transistor configuration and method for manufacturing the same
US9779200B2 (en) 2008-03-27 2017-10-03 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US9390215B2 (en) 2008-03-27 2016-07-12 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
US8188469B2 (en) 2008-07-17 2012-05-29 Samsung Electronics Co., Ltd. Test device and a semiconductor integrated circuit device
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8863063B2 (en) 2009-05-06 2014-10-14 Tela Innovations, Inc. Finfet transistor circuit
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US9269702B2 (en) 2009-10-13 2016-02-23 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the same
US9530795B2 (en) 2009-10-13 2016-12-27 Tela Innovations, Inc. Methods for cell boundary encroachment and semiconductor devices implementing the same
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US9704845B2 (en) 2010-11-12 2017-07-11 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same

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KR100516226B1 (en) 2005-09-23

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