KR20050028531A - Thin film transistor substrate and method of manufacturing the same - Google Patents

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이제민
조관영
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송인호
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강성철
강호민
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Abstract

A TFT(thin film transistor) substrate is provided to prevent a lower interconnection from being damaged in an etch process and prevent foreign substances from being caught in a probe in a gross test by forming a pixel electrode composed of a dual layer of an IZO(indium tin oxide) layer and an ITO(indium zinc oxide) layer. An insulation substrate(10) is prepared. The first signal line is formed on the insulation substrate. The first insulation layer is formed on the first signal line. The second signal line crosses the first signal line, formed on the first insulation layer. A TFT is electrically connected to the first and second signal lines. The second insulation layer is formed on the TFT, having the first contact hole(76) exposing a predetermined electrode of the TFT. A pixel electrode(82) is formed on the second insulation layer, connected to the predetermined electrode of the TFT through the first contact hole and made of a dual layer composed of an IZO layer(821,861,881) and an ITO layer(822,862,882).

Description

박막 트랜지스터 기판 및 그 제조 방법{THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME} A thin film transistor substrate and a method of manufacturing {THIN FILM TRANSISTOR SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}

본 발명은 배선 구조, 이를 이용하는 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다. The present invention relates to a wiring structure, the thin film transistor substrate and a manufacturing method using the same.

박막 트랜지스터 기판은 액정 표시 장치나 유기 EL(electro luminescence) 표시 장치 등에서 각 화소를 독립적으로 구동하기 위한 회로 기판으로써 사용된다. A thin film transistor substrate is used as a circuit board for driving the respective pixels, etc. The liquid crystal display device or an organic EL (electro luminescence) display device independently. 박막 트랜지스터 기판은 주사 신호를 전달하는 주사 신호 배선 또는 게이트 배선과 화상 신호를 전달하는 화상 신호선 또는 데이터 배선이 형성되어 있고, 게이트 배선 및 데이터 배선과 연결되어 있는 박막 트랜지스터, 박막 트랜지스터와 연결되어 있는 화소 전극, 게이트 배선을 덮어 절연하는 게이트 절연막 및 박막 트랜지스터와 데이터 배선을 덮어 절연하는 보호막 등으로 이루어져 있다. A thin film transistor substrate is a pixel that is connected to the thin film transistor, a thin film transistor that is and the image signal line or a data line for transmitting a scan signal wiring or a gate wiring and an image signal carrying a scanning signal is formed, connected to the gate wirings and the data wirings It consists of the electrode, a protective film, such as insulating cover for insulating the gate line and the gate insulating film covering the thin film transistor and the data line. 박막 트랜지스터는 게이트 배선의 일부인 게이트 전극과 채널을 형성하는 반도체층, 데이터 배선의 일부인 소스 전극과 드레인 전극 및 게이트 절연막과 보호막 등으로 이루어진다. The thin film transistor comprises a semiconductor layer forming the gate electrode and the channel is part of the gate line, the source electrode is part of the data line and the drain electrode and the gate insulating film and the protective film or the like. 박막 트랜지스터는 게이트 배선을 통하여 전달되는 주사 신호에 따라 데이터 배선을 통하여 전달되는 화상 신호를 화소 전극에 전달 또는 차단하는 스위칭 소자이다. A thin film transistor is a switching device for passing or blocking the image signal that is transmitted through the data line to the pixel electrode in accordance with the scan signal transmitted through the gate line.

이러한 박막 트랜지스터 기판을 사용하는 대표적 장치로서 액정 표시 장치가 있는데, 수광형 표시 장치인 액정 표시 장치, 특히 투과형 액정 표시 장치의 박막 트랜지스터 기판에서는 화소 전극 재료로 투명한 도전성 물질을 사용하여야 한다. There is a liquid crystal display device as a representative device using such a thin film transistor substrate, the thin film transistor substrate of the light-receiving type display device is a liquid crystal display device, particularly a transmission type liquid crystal display device to be used for the transparent conductive material as the pixel electrode material. 현재 일반적으로 사용되고 있는 투명 전극 재료로는 ITO(indium tin oxide)와 IZO(indium zinc oxide)가 있는데, 이들은 각각 단점을 가지고 있다. There is currently a transparent electrode material which is generally used is ITO (indium tin oxide) and IZO (indium zinc oxide), they each have drawbacks. ITO의 경우 사진 식각 공정에서 강산을 사용하여 식각해야 하는데, 이러한 강산이 절연막의 핀홀 등을 통하여 침투하여 데이터 또는 게이트 배선을 손상시키는 문제가 있다. In the case of ITO, there is a problem that to be etched with a strong acid in the photolithography process, a strong acid such damage to data or gate wires and the like to penetrate through the insulating film pinhole. 반면, IZO의 경우에는 강산을 사용하지 않더라도 사진 식각이 가능하기 때문에 하부 배선을 손상시키는 문제는 없으나, 게이트 및 데이터 구동 IC를 실장하기 전에 탐침을 이용하여 패널의 이상 유무를 검사하는 그로스 테스트(Gross Test: GT) 단계에서 탐침에 이물질이 끼어 검사를 어렵게 하는 문제점이 있다. On the other hand, in the case of IZO, the gloss test, but a problem of damaging the lower wiring because it can be photo etched without using a strong acid, using the probe prior to mounting the gate and data driving IC checks the presence of error in the panel (Gross test: debris from the probe GT) step, there is a problem difficult to interrupt the test.

본 발명이 이루고자 하는 기술적 과제는 이러한 문제점을 해결하기 위한 것으로서 형성 과정에서 하부 배선을 손상하지 않으며 그로스 테스트도 용이한 박막 트랜지스터 기판을 마련하는 것이다. The present invention is to provide a thin film transistor substrate which does not impair the lower wiring is also easy to test gloss in formation serves to solve this problem.

이러한 과제를 해결하기 위하여 본 발명에서는 IZO 및 ITO의 2중층으로 화소 전극을 형성한다. In the present invention, in order to solve such a problem and a pixel electrode in double layer of ITO and IZO.

구체적으로는 절연 기판, 상기 절연 기판 위에 형성되어 있는 제1 신호선, 상기 제1 신호선 위에 형성되어 있는 제1 절연막, 상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선, 상기 제1 신호선 및 상기 제2 신호선과 전기적으로 연결되어 있는 박막 트랜지스터, 상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막, 상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있으며 IZO층과 ITO층의 이중층으로 이루어져 있는 화소 전극을 포함하는 박막 트랜지스터 기판을 마련한다. Specifically, the insulating substrate, the insulating material is formed over the first insulating film, the first insulating film is formed on the first signal line, the first signal line is formed on the substrate of second signal lines crossing the first signal lines, wherein claim is a thin film transistor, is formed on the thin film transistor, which first signal line and electrically connected to the second signal line is formed on the second insulating film, the second insulating film has a first contact hole exposing a predetermined electrode of the thin film transistor is connected to a predetermined electrode of the thin film transistor through the first contact hole may be provided a thin film transistor substrate including a pixel electrode, which consists of a double layer of the IZO layer and the ITO layer.

여기서, 상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가질 수 있고, 상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 것이 바람직하다. Here, IZO layer serving as the pixel electrode has a thickness between 500Å 1500Å, the ITO layer may have a thickness in the range 50Å 250Å, the thickness of the IZO layer serving as the pixel electrode is 900Å, wherein the ITO layer thickness is preferably 200Å.

이 때, 상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역에 각각 형성되어 있고, 상기 제2 절연막에 의하여 덮여 있는 컬러 필터를 더 포함할 수 있다. At this time, the second and the first signal line and the second signal line are respectively formed in pixel regions defined by intersection, it may further include a color filter is covered by the second insulating film.

또는 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선, 게이트 배선을 덮고 있는 게이트 절연막, 상기 게이트 절연막 위에 형성되어 있는 반도체 패턴, 상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선, 상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, 상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있으며 IZO층 및 ITO층의 이중층으로 형성되어 있는 화소 전극을 포함하는 박막 트랜지스터 기판을 마련한다. Or is formed on the insulating substrate, and the gate lines, and this is formed on the connected gate electrode a gate wiring, a gate overlying the gate line insulating film, said gate insulating film including the semiconductor pattern, are formed separately from each other on the semiconductor pattern and the same a protective film having a first contact hole is connected to the source electrode and the drain electrode, the source electrode made of a layer and the data wire including a data line to define a pixel region by intersecting line and the gate, to expose the drain electrode, the protective film is formed on top, and to provide a thin film transistor substrate including the first pixel electrode is formed by the drain and connected to the electrode double layer of the IZO layer and the ITO layer through the first contact hole.

여기서, 상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가질 수 있고, 상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 것이 바람직하다. Here, IZO layer serving as the pixel electrode has a thickness between 500Å 1500Å, the ITO layer may have a thickness in the range 50Å 250Å, the thickness of the IZO layer serving as the pixel electrode is 900Å, wherein the ITO layer thickness is preferably 200Å.

이 때, 상기 데이터 배선은 상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선과 중첩되어 유지 축전기를 형성하는 유지 축전기용 도전체 패턴을 더 포함할 수 있고, 상기 유지 축전기용 도전체 패턴은 상기 드레인 전극과 연결되어 있을 수 있으며, 상기 보호막은 아크릴계의 유기 물질 또는 4.0 이하의 유전율을 가지는 화학 기상 증착막으로 이루어질 수 있고, 상기 채널부를 제외한 상기 반도체 패턴은 상기 데이터 배선과 동일한 모양으로 형성할 수 있다. At this time, the data line is the gate line or the the gate line and overlapping the sustain electrode lines are formed in the same layer may further include the storage capacitor conductors that form the storage capacitor, wherein the storage capacitor conductors may be connected with the drain electrode, the protective film can be made by chemical vapor deposition layer having a dielectric constant of the organic substances, or 4.0 or less of the acrylic, and the channel of the semiconductor pattern, except parts are to be formed in the same shape as the data line can. 또한, 상기 화소 영역에 각각 형성되어 있고, 상기 보호막에 의하여 덮여 있는 컬러 필터를 더 포함할 수 있다. In addition, are respectively formed in the pixel region may further include a color filter is covered by the protective film.

이러한 박막 트랜지스터 기판은 절연 기판 위에 게이트선 및 상기 게이트선과 연결되어 있는 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 게이트 절연막을 형성하는 단계, 반도체층을 형성하는 단계, 도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, 보호막을 형성하는 단계, 상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선의 일단, 상기 데이터선의 일단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, IZO층과 ITO층을 연속 증착하고 사진 식각하여 상기 접촉 구멍을 통하여 상기 The thin film transistor substrate is obtained by laminating a gate line and a step, the conductive material forming step of forming a gate wiring including a gate electrode that is connected to the gate line, the gate insulating film, forming a semiconductor layer on an insulating substrate and patterned the step of connected data lines, the data lines crossing the gate lines, and with respect to the source electrode and the gate electrode adjacent to the gate electrode forming a data line including a drain electrode which is located opposite the source electrode, the protective film patterning the protection film with the step, the gate insulating film to form an end of the gate line of the, to the data line one and continuously depositing a step of forming a contact hole to expose the drain electrode, respectively, IZO layer and the ITO layer and photolithographic the through said contact hole 이트의 일단, 상기 데이터선의 일단 및 상기 드레인 전극과 각각 연결되는 접촉 보조 수단 및 화소 전극을 형성하는 단계를 포함하고, 상기 IZO층 및 상기 ITO층의 사진 식각에는 염산이 포함된 IZO 식각제를 사용하는 제조 방법을 통하여 제조한다. Once, the use of the data line, one end and the and forming a contact auxiliary means, and pixel electrodes each connected to the drain electrode, the IZO layer and IZO etching with the hydrochloric acid, the photo etching of the ITO layer, the a-byte It is prepared through the manufacturing method.

이 때, 상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 것이 바람직하고, 상기 데이터 배선 및 상기 반도체층은 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정으로 함께 형성할 수 있고, 상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 것이 바람직하다. Here, the IZO etchant is hydrochloric acid, nitric acid, pure water, and preferably comprises a mixture of the surface active agent, and wherein the data lines and the semiconductor layer has a first portion, a second portion, is thicker than the first portion of the the first can be formed with a photolithography process using a photoresist pattern having a thinner third portion than the thickness, wherein the first part of the photolithography process is formed so as to be positioned between the source electrode and the drain electrode; the second section is preferably formed so as to be positioned on the upper data line.

또, 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, 상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계, 상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계, 상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계, 상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계, 상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계, 상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안 In addition, in step, an upper portion of the gate insulating film to form a semiconductor pattern on the gate line and forming a gate wiring, including its associated gate electrode, forming a gate insulating film covering the gate wire, the gate insulating film on an insulating substrate each other are formed separately, and using a photosensitive material and forming a data line including a source electrode and a drain electrode, and a data line connected with the source electrode made of the same layer, red, green, and blue pigment on the substrate the method comprising, forming a red, green, and blue color filter for covering the data line, forming a first opening to expose the drain electrode, the method comprising: stacking the small, the protective film covering the red, green, and blue color filter, and pattern the protective film to the first not opening a first contact hole exposing the drain electrode 쪽에 형성하는 단계, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계를 포함하고, 상기 화소 전극을 형성하는 단계는 IZO층과 ITO층을 연속 증착하고 염산이 포함된 IZO 식각제를 이용하여 사진 식각하는 단계를 포함하는 방법을 통하여 제조한다. With a step, forming a pixel electrode connected with the drain electrode through the first contact hole formed on the side, and wherein forming the pixel electrode comprises a continuous deposit the IZO layer and the ITO layer and hydrochloric acid IZO It is prepared by a method comprising the step of photo etching using the etchant.

이 때, 상기 컬러 필터 형성 단계 이전에, 질화 규소 또는 산화 규소를 이용하여 층간 절연막을 형성하는 단계를 더 포함할 수 있고, 상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 것이 바람직하다. In this case, the previous steps to form the color filter, by using a silicon nitride or silicon oxide may further include the step of forming an interlayer insulating film, the IZO etchant comprises a mixture of hydrochloric acid, nitric acid, pure water and a surfactant it is desirable.

그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 저저항 배선의 구조를 적용한 박막 트랜지스터 기판 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. Then, the accompanying drawings for reference in the present can be carried out to facilitate self having ordinary skill in the art with respect to the thin film transistor substrate and a manufacturing method applying the structure of the low resistive wiring in accordance with an embodiment of the invention to be described in detail.

먼저, 도 1 및 도 2를 참고로 하여 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a first embodiment of the present invention with reference to Figs.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판의 Ⅱ-Ⅱ' 선에 대한 단면도이다. 1 is a TFT array panel for an LCD according to a first embodiment of the present invention, Figure 2 is a cross-sectional view of a Ⅱ-Ⅱ 'line of the TFT array panel shown in Fig.

절연 기판(10) 위에 제1 게이트 배선층(221, 241, 261) 및 제2 게이트 배선층(222, 242, 262)의 2중층으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. Insulating substrate 10 on the first gate wiring (221, 241, 261) and the second gate wiring (222, 242, 262), the gate wire (22, 24, 26) consisting of a double layer of is formed. 제1 게이트 배선층(221, 241, 261)은 몰리브덴(Mo), 텅스텐화 몰리브덴(MoW) 등의 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탈륨(Ta), 탈륨 합금 중의 어느 하나로 이루어져 있고, 제2 게이트 배선층(222, 242, 262)은 은(Ag) 또는 은 합금, 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금 등으로 이루어져 있다. A first gate wiring (221, 241, 261) of molybdenum (Mo), tungsten Chemistry molybdenum (MoW), such as a molybdenum alloy, chromium (Cr), chrome alloys, titanium (Ti), titanium alloys, thallium (Ta), thallium consists of any one of the alloy, and the second gate wiring (222, 242, 262) is consists of silver (Ag) or silver alloy, aluminum or an aluminum alloy, copper or a copper alloy, or the like.

게이트 배선(22, 24, 26)은 가로 방향으로 뻗어 있는 게이트선(22) 및 게이트선(22)에 연결되어 있는 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wiring 22, 24, 26 comprises a gate electrode 26 of the thin film transistor connected to the gate line 22 and the gate line 22 extending in the transverse direction. 게이트선(22)의 일단(26)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. One end 26 of the gate line 22 has a width is expanded to the connection with the external circuit.

기판(10) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 게이트 배선(22, 24, 26)을 덮고 있다. A gate insulating film 30 made on the substrate 10 to the silicon nitride (SiN x), etc. The cover the gate wire (22, 24, 26).

게이트 전극(24)의 게이트 절연막(30) 상부에는 비정질 규소 등의 반도체로 이루어진 반도체층(40)이 형성되어 있으며, 반도체층(40)의 상부에는 실리사이드 또는 n형 불순물이 고농도로 도핑되어 있는 n+ 수소화 비정질 규소 따위의 물질로 만들어진 저항성 접촉층(55, 56)이 각각 형성되어 있다. A gate insulating film 30 above the gate electrode 24 has a semiconductor layer 40 made of a semiconductor such as an amorphous silicon is formed, n + in the upper portion of the semiconductor layer 40, the silicide or n-type impurity is doped at a high concentration hydrogenated ohmic contact layer (55, 56) made of a material of an amorphous silicon etc. are formed, respectively.

저항성 접촉층(55, 56) 및 게이트 절연막(30) 위에는 제1 데이터 배선층(621, 651, 661, 681) 및 제2 데이터 배선층(622, 652, 662, 682)의 2중층으로 이루어져 있는 데이터 배선(62, 65, 66, 68)이 형성되어 있다. Ohmic contact layers 55 and 56 and the gate insulating film 30 above the first data wiring (621, 651, 661, 681) and second data data line consisting of a double layer of the wiring layer (622, 652, 662, 682) the (62, 65, 66, 68) is formed. 제1 데이터 배선층(621, 651, 661, 681)은 몰리브덴(Mo), 텅스텐화 몰리브덴(MoW) 등의 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탈륨(Ta), 탈륨 합금 중의 어느 하나로 이루어져 있고, 제2 데이터 배선층(622, 652, 662, 682)은 은(Ag) 또는 은 합금, 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금 등으로 이루어져 있다. A first data wiring (621, 651, 661, 681) of molybdenum (Mo), tungsten Chemistry molybdenum Mo alloy such as (MoW), chromium (Cr), chrome alloys, titanium (Ti), titanium alloys, thallium (Ta) , consists of any one of the thallium alloy, and the second consists of a data wiring layer (622, 652, 662, 682) is silver (Ag) or silver alloy, aluminum or an aluminum alloy, copper or a copper alloy, or the like.

데이터 배선(62, 65, 66, 68)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62), 데이터선(62)의 분지이며 저항성 접촉층(54)의 상부까지 연장되어 있는 소스 전극(65), 소스 전극(65)과 분리되어 있으며 게이트 전극(26)을 중심으로 하여 소스 전극(65)의 반대쪽 저항성 접촉층(56) 상부에 형성되어 있는 드레인 전극(66)을 포함한다. A data line (62, 65, 66, 68) are formed in the longitudinal direction of the gate line 22 and a branch of the data line 62, data line 62, to define a pixel across the ohmic contact layer 54 is separated from the source electrode 65, source electrode 65, which extends to the top, and a drain that are formed on the opposite side ohmic contact layer 56, the upper portion of the gate electrode 26, source electrode 65 and around the electrode ( 66) a. 이 때, 데이터선(62)의 일단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. One end 68 of this time, the data line 62 has been extended to the width of the connection to the external circuit.

데이터 배선(62, 65, 66, 68) 및 이들이 가리지 않는 반도체층(40) 상부에는 질화규소(SiNx), PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막), 및 아크릴계 유기 절연막 등으로 이루어진 보호막(70)이 형성되어 있다. A data line (62, 65, 66, 68) and they are in the upper semiconductor layer 40 does not cover the deposition by a silicon nitride (SiNx), PECVD (plasma enhanced chemical vapor deposition) method a-Si: C: O layer, or a -Si: O: F film has (CVD low-k film), and a protective film 70 made of an acrylic organic insulating film, etc. are formed. PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 유전 상수가 4이하(유전 상수는 2에서 4사이의 값을 가진다.)로 유전율이 매우 낮다. The a-Si deposited by PECVD methods: C: O film and the a-Si: O: F film (low-dielectric CVD film) has (have a value of dielectric constant is 2 to 4), a dielectric constant of 4 or less as the dielectric constant is very low. 따라서, 두께가 얇아도 기생 용량 문제가 발생하지 않는다. Therefore, it does not have the parasitic capacitance problem occurs even thinner. 또 다른 막과의 접착성 및 스텝 커버리지(step coverage)가 우수하다. In the adhesion to the other films and the step coverage (step coverage) it is excellent. 또한 무기질 CVD막이므로 내열성이 유기 절연막에 비하여 우수하다. Since also inorganic CVD film is excellent in heat resistance compared to the organic insulating layer. 아울러 PECVD 방법에 의하여 증착된 a-Si:C:O 막과 a-Si:O:F 막(저유전율 CVD막)은 증착 속도나 식각 속도가 질화 규소막에 비하여 4~10배 빠르므로 공정 시간 면에서도 매우 유리하다. In addition, the a-Si deposited by PECVD methods: C: O film and the a-Si: O: F film (low-dielectric CVD film), so 4-10 times faster than the deposition rate or etching rate on the silicon nitride film process time it is very advantageous in terms.

보호막(70)에는 드레인 전극(66) 및 데이터선의 일단(68)을 각각 드러내는 접촉 구멍(76, 78)이 형성되어 있으며, 게이트 절연막(30)과 함께 게이트선의 일단(24)을 드러내는 접촉 구멍(74)이 형성되어 있다. Contact holes exposing the gate line end (24) with the protective film 70, the drain electrode 66 and the data line end 68 and a contact hole (76, 78) is formed to expose, respectively, the gate insulating film 30 ( 74) it is formed. 이때, 게이트선 및 데이터선의 일단(24, 68)을 드러내는 접촉 구멍(74, 78)은 각을 가지거나 원형의 다양한 모양으로 형성될 수 있으며, 면적은 2mm x 60㎛를 넘지 않으며, 0.5mm x 5㎛ 이상인 것이 바람직하다. In this case, one gate line and the data line (24, 68), the contact hole (74, 78) can be exposed to each of, or formed into various shapes of a circle, the area is not more than 2mm x 60㎛, 0.5mm x not less than 5㎛ preferred.

보호막(70) 위에는 접촉 구멍(76)을 통하여 드레인 전극(66)과 전기적으로 연결되어 있으며 화소 영역에 위치하는 화소 전극(82)이 형성되어 있다. The protective film 70 is formed on the via contact hole 76, the drain electrode 66, and electrically connected, and a pixel electrode 82 which is located in the pixel area is formed. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선의 일단(24) 및 데이터선의 일단(68)과 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. Further, each of the gate line end 24 and the auxiliary contact member (86, 88) is associated with one end of the data line 68 is formed through a contact hole (74, 78) formed on the protective film 70. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 IZO(indium zinc oxide)층(821, 861, 881)과 ITO(indium tin oxide)층(822, 862, 882)의 이중층으로 이루어져 있다. Here, consists of a double layer of the pixel electrode 82 and the contact assistance members (86, 88) is IZO (indium zinc oxide) layer (821, 861, 881) and ITO (indium tin oxide) layer (822, 862, 882) have. 이 때, IZO층(821, 861, 881)은 500Å 내지 1500Å의 두께를 가지고, ITO층(822, 862, 882)은 50Å 내지 250Å의 두께를 가진다. At this time, IZO layer (821, 861, 881) is, ITO layer (822, 862, 882) has a thickness of 500Å to 1500Å has a thickness of 50Å to 250Å. 특히, IZO층(821, 861, 881)은 900Å이고, ITO층(822, 862, 882)은 200Å인 것이 가장 바람직하다. In particular, the IZO layer (821, 861, 881) is 900Å, and most preferably in the ITO layer (822, 862, 882) is 200Å.

IZO층과 ITO층의 두께를 위와 같은 범위로 정하는 데는 식각에 소요되는 시간을 비롯한 공정 조건과 그로스 테스트시 ITO층이 탐침에 의하여 파괴되지 않는 조건, 증착 장비의 한계 및 광 투과율을 고려하였다. Considered marginal, and the light transmittance of the IZO layer and the process conditions There determining the thickness of the ITO layer in the above range as well the time it takes to etch the ITO layer when the Gross test condition is not destroyed by the probe, the deposition equipment.

먼저, 식각에 소요되는 시간의 경우 400Å의 ITO층을 식각하는데 ITO 식각제로 130초 정도가 소요되고, 900Å의 IZO층을 식각하는데 IZO 식각제로 약 45초 정도가 소요되는데, 900Å의 IZO층과 200Å의 ITO층을 식각하는데 IZO 식각제로 약 60초 정도가 소요된다. First, when the time required for etching to etch the ITO layer of 400Å and takes about 130 seconds zero ITO etching, to etch the IZO layer of 900Å there is take up to about 45 seconds, zero IZO etching, a 900Å IZO layer and 200Å to etch the ITO layer takes about 60 seconds zero IZO etching. IZO층과 ITO층의 두께가 두꺼워질수록 식각 시간이 길어지고, 특히 ITO층의 두께가 일정 정도 이상이면 IZO 식각제로 식각하기가 어려워지는 문제점이 있다. If the thickness of the IZO layer and the ITO layer is thickened more quality longer the etching time, in particular more than about the thickness of the ITO layer constant, there is a problem that is difficult to etch the etching IZO zero.

또한, IZO층과 ITO층의 두께가 너무 두꺼워지면 광투과율이 저하되는 문제점도 발생한다. In addition, when the too large thickness of the IZO layer and the ITO layer is also it caused a problem that the light transmittance is reduced.

이러한 문제점을 고려할 때 IZO층의 두께는 1500Å 이하, ITO층의 두께는 250Å 이하인 것이 바람직하다. The thickness of the IZO layer In view of this problem, the thickness of 1500Å or less, ITO layer is preferably not more than 250Å.

다음, 그로스 테스트시 ITO층이 탐침에 의하여 파괴되지 않으려면 일정 두께 이상이 되어야 하며, ITO층 증착 장비의 한계도 고려할 때, ITO층의 두께는 50Å 이상이 바람직하다. Next, the ITO layer when the Gross test To avoid destruction by the probe to be more than a certain thickness, when also considering the limitations of the ITO layer deposition apparatus, the thickness of the ITO layer is preferably not less than 50Å.

또 화소 전극의 저항을 고려할 때 IZO층의 두께는 500Å 이상이 바람직하다. The thickness of the IZO layer when again considering the resistance of the pixel electrode is at least 500Å are preferred.

여기서, 화소 전극(82)은 도1 및 도 2에서 보는 바와 같이, 게이트선(22)과 중첩되어 유지 축전기를 이루며, 유지 용량이 부족한 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 배선을 추가할 수도 있다. Here, in the same layer as the pixel electrode 82 1 and as shown in Figure 2, the gate lines 22 and are overlapped forms a storage capacitor, if there is insufficient storage capacitor, the gate wiring 22, 24, 26 it is also possible to add the storage capacitor wiring.

또, 화소 전극(82)은 데이터선(62)과도 중첩하도록 형성하여 개구율을 극대화할 수 있다. Further, the pixel electrode 82 is to maximize the rate of an opening formed so as to overlap the transient data line (62). 이처럼 개구율을 극대화하기 위하여 화소 전극(82)을 데이터선(62)과 중첩시켜 형성하더라도 보호막(70)의 저유전율 CVD막 등으로 형성하면 이들 사이에서 형성되는 기생 용량은 문제가 되지 않을 정도로 작게 유지할 수 있다. Even thus formed by the pixel electrode 82 in order to maximize the aperture ratio overlaps with the data line 62. When forming a low-dielectric CVD film such as a protective film 70, the parasitic capacitance formed therebetween is kept small enough to not be a problem can.

그러면, 이러한 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 및 도 2와 도 3a 내지 도 7b를 참고로 하여 상세히 설명한다. Then, to this first embodiment of the present invention the liquid crystal display TFT array panel Figures 3a-7b in Fig. 1 and 2 with respect to the manufacturing method of according to the reference as will be described in detail.

먼저, 도 3a 및 3b에 도시한 바와 같이, 기판(10) 위에 제1 게이트 배선층(221, 241, 261) 및 제2 게이트 배선층(222, 242, 262)을 적층하고, 사진 식각하여 게이트선(22), 게이트 전극(26)을 포함하는 가로 방향으로 뻗어 있는 게이트 배선(22, 24, 26)을 형성한다. First, by laminating, as shown in Figures 3a and 3b, the substrate 10 on the first gate wiring (221, 241, 261) and the second gate wiring (222, 242, 262), and the lithographic gate line ( 22), a gate electrode 26 extending in the transverse direction the gate wire (22, 24, 26, which comprises a).

다음, 도 4a 및 도 4b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 비정질 규소로 이루어진 반도체층(40), 도핑된 비정질 규소층(50)의 삼층막을 연속하여 적층하고, 반도체층(40)과 도핑된 비정질 규소층(50)을 사진 식각하여 게이트 전극(24) 상부의 게이트 절연막(30) 위에 반도체층(40)과 저항성 접촉층(50)을 형성한다. Next, as shown in Figures 4a and 4b, the gate insulating film 30 consisting of silicon nitride, a semiconductor layer 40 consisting of amorphous silicon, and the three layers successively laminated film of doped amorphous silicon layer 50, the semiconductor to form a layer 40 and a doped amorphous silicon layer 50 is photo etched on the gate electrode 24, gate insulating film 30 of the upper semiconductor layer 40 and ohmic contact layer 50.

다음, 도 5a 내지 도 5b에 도시한 바와 같이, 제1 데이터 배선층(621, 651, 661, 681)을 적층하고 및 제2 데이터 배선층(622, 652, 662, 682)을 적층하고, 사진 식각하여 게이트선(22)과 교차하는 데이터선(62), 데이터선(62)과 연결되어 게이트 전극(26) 상부까지 연장되어 있는 소스 전극(65) 및 소스 전극(64)과 분리되어 있으며 게이트 전극(26)을 중심으로 소스 전극(65)과 마주하는 드레인 전극(66)을 포함하는 데이터 배선을 형성한다. As then it is shown in Figure 5a to Figure 5b, the first laminating a data wiring layer (621, 651, 661, 681) and and a second laminating a data wiring layer (622, 652, 662, 682), and photolithographic is separate from the gate line data line crossing the 22 (62), the data line is connected to the 62 gate electrode 26 source and extending to the upper electrode 65 and the source electrode 64 and the gate electrode ( 26) in the center to form a data line to a drain electrode 66 facing the source electrode 65 a.

이어, 데이터 배선(62, 65, 66, 68)으로 가리지 않는 도핑된 비정질 규소층 패턴(50)을 식각하여 게이트 전극(26)을 중심으로 양쪽으로 분리시키는 한편, 양쪽의 도핑된 비정질 규소층(55, 56) 사이의 반도체층 패턴(40)을 노출시킨다. Then, the data line (62, 65, 66, 68) by etching the amorphous silicon layer pattern 50 doping does not cover by separating the both sides about the gate electrode 26. On the other hand, the doped amorphous silicon layer on each side ( 55, 56) to expose the semiconductor layer pattern 40 between. 이어, 노출된 반도체층(40)의 표면을 안정화시키기 위하여 산소 플라스마를 실시하는 것이 바람직하다. Next, it is preferable to carry out the oxygen plasma in order to stabilize the exposed surface of the semiconductor layer 40.

다음으로, 도 6a 및 6b에서 보는 바와 같이, 질화규소막, a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다. Next, as shown in Figures 6a and 6b, a silicon nitride film, a-Si: C: O film or an a-Si: O: F to films grown by chemical vapor deposition (CVD) method, or by coating the organic insulating protective film to form 70.

이어, 사진 식각 공정으로 게이트 절연막(30)과 함께 보호막(70)을 패터닝하여, 게이트선의 일단(24), 드레인 전극(66) 및 데이터선의 일단(68)을 드러내는 접촉 구멍(74, 76, 78)을 형성한다. Then, by the photolithography process with a gate insulating film 30, patterning the protection film 70, the gate line end 24, a contact hole (74, 76, 78 exposing the drain electrode 66 and the data line one (68) ) to form. 여기서, 접촉 구멍(74, 76, 78)은 각을 가지는 모양 또는 원형의 모양으로 형성할 수 있으며, 게이트선 및 데이터선의 일단(24, 68)을 드러내는 접촉 구멍(74, 78)의 면적은 2mm x 60㎛를 넘지 않으며, 0.5mm x 5㎛ 이상인 것이 바람직하다. Here, the area of ​​the contact hole (74, 76, 78) has contact holes (74, 78) to expose one end may be formed in the form of shaped or circular with a respective gate lines and the data lines (24, 68) is 2mm x does not exceed the 60㎛, preferably not less than 0.5mm x 5㎛.

다음, 마지막으로 도 1 및 2에 도시한 바와 같이, IZO와 ITO를 증착하고 사진 식각하여 제1 접촉 구멍(76)을 통하여 드레인 전극(66)과 연결되는 화소 전극(82)과 제2 및 제3 접촉 구멍(74, 78)을 통하여 게이트선의 일단(24) 및 데이터선의 일단(68)과 각각 연결되는 접촉 보조 부재(86, 88)를 형성한다. Then, finally, Fig. 1 and as shown in 2, IZO and depositing ITO, and photolithography to first contact the pixel electrode 82 and the second and that is through a hole 76 connected to the drain electrode 66 3 to form a contact hole (74, 78), one gate line 24 and the data line, one end (68) and the auxiliary contact member (86, 88) are connected each through. 이 때, 식각제로는 IZO 식각제를 사용한다. At this time, the etching agent may be used to etch the IZO. IZO 식각제는 염산, 초산, 초순수(Deionized water) 및 계면 활성제가 혼합된 물질이다. IZO etchant material is a mix of hydrochloric acid, acetic acid, deionized water (Deionized water) and surfactants. IZO와 ITO를 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체는 질소를 이용하는 것이 바람직하다. Gas used in the pre-heating (pre-heating) process prior to laminating the IZO and ITO is preferable to use the nitrogen. 이는 접촉 구멍(74, 76, 78)을 통해 노출되어 있는 금속막(24, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. This is to prevent the metal oxide film formed on top of the contact hole (74, 76, 78) a metal film (24, 66, 68) which is exposed through.

이상과 같이 화소 전극(82)을 IZO를 하부층으로 하고 ITO를 상부층으로 하는 이중층으로 형성하면, 사진 식각시 크롬, 알루미늄 등의 식각제를 사용할 수 있어서 하부 배선의 손상이 감소하고, 또한 그로스 테스트시 탐침은 ITO층과 접촉하게 되므로 탐침에 이물질이 끼는 것을 방지할 수 있다. The pixel electrode 82 as described above the IZO as the lower layer and by forming a double layer of the ITO as the top layer, can be used to etch the chromium, aluminum or the like during photolithography damage of the lower interconnection reduction in, and also gloss test when the probe can be prevented from fitting of foreign materials on the probe, so that contact with the ITO layer.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. This method, as described above, can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 7 내지 도 9를 참고로 하여 본 발명의 실시예에 따른 4매 마스크를 이용하여 완성된 액정 표시 장치용 박막 트랜지스터 기판의 단위 화소 구조에 대하여 상세히 설명한다. First, a detailed description of the unit pixel structure of the TFT substrate for a liquid crystal display device of FIG completed using four pieces of the mask according to an embodiment of the present invention to a 7 to 9 as a reference.

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 8 및 도 9는 각각 도 7에 도시한 박막 트랜지스터 기판을 VIII-VIII' 선 및 IX-IX' 선에 대한 단면도이다. 7 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention, FIG 8 and 9 are a TFT array panel shown in Fig. 7, respectively VIII-VIII 'lines and IX-IX' line a cross-sectional view of.

먼저, 절연 기판(10) 위에 제1 실시예와 동일하게 제1 게이트 배선층(221, 241, 262) 및 제2 게이트 배선층(222, 242, 262)의 2중층으로 이루어져 있는 게이트 배선(22, 24, 26)이 형성되어 있다. First, an insulating substrate 10 over the first embodiment in the same manner as the first gate wiring (221, 241, 262) and the second gate wiring (222, 242, 262), the gate wire (22, 24 consisting of a double layer of , 26) are formed. 제1 게이트 배선층(221, 241, 261)은 몰리브덴(Mo), 텅스텐화 몰리브덴(MoW) 등의 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탈륨(Ta), 탈륨 합금 중의 어느 하나로 이루어져 있고, 제2 게이트 배선층(222, 242, 262)은 은(Ag) 또는 은 합금, 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금으로 이루어져 있다. A first gate wiring (221, 241, 261) of molybdenum (Mo), tungsten Chemistry molybdenum (MoW), such as a molybdenum alloy, chromium (Cr), chrome alloys, titanium (Ti), titanium alloys, thallium (Ta), thallium consists of any one of the alloy, and the second gate wiring (222, 242, 262) is consists of silver (Ag) or silver alloy, aluminum or an aluminum alloy, copper or a copper alloy.

기판(10) 위에는 게이트선(22)과 평행하게 유지 전극선(28)이 형성되어 있다. Substrate 10, there are in parallel with the gate line 22 is maintained electrode line 28 is formed. 유지 전극선(28) 역시 제1 게이트 배선층(281)과 제2 게이트 배선층(282)의 2중층으로 이루어져 있다. Maintaining electrode line 28, too, it consists of a double layer of the first gate wiring 281 and the second gate wiring (282). 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(68)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이루며, 후술할 화소 전극(82)과 게이트선(22)의 중첩으로 발생하는 유지 용량이 충분할 경우 형성하지 않을 수도 있다. Maintaining electrode line 28 constitutes the storage capacitor to be overlapped with the pixel electrode 82 and connected to the storage capacitor conductors 68, which will be described later improve the charge retention ability of pixel below the pixel electrode 82 to the gate line If there is enough holding capacity resulting from the superposition of 22 it may not be formed. 유지 전극선(28)에는 상부 기판의 공통 전극과 동일한 전압이 인가되는 것이 보통이다. Maintaining electrode line 28 is provided is usually applied to the same voltage as the common electrode of the upper substrate.

게이트 배선(22, 24, 26) 및 유지 전극선(28) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 게이트 배선(22, 24, 26) 및 유지 전극선(28)을 덮고 있다. Gate wiring 22, 24, 26 and the sustain electrode line 28 is formed on the gate insulating film 30 made of silicon nitride (SiN x), etc. is formed on the gate wiring (22, 24, 26) and keep covering the electrode line (28) have.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물이 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 above and the hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) is formed, the n-type impurity of phosphorus (P) formed on the semiconductor pattern (42, 48), etc. a high concentration the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

저항성 접촉층 패턴(55, 56, 58) 위에는 제1 데이터 배선층(621, 641, 651, 661, 681) 및 제2 데이터 배선층(622, 642, 652, 662, 682) 2중층으로 이루어져 있는 데이터 배선(62, 64, 65, 66, 68)이 형성되어 있다. Ohmic contact layer pattern (55, 56, 58) formed on a first data wiring (621, 641, 651, 661, 681) and a second data wiring (622, 642, 652, 662, 682), a data line consisting of a double layer the (62, 64, 65, 66, 68) is formed. 제1 데이터 배선층(621, 641, 651, 661, 681)은 몰리브덴(Mo), 텅스텐화 몰리브덴(MoW) 등의 몰리브덴 합금, 크롬(Cr), 크롬 합금, 티타늄(Ti), 티타늄 합금, 탈륨(Ta), 탈륨 합금 중의 어느 하나로 이루어져 있고, 제2 데이터 배선층(622, 642, 652, 662, 682)은 은(Ag) 또는 은 합금, 알루미늄 또는 알루미늄 합금, 구리 또는 구리 합금 등으로 이루어져 있다. A first data wiring (621, 641, 651, 661, 681) of molybdenum (Mo), tungsten Chemistry molybdenum (MoW), such as a molybdenum alloy, chromium (Cr), chrome alloys, titanium (Ti), titanium alloys, thallium ( Ta), consisting of any one of the thallium alloy, and the second data wiring (622, 642, 652, 662, 682) is consists of silver (Ag) or silver alloy, aluminum or an aluminum alloy, copper or a copper alloy, or the like. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62), 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부(62, 68, 65)를 포함한다. Data wiring includes a data line portion (62, 68, 65) consisting of a source electrode 65 branched in the thin-film transistor of the data line 62, data line 62 is formed in the longitudinal direction. 이 때 데이터선의 일단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. Once this time, the data line 68 has been extended to the width of the connection to the external circuit. 또한 데이터선부(62, 68, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)과 유지 전극선(28) 위에 위치하고 있는 유지 축전기용 도전체 패턴(64)도 포함한다. In addition, the data line portion (62, 68, 65) and are separate and the gate electrode 26 or the thin-film transistor the drain electrode 66 of which is located on the opposite side of the source electrode 65 with respect to the channel portion (C) of the thin film transistor and holding electrode line 28 and located the storage capacitor conductors 64 included in the upper. 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. When not forming the sustain electrode line 28, the storage capacitor conductors 64 also do not form.

접촉층 패턴(55, 56, 58)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (55, 56, 58) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 68, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 64.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 저항성 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) has the same shape with the exception of the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and the ohmic contact layer pattern (55, 56, 58) and. 구체적으로는, 유지 축전기용 반도체 패턴(48)과 유지 축전기용 도전체 패턴(64) 및 유지 축전기용 접촉층 패턴(58)은 동일한 모양이지만, 박막 트랜지스터용 반도체 패턴(42)은 데이터 배선 및 접촉층 패턴의 나머지 부분과 약간 다르다. Specifically, the storage capacitor semiconductor pattern 48 and the storage capacitor conductors 64 and the storage capacitor contact layer pattern 58 is the same shape, the thin-film transistor semiconductor patterns 42 for the data line, the contact slightly different from the rest of the layer pattern. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 68, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT.

데이터 배선(62, 64, 65, 66, 68) 위에는 질화규소나 PECVD(plasma enhanced chemical vapor deposition) 방법에 의하여 증착된 a-Si:C:O 막 또는 a-Si:O:F 막(저유전율 CVD막) 또는 유기 절연막으로 이루어진 보호막(70)이 형성되어 있다. A data line (62, 64, 65, 66, 68) formed on a silicon nitride, or PECVD (plasma enhanced chemical vapor deposition), the according to the method depositing a-Si: C: O film or an a-Si: O: F film (low-dielectric CVD the film) or protective film 70 made of an organic insulating film is formed. 보호막(70)은 드레인 전극(66), 데이터 패드(64) 및 유지 축전기용 도전체 패턴(68)을 드러내는 접촉구멍(76, 78, 72)을 가지고 있으며, 또한 게이트 절연막(30)과 함께 게이트 패드(24)를 드러내는 접촉 구멍(74)을 가지고 있다. The protective film 70 has a drain electrode 66, a contact hole (76, 78, 72) to expose the data pad 64 and the storage capacitor conductors 68, and gate with the gate insulating film 30 It has a contact hole 74 exposing the pad 24.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 IZO층(821)과 ITO층(822)의 이중층으로 이루어져 있으며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 and receives the IZO layer 821 and ITO, and consists of a double layer of the layer 822, the image signal is via the contact hole 76 connected to the drain electrode 66 and the physical and electrical. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩하여 개구율을 높이고 있으나, 중첩하지 않을 수도 있다. The pixel electrode 82 may also increase the open area ratio by overlapping the gate line 22 and data line 62 adjacent but may or may not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트선 및 데이터선의 일단(24, 68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 접촉 보조 부재(86, 88)가 형성되어 있으며, 이들은 게이트선 및 데이터선의 일단(24, 68)과 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, the gate line and the data line end (24, 68) on top of which is formed with a contact hole (74, 78) respectively contacting the auxiliary member (86, 88) connected to these via, which one gate line and the data line (24 , 68) and compensate for adhesion to the external circuit unit is not essential that serves to protect the pad, the applicability thereof is optional. 이 때, 접촉 보조 부재(86, 88)도 IZO층(861, 881)과 ITO층(862, 882)의 이중층으로 이루어져 있다. In this case, it consists of a double layer of the auxiliary contact member (86, 88) also IZO layer (861, 881) and the ITO layer (862, 882). 이 때, IZO층(821, 861, 881)은 500Å 내지 1500Å의 두께를 가지고, ITO층(822, 862, 882)은 50Å 내지 250Å의 두께를 가진다. At this time, IZO layer (821, 861, 881) is, ITO layer (822, 862, 882) has a thickness of 500Å to 1500Å has a thickness of 50Å to 250Å. 특히, IZO층(821, 861, 881)은 900Å이고, ITO층(822, 862, 882)은 200Å인 것이 가장 바람직하다. In particular, the IZO layer (821, 861, 881) is 900Å, and most preferably in the ITO layer (822, 862, 882) is 200Å.

그러면, 도 7 내지 도 9의 구조를 가지는 액정 표시 장치용 박막 트랜지스터 기판을 4매 마스크를 이용하여 제조하는 방법에 대하여 상세하게 도 8 내지 도 10과 도 10a 내지 도 17c를 참조하여 설명하기로 한다. Then, with reference to Figures 7 to 9 the liquid crystal display thin film transistor substrate 4 every detail in Figure 8 to a method of manufacture using a mask and 10 Fig. 10a to Fig. 17c for having the structure will be described in .

먼저, 도 10a 내지 10c에 도시한 바와 같이, 제1 실시예와 동일하게 제1 게이트 배선층(221, 241, 261, 281) 및 제2 게이트 배선층(222, 242, 262, 282)을 적층한 다음, 사진 식각하여 게이트선(22) 및 게이트 전극(26)을 포함하는 게이트 배선과 유지 전극선(28)을 형성한다. First, one as shown in Fig. 10a to 10c, the first embodiment and the same layering a first gate wiring (221, 241, 261, 281) and the second gate wiring (222, 242, 262, 282), and then , photo etching to form a gate line 22 and the gate line and the gate holding comprises an electrode 26, electrode line (28).

다음, 도 11a 및 11b에 도시한 바와 같이, 질화 규소로 이루어진 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 이어 데이터 배선을 형성하기 위한 제1 도전막(601) 및 제2 도전막(602)을 스퍼터링 등의 방법으로 증착하여 도전체층(60)을 형성한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, Fig. 11a and 11b, as shown in, the gate insulation film 30, semiconductor layer 40, intermediate layer 50 made of silicon nitride using a chemical vapor deposition method, respectively 1,500Å to 5,000Å, 500Å to 2,000Å , a continuous deposit with a thickness of 300Å to 600Å, and followed by depositing a first conductive film 601 and the second conductive film 602 for forming the data line, for example by sputtering to form a conductive layer 60, and then the above is applied to a 1㎛ 2㎛ thickness of the photosensitive film 110. the

그 후, 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여, 도 12b 및 12c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the phenomenon in which after irradiating light to the photosensitive film 110 through a mask, to form, as shown in Figure 12b and 12c, the photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably not more than 4,000Å.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and exposed to a conventional mask which uses a photosensitive film made of a material capable reflow and divided into a portion without a portion of the light that the light can be totally transmitted to completely permeate the following symptoms ripple by low it can be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 13a 및 13b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figs. 13a and 13b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under such conditions that the etching also with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in the process occur by increasing the thickness of the first portion 114 than in the case of wet etching.

이렇게 하면, 도 13a 및 도 13b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(68)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figs. 13a and 13b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 68 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors (67, 64) is the same as the form of the data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 14a 및 14b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Figures 14a and 14b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50) 및 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 동시에 식각되며 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 하며, 특히 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 거의 동일한 조건으로 식각하는 것이 바람직하다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50 and the semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etching selectivity) is etched at the same time under the condition gate insulating film 30 is not etched to be carried out and, in particular, etching the photoresist pattern by etching ratio is almost same condition as that for the (112, 114) and the semiconductor layer 40 is preferred. 예를 들어, SF 6 과 HCl의 혼합 기체나, SF 6 과 O 2 의 혼합 기체를 사용하면 거의 동일한 두께로 두 막을 식각할 수 있다. For example, the use of SF 6 and HCl or a gas mixture, SF 6 and the mixed gas of O 2 can etch both film to almost the same thickness. 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. If etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness ratio of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50 or higher.

이렇게 하면, 도 14a 및 14b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of, as shown in Figures 14a and 14b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 64.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

다음, 도 15a 및 15b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figs. 15a and 15b. 이 때, 식각은 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57) 모두에 대하여 건식 식각만으로 진행할 수도 있으며, 소스/드레인용 도전체 패턴(67)에 대해서는 습식 식각으로, 중간층 패턴(57)에 대해서는 건식 식각으로 행할 수도 있다. At this time, the etching is a wet etching process for the source / drain conductive pattern 67 and the intermediate layer pattern (57) with respect to both, and may proceed with only a dry etch, a source / drain conductive pattern 67, the intermediate layer pattern ( for 57) it may be carried out by dry etching. 전자의 경우 소스/드레인용 도전체 패턴(67)과 중간층 패턴(57)의 식각 선택비가 큰 조건하에서 식각을 행하는 것이 바람직하며, 이는 식각 선택비가 크지 않을 경우 식각 종점을 찾기가 어려워 채널부(C)에 남는 반도체 패턴(42)의 두께를 조절하기가 쉽지 않기 때문이다. In the former case, the source / drain conductive pattern 67 and the intermediate layer pattern 57, it is preferable to perform the etching under the ratio is greater condition etch selectivity, which is part difficult to find an etching end point, if not large ratio of etching selectivity channel (C of ) is due to the remaining not easy to control the thickness of the semiconductor pattern (42). 습식 식각과 건식 식각을 번갈아 하는 후자의 경우에는 습식 식각되는 소스/드레인용 도전체 패턴(67)의 측면은 식각되지만, 건식 식각되는 중간층 패턴(57)은 거의 식각되지 않으므로 계단 모양으로 만들어진다. In the latter case the alternating wet etching and dry etching on the side of the source to the wet etch / drain conductors 67, but the etching, the intermediate layer pattern (57) which dry etching is hardly etched made of a step-shaped. 중간층 패턴(57) 및 반도체 패턴(42)을 식각할 때 사용하는 식각 기체의 예로는 CF 4 와 HCl의 혼합 기체나 CF 4 와 O 2 의 혼합 기체를 들 수 있으며, CF 4 와 O 2 를 사용하면 균일한 두께로 반도체 패턴(42)을 남길 수 있다. Examples of the etching gas used to etch the intermediate layer pattern 57 and the semiconductor pattern 42 may be a mixed gas of the mixed gas of CF 4 and HCl and CF 4 and O 2, using CF 4 and O 2 If with a uniform thickness to leave the semiconductor pattern (42). 이때, 도 15b에 도시한 것처럼 반도체 패턴(42)의 일부가 제거되어 두께가 작아질 수도 있으며 감광막 패턴의 제2 부분(112)도 이때 어느 정도의 두께로 식각된다. At this time, a part of the semiconductor pattern 42 is removed may be reduced in thickness a second portion 112 of the photoresist pattern, as shown in Figure 15b it may be etched at this time some degree of thickness. 이때의 식각은 게이트 절연막(30)이 식각되지 않는 조건으로 행하여야 하며, 제2 부분(112)이 식각되어 그 하부의 데이터 배선(62, 64, 65, 66, 68)이 드러나는 일이 없도록 감광막 패턴이 두꺼운 것이 바람직함은 물론이다. The etching are to be line on condition that the gate insulating film 30 is not etched, the second portion 112 is etched so that the lower portion of the data line (62, 64, 65, 66, 68) is revealed one photosensitive film that it is the pattern is preferably thick. FIG.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter.

다음, 도 16a 및 도 16b에 도시한 바와 같이, 질화규소나 a-Si:C:O 막 또는 a-Si:O:F 막을 화학 기상 증착(CVD) 법에 의하여 성장시키거나 유기 절연막을 도포하여 보호막(70)을 형성한다. Next, as shown in Fig. 16a and Fig 16b, a silicon nitride or a-Si: C: O film or an a-Si: O: F to films grown by chemical vapor deposition (CVD) method, or by coating the organic insulating protective film to form 70.

이어, 도 17a 내지 도 17c에 도시한 바와 같이, 보호막(70)을 게이트 절연막(30)과 함께 사진 식각하여 드레인 전극(66), 게이트 패드(24), 데이터 패드(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(76, 74, 78, 72)을 형성한다. Next, Figure 17a to a drain electrode 66, is etched photo protective film 70 with the gate insulating film 30 as shown in Figure 17c, the gate pad 24, the data pad 68 and the holding power storage conductive appointed exposing the body pattern (64) each form a contact hole (76, 74, 78, 72). 이때, 패드(24, 68)를 드러내는 접촉 구멍(74, 78)의 면적은 2mm x 60㎛를 넘지 않으며, 0.5mm x 5㎛ 이상인 것이 바람직하다. At this time, the area of ​​the pad (24, 68), the contact hole (74, 78) is exposed to no more than 2mm x 60㎛, preferably not less than 0.5mm x 5㎛.

마지막으로, 도 8 내지 도 10에 도시한 바와 같이, IZO층과 ITO층을 증착하고 사진 식각하여 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)과 연결되는 화소 전극(82), 게이트선 및 데이터선의 일단(24, 68)과 각각 연결되는 접촉 보조 부재(86, 88)를 형성한다. Finally, the pixel electrode 82 is deposited the IZO layer and the ITO layer, and photolithography to connect the drain electrode 66 and the storage capacitor conductors 64, as shown in Figs. 8 to 10, the gate to form one line and the data line (24, 68) and the auxiliary contact member (86, 88) are connected, respectively. 이 때, 식각제로는 IZO 식각제를 사용한다. At this time, the etching agent may be used to etch the IZO. IZO 식각제는 염산, 초산, 초순수(Deionized water) 및 계면 활성제가 혼합된 물질이다. IZO etchant material is a mix of hydrochloric acid, acetic acid, deionized water (Deionized water) and surfactants.

한편, IZO층을 적층하기 전의 예열(pre-heating) 공정에서 사용하는 기체로는 질소를 사용하는 것이 바람직하며, 이는 접촉 구멍(72, 74, 76, 78)을 통해 드러난 금속막(24, 64, 66, 68)의 상부에 금속 산화막이 형성되는 것을 방지하기 위함이다. On the other hand, a gas used in the pre-heating (pre-heating) process prior to laminating the IZO layer is preferred to use a nitrogen, which metal exposed through the contact hole (72, 74, 76, 78) membrane (24, 64 , 66, is to prevent the metal oxide film formed on top of 68).

이러한 본 발명의 제2 실시예에서는 제1 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)을 분리함으로써 제조 공정을 단순화할 수 있다. Such In the second embodiment of the present invention, the as well as the effects according to the first embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process by separating the source electrode 65 and drain electrode 66 in the process.

그러면 이러한 배선 구조를 이용하는 박막 트랜지스터 기판의 다른 실시예를 설명한다. This will be described another embodiment of a TFT array panel using such a wiring structure.

먼저, 도 18 내지 도 19를 참고로 하여 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to a third embodiment of the present invention to a 18 to 19 as a reference.

도 18은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 19는 도 18에 도시한 박막 트랜지스터 기판을 XIX-XIX' 선을 따라 잘라 도시한 단면도이다. Figure 18 is a layout view of a TFT array panel for an LCD according to a third embodiment of the present invention, Figure 19 is a cross-sectional view cut along a thin film transistor substrate of XIX-XIX 'line shown in Fig.

먼저, 절연 기판(10) 위에 2중층으로 이루어진 게이트 배선이 형성되어 있다. First, a gate wiring made of a double layer is formed on the insulating substrate 10. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wire includes a gate electrode 26 of the thin-film transistor, which is part of the scanning signal line or the gate lines 22 and gate lines 22 extending in the transverse direction. 이 때, 게이트선(22)의 일단(26)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. At this time, one end 26 of the gate line 22 has been extended to the width of the connection to the external circuit. 또, 게이트선(22)의 돌출부는 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. Further, the protruding portion of the gate line 22 is overlapped with the pixel electrode 82, the storage capacitor conductors (64) associated with the to be described later forms a storage capacitor for improving electric charge preservation ability of the pixel.

게이트 배선(22, 24, 26) 및 기판(10) 위에는 질화 규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 있으며, 게이트 전극(24)은 게이트 절연막(30)으로 덮여 있다. Gate wiring 22, 24, 26 and has substrate 10, gate insulating film 30 made of silicon nitride (SiN x), etc. is formed on the gate electrode 24 is covered with a gate insulating film 30.

게이트 절연막 패턴(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(40)이 형성되어 있으며, 반도체 패턴(40) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer)(55, 56)이 형성되어 있다. And hydrogenated amorphous silicon formed on the gate insulating layer pattern (30) (hydrogenated amorphous silicon) semiconductor semiconductor pattern 40 consisting of something is formed, with an n-type impurity is phosphorus (P), etc. formed on the semiconductor patterns 40 are doped with a high concentration an ohmic contact layer formed of an amorphous silicon etc. (ohmic contact layer) (55, 56) which is formed.

저항성 접촉층(55, 56) 위에는 접착층, Ag층 및 보호층의 3중층으로 이루어진 데이터 배선의 일부인 박막 트랜지스터의 소스 전극(65)과 드레인 전극(66)이 각각 형성되어 있다. Ohmic contact layers 55 and 56 formed on the adhesive layer, the thin film part The source electrode 65 and drain electrode 66 of the transistor of the data line made of a three-layer of the Ag layer and the protective layer are formed, respectively. 데이터 배선은 세로 방향으로 형성되어 있으며 소스 전극(65)과 연결되어 있는 데이터선(62) 및 게이트선(22)의 돌출부와 중첩되어 있는 유지 축전기용 도전체 패턴(64)도 포함한다. The data line is formed in the longitudinal direction, and also includes the storage capacitor conductors 64, which are overlapped with the projection of the data line 62 and gate line 22 which is connected to the source electrode 65. 이 때, 데이터선(62)의 일단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. One end 68 of this time, the data line 62 has been extended to the width of the connection to the external circuit.

저항성 접촉층(55, 56)은 그 하부의 반도체 패턴(40)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 한다. Ohmic contact layers (55, 56) serves to lower the contact resistance of a lower portion of the semiconductor pattern 40 and the upper portion of the data line (62, 64, 65, 66, 68).

도면에 도시하지 않았지만, 데이터 배선(62, 64, 65, 66, 68)과 데이터 배선으로 가리지 않는 반도체 패턴(40) 상부에는 산화 규소 또는 질화 규소 등의 절연 물질로 이루어진 층간 절연막이 형성될 수 있다. Although not shown in the figure, the upper data line (62, 64, 65, 66, 68) and the semiconductor pattern 40 does not cover the data line, there is an interlayer insulating film made of an insulating material such as silicon oxide or silicon nitride can be formed .

게이트 절연막(30) 상부의 화소 영역에는 드레인 전극(65)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)를 가지는 적, 녹, 청의 컬러 필터(R, G, B)가 세로 방향으로 형성되어 있다. Red, green, and blue color filter having a gate insulating film 30, the opening (C1, C2) to the pixel area of ​​the upper to expose the drain electrode 65 and the storage capacitor conductors (64) (R, G, B) is It is formed in the longitudinal direction. 여기서, 적, 녹, 청의 컬러 필터(R, G, B)의 경계는 데이터선(62) 상부에서 일치하여 도시되어 있지만, 데이터선(62) 상부에서 서로 중첩되어 화소 영역 사이에서 누설되는 빛을 차단하는 기능을 가질 수 있으며, 게이트선 및 데이터선의 일단(24, 68)이 형성되어 있는 부분에는 형성되어 있지 않다. Here, the red, the green, and blue color filters (R, G, B) border the data line 62 are shown in line in the upper part, the data line 62 overlap each other in the upper portion of the light leakage between the pixel areas It may have the ability to block, one gate line and the data line (24, 68) is not formed, the part is formed.

청, 녹, 청의 컬러 필터(R, G, B) 상부에는 평탄화 특성이 우수하며 유전율이 낮은 아크릴계의 유기 절연 물질 또는 SiOC 또는 SiOF 등과 같이 화학 기상 증착으로 형성되며 4.0 이하의 낮은 유전율을 가지는 저유전율 절연 물질로 이루어진 보호막(70)이 형성되어 있다. Blue, green, and blue color filters (R, G, B) an upper flattened characteristic is excellent, and is formed by chemical vapor deposition, such as the dielectric constant is low organic insulating material or a SiOC or SiOF of the acrylic low-dielectric constant having a low dielectric constant of 4.0 or less a protection film 70 made of an insulating material is formed. 이러한 보호막(90)은 게이트 절연막(30)과 함께 게이트의 일단(24), 데이터선의 일단(68), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(74, 78, 76, 72)을 가지고 있다. This protective film 90 is one end of the gate with the gate insulating film 30 (24), the data line end 68, a contact hole (74, 78 exposing the drain electrode 66 and the storage capacitor conductors 64 It has a, 76, 72). 이때, 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 위치하며, 앞에서 설명한 바와 같이 컬러 필터(R, G, B)의 하부에 층간 절연막이 추가된 경우에는 층간 절연막과 동일한 패턴을 가진다. At this time, the drain electrode 66 and the storage capacitor conductors in contact holes (76, 72) to expose the pattern 64 is located inside the color filters (R, G, B) openings (C1, C2), the above-mentioned There have the same pattern as that of the interlayer insulating film when the insulating film between layers added to the bottom of the color filters (R, G, B) as described.

보호막(70) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 70, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 IZO층(821)와 ITO층(822)의 투명한 도전 물질 이중층으로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made of a transparent conductive material double layer of the IZO layer 821 and ITO layer 822, the via contact hole 76 connected to the drain electrode 66 and the physical and electrical and receives an image signal . 화소 전극(82)은 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 is overlapped with the gate lines 22 and data lines 62 to increase the aperture ratio, but may or may not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 또한, 보호막(70) 위에는 접촉 구멍(74, 78)을 통하여 각각 게이트선의 일단(24) 및 데이터선의 일단(68)과 연결되어 있는 접촉 보조 부재(86, 88)가 형성되어 있다. Further, each of the gate line end 24 and the auxiliary contact member (86, 88) is associated with one end of the data line 68 is formed through a contact hole (74, 78) formed on the protective film 70. 여기서, 화소 전극(82)과 접촉 보조 부재(86, 88)는 IZO(indium zinc oxide)층(821, 861, 881)과 ITO(indium tin oxide)층(822, 862, 882)의 이중층으로 이루어져 있다. Here, consists of a double layer of the pixel electrode 82 and the contact assistance members (86, 88) is IZO (indium zinc oxide) layer (821, 861, 881) and ITO (indium tin oxide) layer (822, 862, 882) have. 이 때, IZO층(821, 861, 881)은 500Å 내지 1500Å의 두께를 가지고, ITO층(822, 862, 882)은 50Å 내지 250Å의 두께를 가진다. At this time, IZO layer (821, 861, 881) is, ITO layer (822, 862, 882) has a thickness of 500Å to 1500Å has a thickness of 50Å to 250Å. 특히, IZO층(821, 861, 881)은 900Å이고, ITO층(822, 862, 882)은 200Å인 것이 가장 바람직하다. In particular, the IZO layer (821, 861, 881) is 900Å, and most preferably in the ITO layer (822, 862, 882) is 200Å.

그러면, 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 제조 방법에 대하여 도 20a 내지 27b와 앞서의 도 18 및 도 19를 참고로 하여 상세히 설명한다. Then, by the present invention a third embodiment the liquid crystal display thin film transistor array panel 20a to Figure 27b and Figure 18 and 19 of the prior method of manufacturing according to the reference as will be described in detail.

먼저, 도 20a 및 20b에 도시한 바와 같이, 2중의 도전체층을 스퍼터링 따위의 방법으로 적층하고 마스크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트선(22) 및 게이트 전극(26)을 포함하는 게이트 배선을 형성한다. First, one, two conductive by laminating a conductor layer by way of sputtering, etc., and dry or wet etching the first photolithography process using a mask, the gate line 22 on the substrate 10 of as shown in Figure 20a and 20b, and a gate wiring including the gate electrode 26.

다음, 도 21a 및 21b에 도시한 바와 같이, 게이트 절연막(30), 수소화 비정질 규소 따위의 반도체와 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소를 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 마스크를 이용한 사진 식각 공정으로 패터닝하여 비정질 규소층과 도핑된 비정질 규소층을 차례로 패터닝하여 반도체 패턴(40)과 저항성 접촉층(50)을 형성한다. Next, Fig. 21a and as shown in 21b, the gate insulating film 30, a hydride, respectively by using an amorphous silicon etc. of the semiconductor and the phosphor (P) etc. The amorphous silicon chemical vapor deposition with a n-type impurity is doped at a high concentration 1,500Å to 5,000Å, 500Å to 2,000Å, 300Å to the semiconductor pattern 40 are continuously deposited to a thickness of 600Å, and patterned in a photolithography process using a mask patterned in order to an amorphous silicon layer doped with an amorphous silicon layer and the resistance to form the contact layer 50.

이어, 도 22a 및 도 22b에서 보는 바와 같이, 2중의 도전체층을 스퍼터링 등의 방법으로 증착한 다음 마스크를 이용한 사진 식각 공정으로 패터닝하여 데이터선(62), 소스 전극(65), 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 포함하는 데이터 배선을 형성한다. Next, Fig. 22a and the data line 62, and is patterned by photolithography process using the following mask is deposited by a method such as sputtering, a conductor layer of two, as shown in Figure 22b, source electrode 65, drain electrode (66 ) and maintained thereby forming a data line including a storage capacitor conductors 64. 이어, 소스 전극(65)과 드레인 전극(66)으로 가리지 않는 저항성 접촉층(50)을 식각하여 소스 전극(65)과 드레인 전극(66) 사이의 반도체층(40)을 드러내고 저항성 접촉층(55, 56)을 두 부분으로 분리한다. Then, exposing the semiconductor layer 40 between the source electrode 65 and drain electrode 66 by etching with the source electrode to the ohmic contact layer 50 does not cover 65 and the drain electrode 66, an ohmic contact layer (55 separates, 56) into two parts. 이 때, 앞서 설명한 바와 같이 저항성 접촉층(50)은 데이터 배선의 접착층과 함께 식각할 수도 있다. At this time, the ohmic contact layer 50 as described above may be etched with an adhesive layer of the data line.

계속해서, 질화 규소 또는 산화 규소를 적층하여 층간 절연막(도시하지 않음)을 형성할 수 있다. It may continue, by laminating a silicon nitride or silicon oxide to form an interlayer insulating film (not shown).

다음, 데이터 배선(62, 64, 65, 66, 68)과 층간 절연막(도시하지 않음)을 형성한 후, 도 23a 및 23b에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 유기 물질을 각각 차례로 도포하고 사진 공정을 통하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성한다. Next, after forming the data line (62, 64, 65, 66, 68) and the interlayer insulating film (not shown), the photosensitive organic material containing red, green and blue pigments as shown in Fig. 23a and 23b each coated, and then formed through a photolithography process red, green, then the Agency color filters (R, G, B). 이때, 사진 공정에서 적, 녹, 청의 컬러 필터(R, G, B)를 형성할 때 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다. At this time, in the photolithography process ever, to form green, and blue color filters (R, G, B) openings (C1, C2) to expose the drain electrode 66 and the storage capacitor conductors 64, when taken together Fig. . 왜냐하면, 이후에 보호막(70)에 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 접촉 구멍을 형성할 때 프로파일을 양호하게 형성하기 위함이다. Because, when forming a contact hole in the drain electrode 66 and the storage capacitor conductors 64 on the protection film 70 after the well is to form a profile.

이어, 도 24a 및 도 24b에서 보는 바와 같이, 기판(10)의 낮은 유전율을 가지며, 평단화가 우수한 유기 절연 물질을 도포하거나 또는 4.0 이하의 낮은 유전율을 가지는 SiOF, SiOC 등과 같은 저유전율 절연 물질을 화할 기상 증착으로 적층하여 보호막(70)을 형성하고, 마스크를 이용한 사진 식각 공정으로 게이트 절연막(30)과 함께 패터닝하여, 접촉 구멍(72, 74, 76, 78)을 형성한다. Next, as shown in Figure 24a and Figure 24b, has a low dielectric constant of the substrate 10, customize the low-dielectric insulating material such as a critically upset excellent coating the organic insulating material, or SiOF, SiOC having a low dielectric constant of 4.0 or less forming a protective film 70 is laminated by vapor deposition and then patterned together with the gate insulating film 30 by a photolithography process using a mask to form a contact hole (72, 74, 76, 78). 이때, 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)은 컬러 필터(R, G, B)에 형성되어 있는 개구부(C1, C2)의 안쪽에 형성한다. At this time, the contact hole (76, 74) to expose the drain electrode 66 and the storage capacitor conductors 64 are formed on the inside of the color filters (R, G, B) openings (C1, C2) formed in the do. 이와 같이, 본 발명에서는 컬러 필터(R, G, B)에 미리 개구부(C1, C2)를 형성한 다음, 보호막(70)을 패터닝하여 드레인 전극(66)과 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 74)을 형성함으로써 접촉 구멍(76, 74)의 프로파일을 양호하게 형성할 수 있다. Thus, in the present invention, the color filter (R, G, B) in advance the opening (C1, C2), and then, patterned by the drain electrode 66 and the storage capacitor conductors 64, the protective film 70 is formed to the by forming the contact hole (76, 74) to expose it can be satisfactorily formed in the profile of the contact hole (76, 74).

마지막으로, 도 18 및 도 19에 도시한 바와 같이, IZO층과 ITO층을 증착하고 마스크를 사용하여 사진 식각함으로써 화소 전극(82) 및 접촉 보조 부재(84, 88)를 형성한다. Finally, to form a 18 and a 19, the pixel electrode 82 and the auxiliary contact member (84, 88) by depositing an IZO layer and the ITO layer, and photolithography using a mask as shown in Fig. 이 때, 식각제로는 IZO 식각제를 사용한다. At this time, the etching agent may be used to etch the IZO. IZO 식각제는 염산, 초산, 초순수(Deionized water) 및 계면 활성제가 혼합된 물질이다. IZO etchant material is a mix of hydrochloric acid, acetic acid, deionized water (Deionized water) and surfactants.

이러한 방법은 앞에서 설명한 바와 같이, 5매의 마스크를 이용하는 제조 방법에 적용할 수 있지만, 4매 마스크를 이용하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에서도 동일하게 적용할 수 있다. This method, as described above, can be applied to the manufacturing method using a mask of 5 frames, but can be equally applicable in the method of manufacturing the liquid crystal display device using the thin film transistor substrate for the four pieces of the mask. 이에 대하여 도면을 참조하여 상세하게 설명하기로 한다. In reference to the drawings and will be described in detail.

먼저, 도 25 내지 도 27을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 어레이 기판의 구조에 대하여 상세히 설명한다. First, a detailed description of the structure of a TFT array panel for an LCD according to an exemplary embodiment of the present invention to 25 to 27 by reference.

도 25는 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 도 26 및 도 27은 각각 도 25에 도시한 박막 트랜지스터 기판을 XXVI-XXVI' 선 및 XXVII-XXVII' 선을 따라 잘라 도시한 단면도이다. 25 is along the liquid crystal display is a layout view of a TFT array panel for the apparatus, Figure 26 and 'and line XXVII-XXVII' 27 is a thin film transistor substrate XXVI-XXVI shown in FIG. 25, each line in accordance with an embodiment of the present invention is a cross-sectional view showing cut.

먼저, 절연 기판(10) 위에 이중층으로 이루어진 게이트 배선이 형성되어 있다. First, a gate wiring is formed consisting of a double layer on the insulating substrate 10. 게이트 배선은 가로 방향으로 뻗어 있는 주사 신호선 또는 게이트선(22) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(26)을 포함한다. Gate wire includes a gate electrode 26 of the thin-film transistor, which is part of the scanning signal line or the gate lines 22 and gate lines 22 extending in the transverse direction. 이 때, 게이트선(22)의 일단(26)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. At this time, one end 26 of the gate line 22 has been extended to the width of the connection to the external circuit. 또한, 게이트 배선은 게이트선(22)과 평행하게 형성되어 상판의 공통 전극에 입력되는 공통 전극 전압 따위의 전압을 외부로부터 인가받는 유지 전극선(28)을 포함한다. In addition, the gate wire includes a gate line 22 is parallel to the formation and maintenance receives application of a voltage of the common electrode voltage something that is input to the common electrode of the upper external electrode line (28). 유지 전극선(28)은 후술할 화소 전극(82)과 연결된 유지 축전기용 도전체 패턴(64)과 중첩되어 화소의 전하 보존 능력을 향상시키는 유지 축전기를 이룬다. Maintaining electrode line 28 are superimposed and connected to the pixel electrode 82 to below the storage capacitor conductors 64 forms a storage capacitor for improving electric charge preservation ability of the pixel.

게이트 배선(22, 24, 26) 및 유지 전극선(28)과 기판(10) 위에는 질화규소(SiN x ) 따위로 이루어진 게이트 절연막(30)이 형성되어 있다. Gate wiring 22, 24, 26 and keep the gate insulating film 30 consisting of electrode lines 28 and the substrate 10 is a silicon nitride (SiN x), etc. are formed on top.

게이트 절연막(30) 위에는 수소화 비정질 규소(hydrogenated amorphous silicon) 따위의 반도체로 이루어진 반도체 패턴(42, 48)이 형성되어 있으며, 반도체 패턴(42, 48) 위에는 인(P) 따위의 n형 불순물로 고농도로 도핑되어 있는 비정질 규소 따위로 이루어진 저항성 접촉층(ohmic contact layer) 패턴 또는 중간층 패턴(55, 56, 58)이 형성되어 있다. A gate insulating film 30 are formed on a hydrogenated amorphous silicon (hydrogenated amorphous silicon) semiconductor semiconductor pattern consisting of something (42, 48) are formed, heavily doped with an n-type impurity in the above semiconductor pattern (42, 48) (P), etc. the ohmic contact layer (ohmic contact layer) pattern, or an intermediate layer pattern (55, 56, 58) made of amorphous silicon which is doped with something is formed.

접촉층 패턴(55, 56, 58) 위에는 게이트 배선과 마찬가지로 2중층으로 이루어진 데이터 배선과 유지 축전기용 도전체 패턴이 형성되어 있다. Above the contact layer pattern (55, 56, 58) In the same manner as the gate wiring and a data wiring and the storage capacitor conductors made of a double layer it is formed. 데이터 배선은 세로 방향으로 형성되어 있는 데이터선(62) 그리고 데이터선(62)의 분지인 박막 트랜지스터의 소스 전극(65)으로 이루어진 데이터선부를 포함한다. Data wiring includes a data line portion consisting of a vertical source electrode 65 of the basin of the transistor of the data line is formed (62) and the data line 62 direction. 이 때, 데이터선(62)의 일단(68)은 외부 회로와의 연결을 위하여 폭이 확장되어 있다. One end 68 of this time, the data line 62 has been extended to the width of the connection to the external circuit. 또, 데이터 배선은 데이터선부(62, 64, 65)와 분리되어 있으며 게이트 전극(26) 또는 박막 트랜지스터의 채널부(C)에 대하여 소스 전극(65)의 반대쪽에 위치하는 박막 트랜지스터의 드레인 전극(66)을 포함한다. In addition, the data line is separated from the data line portion (62, 64, 65) and the drain electrode of the thin film transistor which is located on the opposite side of the source electrode 65 with the gate electrode 26 or the thin film channel portion (C) of the transistor ( 66) a. 또한, 데이터 배선은 드레인 전극(66)과 연결되어 있으며, 유지 전극선(28)과 중첩되어 유지 축전기를 이루는 유지 축전기용 도전체 패턴(64)을 포함한다. In addition, the data line is connected to the drain electrode 66, sustain electrode lines include the storage capacitor forming the storage capacitor is overlapped with the conductive (28) form a pattern (64). 유지 전극선(28)을 형성하지 않을 경우 유지 축전기용 도전체 패턴(64) 또한 형성하지 않는다. When not forming the sustain electrode line 28, the storage capacitor conductors 64 also do not form.

접촉층 패턴(52, 55, 56)은 그 하부의 반도체 패턴(42, 48)과 그 상부의 데이터 배선(62, 64, 65, 66, 68)의 접촉 저항을 낮추어 주는 역할을 하며, 데이터 배선(62, 64, 65, 66, 68)과 완전히 동일한 형태를 가진다. Contact layer pattern (52, 55, 56) serves to lower the contact resistance of the lower portion of the semiconductor pattern (42, 48) and the upper portion of the data line (62, 64, 65, 66, 68), and the data line have the completely same shape as the (62, 64, 65, 66, 68). 즉, 데이터선부 중간층 패턴(55)은 데이터선부(62, 68, 65)와 동일하고, 드레인 전극용 중간층 패턴(56)은 드레인 전극(66)과 동일하며, 유지 축전기용 중간층 패턴(58)은 유지 축전기용 도전체 패턴(64)과 동일하다. That is, the data line portion intermediate layer pattern 55 is the data line portion (62, 68, 65) with the same, and an intermediate layer pattern 56 for the drain electrode is equal to the drain electrode 66, the storage capacitor intermediate layer pattern (58) It maintained the same as the storage capacitor conductors 64.

한편, 반도체 패턴(42, 48)은 박막 트랜지스터의 채널부(C)를 제외하면 데이터 배선(62, 64, 65, 66, 68) 및 접촉층 패턴(55, 56, 58)과 동일한 모양을 하고 있다. Meanwhile, the semiconductor pattern (42, 48) and the same shape and except for the channel portion (C) of the thin-film transistor the data line (62, 64, 65, 66, 68) and a contact layer pattern (55, 56, 58) have. 즉, 박막 트랜지스터의 채널부(C)에서 데이터선부(62, 68, 65), 특히 소스 전극(65)과 드레인 전극(66)이 분리되어 있고 데이터선부 중간층(55)과 드레인 전극용 접촉층 패턴(56)도 분리되어 있으나, 박막 트랜지스터용 반도체 패턴(42)은 이곳에서 끊어지지 않고 연결되어 박막 트랜지스터의 채널을 생성한다. That is, the data line portion (62, 68, 65), in particular the source electrode 65 and drain electrode 66 is separated from the channel portion (C) of the thin film transistor and the data line portion intermediate layer 55 and the drain electrode contact layer patterns 56, but are also separated, the thin film transistor semiconductor pattern (42) is connected without interruption here generates the channel of the TFT.

데이터 배선(62, 64, 65, 66, 68)과 이들로 가리지 않는 게이트 절연막(30) 위에는 적, 녹, 청의 컬러 필터(R, G, B)가 형성되어 있으며, 이러한 컬러 필터(R, G, B)는 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(68)을 드러내는 개구부(C1, C2)를 가지고 있다. A data line (62, 64, 65, 66, 68) and ever formed on the gate insulating film 30 does not cover in these rust color filters (R, G, B) red rusting are formed, and these color filters (R, G , B) has a second opening (C1, C2) exposing the same as the drain electrode 66 and the storage capacitor conductors 68 in the first embodiment.

적, 녹, 청 컬러 필터(R, G, B)는 평탄화된 감광성 유기 절연막 또는 저유전율 절연 물질로 이루어진 보호막(70)으로 덮여 있으며, 보호막(70)에는 드레인 전극(66), 데이터선의 일단(68) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(72, 76, 78)을 가지고 있으며, 게이트 절연막(30)과 함께 게이트선의 일단(24)를 드러내는 접촉 구멍(74)이 형성되어 있다. Red, green, and blue color filters (R, G, B) is covered with a protective film 70 consisting of a flattened photosensitive organic insulating film or low dielectric constant insulation material, the protective film 70, one drain electrode 66, the data lines ( 68) and maintaining contact hole 74 exposing the storage capacitor conductors 64 in contact hole (72, 76, 78) one end (24 a gate line with having, and the gate insulating film 30 a) to expose the formed have. 이때에도 제1 실시예와 동일하게 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 접촉 구멍(76, 72)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성되어 있다. At this time, in the contact hole to expose the same to the drain electrode 66 and the storage capacitor conductors 64 in the first embodiment (76 and 72) is an opening (C1, C2) of the color filters (R, G, B) It is formed on the inside.

보호막(80) 위에는 박막 트랜지스터로부터 화상 신호를 받아 상판의 전극과 함께 전기장을 생성하는 화소 전극(82)이 형성되어 있다. Receiving an image signal from the thin film transistor formed on the protective film 80, a pixel electrode 82 for generating an electric field with the electrodes of the top plate is formed. 화소 전극(82)은 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 따위의 투명한 도전 물질로 만들어지며, 접촉 구멍(76)을 통하여 드레인 전극(66)과 물리적·전기적으로 연결되어 화상 신호를 전달받는다. The pixel electrode 82 is made becomes, through the contact hole 76 connected to the drain electrode 66 and the physical and electrical of a transparent conductive material of ITO (indium tin oxide) or IZO (indium zinc oxide), etc. The image signal and it receives. 화소 전극(82)은 또한 이웃하는 게이트선(22) 및 데이터선(62)과 중첩되어 개구율을 높이고 있으나, 중첩되지 않을 수도 있다. The pixel electrode 82 may also be superimposed with the gate line 22 and data line 62 adjacent to increase the aperture ratio, but not overlap. 또한 화소 전극(82)은 접촉 구멍(72)을 통하여 유지 축전기용 도전체 패턴(64)과도 연결되어 도전체 패턴(64)으로 화상 신호를 전달한다. And also the pixel electrode 82 is passing the image signal to the storage capacitor conductors 64, the conductor pattern 64 is excessively connected through the contact holes 72. 한편, 게이트선의 일단(24) 및 데이터선의 일단(68) 위에는 접촉 구멍(74, 78)을 통하여 각각 이들과 연결되는 접촉 보조 부재(84, 88)가 형성되어 있으며, 이들은 게이트선의 일단(24) 및 데이터선의 일단(68)과 외부 회로 장치와의 접착성을 보완하고 패드를 보호하는 역할을 하는 것으로 필수적인 것은 아니며, 이들의 적용 여부는 선택적이다. On the other hand, and the gate line end 24 and the data line end (68) above the contact hole (74, 78) respectively contacting the auxiliary member (84, 88) connected to these via is formed, and these gate line end 24 and a data line, one end (68) and complement the adhesion of the device to an external circuit, and not essential that serves to protect the pad, the applicability thereof is optional. 이 때, IZO층(821, 861, 881)은 500Å 내지 1500Å의 두께를 가지고, ITO층(822, 862, 882)은 50Å 내지 250Å의 두께를 가진다. At this time, IZO layer (821, 861, 881) is, ITO layer (822, 862, 882) has a thickness of 500Å to 1500Å has a thickness of 50Å to 250Å. 특히, IZO층(821, 861, 881)은 900Å이고, ITO층(822, 862, 882)은 200Å인 것이 가장 바람직하다. In particular, the IZO layer (821, 861, 881) is 900Å, and most preferably in the ITO layer (822, 862, 882) is 200Å.

그러면, 본 발명의 실시예에 따른 액정 표시 장치용 기판의 제조 방법에 대하여 도 28a 내지 35c와 앞서의 도 25 내지 도 27을 참고로 하여 상세히 설명한다. Then, in the Fig. 28a to 35c and 25 to 27 of the above method of manufacturing the substrate for a liquid crystal display device according to an embodiment of the present invention as a reference will be described in detail.

먼저, 도 28a 내지 28c에 도시한 바와 같이, 금속 따위의 도전체층을 스퍼터링 따위의 방법으로 1,000Å 내지 3,000Å의 두께로 증착하고 마스크를 이용한 첫 번째 사진 식각 공정으로 건식 또는 습식 식각하여, 기판(10) 위에 게이트 전극(26)을 가지는 게이트선(22) 및 유지 전극선(28)을 형성한다. First, as shown in Figure 28a to 28c, by depositing a conductive layer of metal etc. as a method to a thickness of 1,000Å to 3,000Å of sputtering etc., and dry or wet etching the first photolithography process using a mask, a substrate ( 10) on the gate line 22 and held with the gate electrode 26 to form the electrode line (28).

다음, 도 29a 및 29b에 도시한 바와 같이, 게이트 절연막(30), 반도체층(40), 중간층(50)을 화학 기상 증착법을 이용하여 각각 1,500Å 내지 5,000Å, 500Å 내지 2,000Å, 300Å 내지 600Å의 두께로 연속 증착하고, 이어 2중층으로 이루어진 데이터용 도전층(60)을 스퍼터링 등의 방법으로 1,500Å 내지 3,000Å의 두께로 증착한 다음 그 위에 감광막(110)을 1㎛ 내지 2㎛의 두께로 도포한다. Next, Fig. 29a and 29b, as shown in, the gate insulation film 30, semiconductor layer 40, intermediate layer 50 using a chemical vapor deposition method, respectively 1,500Å to 5,000Å, 2,000Å to 500Å, 300Å to 600Å methods, such as continuous evaporation in thickness, followed by sputtering a data conductive layer 60 is made for a double layer of a thickness of 1,500Å to 3,000Å, and then deposited in the thickness of a photosensitive film on 1㎛ to 2㎛ 110 It is applied to.

그 후, 제2 마스크를 통하여 감광막(110)에 빛을 조사한 후 현상하여 도 30b 및 33c에 도시한 바와 같이, 감광막 패턴(112, 114)을 형성한다. Then, the as it is shown in Fig. 30b and 33c after development by irradiating light to the photosensitive film 110 through the second mask to form a photoresist pattern (112, 114). 이때, 감광막 패턴(112, 114) 중에서 박막 트랜지스터의 채널부(C), 즉 소스 전극(65)과 드레인 전극(66) 사이에 위치한 제1 부분(114)은 데이터 배선부(A), 즉 데이터 배선(62, 64, 65, 66, 68)이 형성될 부분에 위치한 제2 부분(112)보다 두께가 작게 되도록 하며, 기타 부분(B)의 감광막은 모두 제거한다. At this time, the photoresist pattern 112 and 114 in the thin film transistor channel portion (C), namely a first portion 114 located between the source electrode 65 and drain electrode 66 is the data line portion (A), i.e., the data wiring and to be smaller than the second thickness portion (112) located in the part to be formed (62, 64, 65, 66, 68), the photosensitive film of the other part (B) is removed. 이 때, 채널부(C)에 남아 있는 감광막(114)의 두께와 데이터 배선부(A)에 남아 있는 감광막(112)의 두께의 비는 후에 후술할 식각 공정에서의 공정 조건에 따라 다르게 하여야 하되, 제1 부분(114)의 두께를 제2 부분(112)의 두께의 1/2 이하로 하는 것이 바람직하며, 예를 들면, 4,000Å 이하인 것이 좋다. At this time, the ratio of the thickness of the photosensitive film 114, the photoresist 112 remaining on the thickness and the data line portion (A) of the remaining in the channel portion (C), but should be different depending on the process conditions in the etching process to be described later after , the preferred that the thickness of the first portion 114 to the half or less of the thickness of the second portion 112 and, for example, preferably not more than 4,000Å.

이와 같이, 위치에 따라 감광막의 두께를 달리하는 방법으로 여러 가지가 있을 수 있으며, A 영역의 빛 투과량을 조절하기 위하여 주로 슬릿(slit)이나 격자 형태의 패턴을 형성하거나 반투명막을 사용한다. Thus, there may be a number of a method of varying the thickness of the photoresist depending on the position, in order to control the light transmittance of the region A mainly slit (slit) form a pattern or a grid pattern or a translucent film is used.

이때, 슬릿 사이에 위치한 패턴의 선 폭이나 패턴 사이의 간격, 즉 슬릿의 폭은 노광시 사용하는 노광기의 분해능보다 작은 것이 바람직하며, 반투명막을 이용하는 경우에는 마스크를 제작할 때 투과율을 조절하기 위하여 다른 투과율을 가지는 박막을 이용하거나 두께가 다른 박막을 이용할 수 있다. At this time, the distance between the line width and pattern of the pattern is located between the slits, i.e. the width of the slit is preferably smaller than the resolution of the exposure device used at the time of exposure, in the case of using a translucent film, the other transmission in order to control the permeability when producing a mask, using a thin film having the thickness or can use other films.

이와 같은 마스크를 통하여 감광막에 빛을 조사하면 빛에 직접 노출되는 부분에서는 고분자들이 완전히 분해되며, 슬릿 패턴이나 반투명막이 형성되어 있는 부분에서는 빛의 조사량이 적으므로 고분자들은 완전 분해되지 않은 상태이며, 차광막으로 가려진 부분에서는 고분자가 거의 분해되지 않는다. The irradiated light to the photosensitive film through the same mask in the portion to be directly exposed to light, the polymer will be completely broken down, in the part which is formed a slit pattern or a translucent film is the amount of irradiation of light ever since a state polymer are not decomposed completely, the light-shielding film in a hidden part of the polymer it is hardly decomposed. 이어 감광막을 현상하면, 고분자 분자들이 분해되지 않은 부분만이 남고, 빛이 적게 조사된 중앙 부분에는 빛에 전혀 조사되지 않은 부분보다 얇은 두께의 감광막이 남길 수 있다. When followed by developing the photosensitive film, the polymer molecules are the only remaining undissolved part, in the center of the less the light irradiation of the photosensitive film thickness thinner than the portions which are not irradiated at all the light to leave. 이때, 노광 시간을 길게 하면 모든 분자들이 분해되므로 그렇게 되지 않도록 해야 한다. At this time, if a long exposure time must be not to do so because all molecules are decomposed.

이러한 얇은 두께의 감광막(114)은 리플로우가 가능한 물질로 이루어진 감광막을 이용하고 빛이 완전히 투과할 수 있는 부분과 빛이 완전히 투과할 수 없는 부분으로 나뉘어진 통상적인 마스크로 노광한 다음 현상하고 리플로우시켜 감광막이 잔류하지 않는 부분으로 감광막의 일부를 흘러내리도록 함으로써 형성할 수도 있다. Photosensitive film 114 of such a thin thickness, and exposed to a conventional mask which uses a photosensitive film made of a material capable reflow and divided into a portion without a portion of the light that the light can be totally transmitted to completely permeate the following symptoms ripple by low it can be formed by flowing the photosensitive film to issue a portion of the photosensitive section does not remain.

이어, 감광막 패턴(114) 및 그 하부의 막들, 즉 도전체층(60), 중간층(50) 및 반도체층(40)에 대한 식각을 진행한다. Then, the process proceeds with the etching of the photoresist pattern 114 and a lower portion of the films, that is, the conductor layer 60, intermediate layer 50 and the semiconductor layer 40. 이때, 데이터 배선부(A)에는 데이터 배선 및 그 하부의 막들이 그대로 남아 있고, 채널부(C)에는 반도체층만 남아 있어야 하며, 나머지 부분(B)에는 위의 3개 층(60, 50, 40)이 모두 제거되어 게이트 절연막(30)이 드러나야 한다. At this time, the data line portion (A), the data line, and the lower layer of the are left intact, the channel portion (C) there should remain only the semiconductor layer, the remaining portion (B) has 3 above floors (60, 50, 40) is removed and both the gate insulating film 30 deureonaya.

먼저, 도 31a 및 31b에 도시한 것처럼, 기타 부분(B)의 노출되어 있는 도전체층(60)을 제거하여 그 하부의 중간층(50)을 노출시킨다. First, as shown in Figure 31a and 31b, by removing the conductor layer 60 which is exposed in the other part (B) to expose the intermediate layer 50 of the lower portion. 이 과정에서는 건식 식각 또는 습식 식각 방법을 모두 사용할 수 있으며, 이때 도전체층(60)은 식각되고 감광막 패턴(112, 114)은 거의 식각되지 않는 조건하에서 행하는 것이 좋다. In this process, it can be used for both the dry etching process or a wet etching method, whereby the electric conductor layer 60 is preferably is carried out under conditions that do not substantially etch the etching and the photoresist pattern (112, 114). 그러나, 건식 식각의 경우 도전체층(60)만을 식각하고 감광막 패턴(112, 114)은 식각되지 않는 조건을 찾기가 어려우므로 감광막 패턴(112, 114)도 함께 식각되는 조건하에서 행할 수 있다. However, in the case of dry etching the conductive layer 60 is only etched, and the photoresist pattern 112 and 114 is difficult to find a non-etching conditions can be carried out under such conditions that the etching also with the photoresist pattern (112, 114). 이 경우에는 습식 식각의 경우보다 제1 부분(114)의 두께를 두껍게 하여 이 과정에서 제1 부분(114)이 제거되어 하부의 도전체층(60)이 드러나는 일이 생기지 않도록 한다. In this case, so that at the first portion 114 is removed revealed the the lower conductor layer 60 in the process occur by increasing the thickness of the first portion 114 than in the case of wet etching.

이렇게 하면, 도 31a 및 도 31b에 나타낸 것처럼, 채널부(C) 및 데이터 배선부(B)의 도전체층, 즉 소스/드레인용 도전체 패턴(67)과 유지 축전기용 도전체 패턴(64)만이 남고 기타 부분(B)의 도전체층(60)은 모두 제거되어 그 하부의 중간층(50)이 드러난다. In this way, as shown in Figure 31a and Figure 31b, the channel portion (C) and the data conductive layer, that is, the source / drain conductive pattern 67 and the storage capacitor conductors 64 of the wiring section (B) only the remaining conductive layer 60 of the other part (B) is removed all turns out that the lower part of the intermediate layer (50). 이때 남은 도전체 패턴(67, 64)은 소스 및 드레인 전극(65, 66)이 분리되지 않고 연결되어 있는 점을 제외하면 데이터 배선(62, 64, 65, 66, 68)의 형태와 동일하다. The remaining conductors (67, 64) is the same as the form of the data line (62, 64, 65, 66, 68), except that it is connected is not the source and drain electrodes 65 and 66 are separated. 또한 건식 식각을 사용한 경우 감광막 패턴(112, 114)도 어느 정도의 두께로 식각된다. In case of using a dry-etching the photoresist pattern 112 and 114 are also etched to certain degree of thickness.

이어, 도 32a 및 32b에 도시한 바와 같이, 기타 부분(B)의 노출된 중간층(50) 및 그 하부의 반도체층(40)을 감광막의 제1 부분(114)과 함께 건식 식각 방법으로 동시에 제거한다. Next, as shown in Fig. 32a and 32b, other parts (B) to remove the exposed intermediate layer 50 and the semiconductor layer 40 in its lower portion at the same time, a dry etching method with the first portion 114 of the photosensitive film of the do. 이 때의 식각은 감광막 패턴(112, 114)과 중간층(50), 반도체층(40)(반도체층과 중간층은 식각 선택성이 거의 없음)이 차례로 식각되며 드러난 게이트 절연막(30)은 식각되지 않는 조건하에서 행하여야 한다. Etching at this time the photoresist pattern 112 and 114 and the intermediate layer 50, semiconductor layer 40 (semiconductor layer and the intermediate layer is not substantially etch selectivity) are etched in turn exposed gate insulating film 30 is not etched conditions to be carried out under. 이때, 감광막 패턴(112, 114)과 반도체층(40)에 대한 식각비가 동일한 경우 제1 부분(114)의 두께는 반도체층(40)과 중간층(50)의 두께를 합한 것과 같거나 그보다 작아야 한다. At this time, when the ratio of etching of the photoresist pattern 112 and 114 and the semiconductor layer 40 is the same thickness of the first portion 114 should be less equal to the sum of the thickness of the semiconductor layer 40 and intermediate layer 50, or less than .

이렇게 하면, 도 32a 및 32b에 나타낸 바와 같이, 채널부(C)의 제1 부분(114)이 제거되어 소스/드레인용 도전체 패턴(67)이 드러나고, 기타 부분(B)의 중간층(50) 및 반도체층(40)이 제거되어 그 하부의 게이트 절연막(30)이 드러난다. In this way, an intermediate layer 50 of the as shown in Fig. 32a and 32b, the channel portion (C) the first portion 114 is removed the source / drain conductive pattern 67 is revealed, and other parts (B) of and a semiconductor layer 40 is removed reveals that the bottom gate insulating film 30. 한편, 데이터 배선부(A)의 제2 부분(112) 역시 식각되므로 두께가 얇아진다. On the other hand, if the thickness is thin, the second portion of the data line unit (A) (112), so also etched. 또한, 이 단계에서 반도체 패턴(42, 48)이 완성된다. Further, the semiconductor pattern (42, 48) is completed at this stage. 도면 부호 57과 58은 각각 소스/드레인용 도전체 패턴(67) 하부의 중간층 패턴과 유지 축전기용 도전체 패턴(64) 하부의 중간층 패턴을 가리킨다. Reference numeral 57 and 58 indicates the intermediate layer pattern of the bottom respectively the source / drain conductor pattern 67 of the lower intermediate layer pattern and the storage capacitor conductors 64.

이어 애싱(ashing)을 통하여 채널부(C)의 소스/드레인용 도전체 패턴(67) 표면에 남아 있는 감광막 찌꺼기를 제거한다. And after removing the photoresist residue remaining on the source / drain surface conductors 67 of the channel portion (C) through the ashing (ashing).

다음, 도 36a 및 36b에 도시한 바와 같이 채널부(C)의 소스/드레인용 도전체 패턴(67) 및 그 하부의 소스/드레인용 중간층 패턴(57)을 식각하여 제거한다. Next, to remove by etching a channel part (C) source / drain conductive pattern 67 and the source / drain of the lower intermediate layer incorporated a pattern 57 of, as shown in Figs. 36a and 36b.

이렇게 하면, 소스 전극(65)과 드레인 전극(66)이 분리되면서 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58)이 완성된다. In this way, while the source electrode 65 and drain electrode 66 is separate data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) is completed.

마지막으로 데이터 배선부(A)에 남아 있는 감광막 제2 부분(112)을 제거한다. Finally, to remove the photosensitive film a second portion 112 which remains on the data interconnection portion (A). 그러나, 제2 부분(112)의 제거는 채널부(C) 소스/드레인용 도전체 패턴(67)을 제거한 후 그 밑의 중간층 패턴(57)을 제거하기 전에 이루어질 수도 있다. However, removal of the second portion 112 may be made before removing the intermediate layer pattern (57) of the bottom after removing the channel portion (C) source / drain conductive pattern 67.

앞에서 설명한 것처럼, 습식 식각과 건식 식각을 교대로 하거나 건식 식각만을 사용할 수 있다. In front, it shifts the wet etching and dry etching, as described, or can be used only dry etching. 후자의 경우에는 한 종류의 식각만을 사용하므로 공정이 비교적 간편하지만, 알맞은 식각 조건을 찾기가 어렵다. In the latter case, only one type of etching process is relatively simple, but so difficult to find a proper etching condition. 반면, 전자의 경우에는 식각 조건을 찾기가 비교적 쉬우나 공정이 후자에 비하여 번거로운 점이 있다. On the other hand, in the former case the process is relatively, but not easy to find etching conditions are cumbersome point than the latter.

이와 같이 하여 데이터 배선(62, 64, 65, 66, 68), 저항 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 완성한 후, 도 37a 내지 37c에 도시한 바와 같이 적, 녹, 청의 안료를 포함하는 감광성 물질을 도포하고 노광 및 현상 공정을 통한 사진 공정으로 패터닝하여 적, 녹, 청의 컬러 필터(R, G, B)를 차례로 형성하는 동시에, 적, 녹, 청의 컬러 필터(R, G, B)에 드레인 전극(66) 및 유지 축전기용 도전체 패턴(64)을 드러내는 개구부(C1, C2)도 함께 형성한다. After this manner, complete the data line (62, 64, 65, 66, 68), the ohmic contact layer pattern (55, 56, 58) and the semiconductor pattern (42, 48), as shown in FIGS. 37a to 37c enemy rust at the same time of applying a photosensitive material comprising a red rusting pigment to form exposed and developed and patterned by a photolithography process red, green, and blue color filter through the steps (R, G, B) in order, red, green, and blue color filters (R, G, B) openings (C1, C2) to expose the drain electrode 66 and the storage capacitor conductors 64 in FIG formed together.

이때, 박막 트랜지스터의 채널부(C) 상부에 적 또는 녹의 컬러 필터로 이루어진 광차단층을 형성할 수 있으며, 이는 박막 트랜지스터의 채널부(C)로 입사하는 단파장의 가시 광선을 보다 완전히 차단하거나 흡수하기 위함이다. At this time, it is possible to form a light blocking layer consisting of express or rust color filter on an upper channel portion (C) of the thin-film transistor, which is completely cut off than the short-wavelength visible light incident on the channel portion (C) of the thin film transistor or to absorb It is intended.

이어, 기판(10)의 상부에 적, 녹, 청의 컬러 필터(R, G, B)를 덮는 보호막(70)을 아크릴계의 유기 물질로 도포하거나 4.0이하의 저유전율 절연 물질을 화학 기상 증착으로 적층하고, 마스크를 이용한 사진 식각 공정으로 보호막(70)을 게이트 절연막(30)과 함께 패터닝하여 드레인 전극(66), 게이트선의 일단(24), 데이터선의 일단(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 74, 78, 76)을 형성한다. Next, the enemy on top of the substrate 10, red, green, and blue color filters (R, G, B) a covering applied to the protective film 70, an organic material of an acrylic or 4.0, the low-dielectric insulating laminated material by chemical vapor deposition or less and photolithography as to pattern the protective film 70 with the gate insulating film 30, the drain electrode 66 using a mask, the gate line end 24, a data line, one end 68 and the storage capacitor conductors ( reveals 64) each form a contact hole (72, 74, 78, 76). 이때, 제3 실시예와 동일하게 데이터선의 일단(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)은 컬러 필터(R, G, B)의 개구부(C1, C2) 안쪽에 형성하여, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성한다. At this time, the same data line, one end 68 and the storage capacitor conductors 64, the exposed contact hole (72, 76) respectively, the third embodiment is an opening (C1 of the color filters (R, G, B), to form on the inside of C2), and preferably to form a profile of the contact hole (72, 76). 이러한 본 발명에서는 제1 실시예와 동일하게 컬러 필터(R, G, B)에 개구부(C1, C2)를 형성한 다음, 데이터선의 일단(68) 및 유지 축전기용 도전체 패턴(64)을 각각 드러내는 접촉 구멍(72, 76)을 형성함으로써 접촉 구멍(72, 76)의 프로파일을 양호하게 형성할 수 있어, 접촉 구멍(72, 76)의 프로파일을 양호하게 형성하기 위한 별도의 공정을 추가하지 않아 제조 공정을 단순화할 수 있다. This invention in the first embodiment and the same color filter (R, G, B) for forming the opening (C1, C2), and then, data of the line end (68) and the storage capacitor conductors 64, each of the by exposing to form a contact hole (72, 76) it is possible to satisfactorily form the profile of the contact hole (72, 76), does not add a separate process for satisfactorily forming the profile of the contact hole (72, 76) it is possible to simplify the manufacturing process.

마지막으로, 도 25 내지 도 27에 도시한 바와 같이, 400Å 내지 500Å 두께의 ITO 또는 IZO층을 증착하고 마스크를 사용하여 사진 식각 공정으로 식각하여 화소 전극(92), 접촉 보조 부재(94, 96)를 형성한다. Finally, Figure 25 and as shown in Fig. 27, 400Å to the pixel electrode 92, the contact assistance members (94, 96) by depositing an ITO or IZO layer of 500Å thickness and by using a mask etched with photolithography to form. 이 때, 식각제로는 IZO 식각제를 사용한다. At this time, the etching agent may be used to etch the IZO. IZO 식각제는 염산, 초산, 초순수(Deionized water) 및 계면 활성제가 혼합된 물질이다. IZO etchant material is a mix of hydrochloric acid, acetic acid, deionized water (Deionized water) and surfactants.

본 발명의 제4 실시예에서도, 적, 녹, 청의 컬러 필터(R, G, B)를 형성하기 전에 박막 트랜지스터의 채널부(C)가 안료를 포함하는 감광성 물질로 인해 오염되는 것을 방지하기 위해 질화 규소 등으로 이루어진 절연막을 추가로 형성할 수 있다. In order to prevent the channel portion (C) of the thin film transistor in the fourth embodiment of the present invention, red, green, and prior to formation of the Agency color filters (R, G, B) is subject to contamination because of a photosensitive material containing pigments It can be formed by adding an insulating film made of silicon nitride or the like.

이러한 본 발명의 제4 실시예에서는 제3 실시예에 따른 효과뿐만 아니라 데이터 배선(62, 64, 65, 66, 68)과 그 하부의 접촉층 패턴(55, 56, 58) 및 반도체 패턴(42, 48)을 하나의 마스크를 이용하여 형성하고 이 과정에서 소스 전극(65)과 드레인 전극(66)이 분리하여 제조 공정을 단순화할 수 있다. These in the fourth embodiment of the present invention, the as well as the effects according to the third embodiment, the data line (62, 64, 65, 66, 68) and the lower contact layer pattern (55, 56, 58) and the semiconductor pattern (42 , 48) can be formed using a single mask, and simplify the manufacturing process and the source electrode 65 and drain electrode 66 are separated in the process.

이상의 실시예에서는 컬러 필터로 적색, 녹색 ,청색을 사용하는 것을 예시하고 있으나 백색 컬러 필터를 추가하여 사용하거나 또는 자홍색(magenta), 청록색(cyan), 노란색 컬러 필터를 사용하는 박막 트랜지스터 기판에도 본 발명을 적용할 수 있다. Or more embodiments, the present invention in the thin film transistor substrate that uses red, green, and yellow color filters illustrates the use of blue and but by adding a white color filter, or magenta (magenta), cyan (cyan), a color filter the can also be applied.

이러한 박막 트랜지스터 기판은 이외에도 여러 가지 변형된 형태 및 방법으로 제조할 수 있다. The thin film transistor substrate in addition can be prepared in a number of variations and methods.

본 발명에서는 화소 전극을 IZO와 ITO 이중층으로 형성함으로써 식각 과정에서 하부 배선이 손상되는 것을 방지하고 그로스 테스트시 탐침에 이물질이 끼는 것을 방지할 수 있다. In the present invention, it is possible to form the pixel electrode by the IZO and ITO-layer prevents the lower wiring is damaged in the etching process and prevents the fitting of foreign materials on the gloss test when the probe.

도 1은 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판이고, 1 is a liquid crystal display thin film transistor substrate according to the first embodiment of the present invention,

도 2는 도 1의 Ⅱ-Ⅱ 선에 대한 단면도이고, 2 is a cross-sectional view of a Ⅱ-Ⅱ line of Figure 1,

도 3a, 4a, 5a 및 6a는 본 발명의 제1 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 중간 과정을 그 공정 순서에 따라 도시한 박막 트랜지스터 기판의 배치도이고, Fig. 3a, 4a, 5a and 6a is a layout view of a TFT array panel shown in accordance with an intermediate step of manufacturing the TFT array panel for an LCD according to a first embodiment of the present invention in the step order,

도 3b는 도 3a에서 IIIb-IIIb' 선에 대한 단면도이고, Figure 3b is a cross-sectional view of a IIIb-IIIb 'line in Figure 3a,

도 4b는 도 4a에서 IVb-IVb' 선에 대한 단면도로서 도 3b의 다음 단계를 도시한 단면도이고, And Figure 4b is a cross-sectional view showing the next step in Figure 3b a cross-sectional view for IVb-IVb 'line in Figure 4a,

도 5b는 도 5a에서 Vb-Vb' 선에 대한 단면도로서 도 4b의 다음 단계를 도시한 단면도이고, And Figure 5b is a cross-sectional view showing the next step in Figure 4b a cross-sectional view of the Vb-Vb 'line in Fig. 5a,

도 6b는 도 6a에서 VIb-VIb' 선에 대한 단면도로서 도 6의 다음 단계를 도시한 단면도이고, And Figure 6b is a cross-sectional view showing the next step in Figure 6 a cross-sectional view of the VIb-VIb 'line in Fig. 6a,

도 7은 본 발명의 제2 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 7 is a layout view of a TFT array panel for an LCD according to a second embodiment of the present invention,

도 8 및 도 9는 각각 도 7의 VII-VII' 선 및 IX-IX'선에 대한 단면도이고, And 8 and 9 are cross-sectional view of a VII-VII 'and Line IX-IX' line in Fig. 7, respectively,

도 10a는 본 발명의 제2 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 10a is a layout view of a thin film transistor substrate in the first step of manufacturing according to the second embodiment of the present invention,

도 10b 및 10c는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도이며, Figure 10b and 10c is a cross-sectional view of the Xb-Xb ', and the line Xc-Xc' line in Figure 10a, respectively,

도 11a 및 11b는 각각 도 10a에서 Xb-Xb' 선 및 Xc-Xc' 선에 대한 단면도로서, 도 10b 및 도 10c 다음 단계에서의 단면도이고, Figure 11a and 11b is a cross-sectional view of the Xb-Xb ', and the line Xc-Xc' line in Figure 10a, respectively, a cross-sectional view in Figure 10b and Figure 10c following steps,

도 12a는 도 11a 및 11b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 12a is a layout view of a TFT array panel of FIG. 11a and 11b the following steps,

도 12b 및 12c는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도이며, Figure 12b and 12c is a cross-sectional view of the XIIb-XIIb 'and line XIIc-XIIc' line in Figure 12a, respectively,

도 13a, 14a, 15a와 도 13b, 14b, 15b는 각각 도 12a에서 XIIb-XIIb' 선 및 XIIc-XIIc' 선에 대한 단면도로서 도 12b 및 12c 다음 단계들을 공정 순서에 따라 도시한 것이고, Figure 13a, 14a, 15a and Fig. 13b, 14b, 15b is an exemplary diagram in accordance with the process flow of FIG. 12b, and 12c following step a cross-sectional view of the XIIb-XIIb 'and line XIIc-XIIc' line in Figure 12a, respectively,

도 16a 및 도 16b는 도 15a 및 15b 다음 단계에서의 박막 트랜지스터 기판의 단면도이고, Figure 16a and 16b are sectional views of the TFT substrate in Fig. 15a and 15b the following steps,

도 17a는 도 16a 및 도 16b의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 17a is a layout view of a TFT array panel in the next step of Figure 16a and Figure 16b,

도 17b 및 17c는 각각 도 17a에서 XVIIb-XVIIb' 선 및 XVIIc-XVIIc' 선에 대한 단면도이고, Figure 17b and 17c are sectional views of the XVIIb-XVIIb 'and line XVIIc-XVIIc' line in Figure 17a, respectively,

도 18은 본 발명의 제3 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, 18 is a layout view of a TFT array panel for an LCD according to a third embodiment of the present invention,

도 19는 도 18에 도시한 박막 트랜지스터 기판을 XIX-XIX' 선을 따라 잘라 도시한 단면도이고, And Figure 19 is a cross-sectional view showing a thin film transistor substrate cut along the XIX-XIX 'line shown in Figure 18,

도 20a는 본 발명의 제3 실시예에 따라 제조하는 첫 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 20a is a layout view of a thin film transistor substrate in the first step of manufacturing according to a third embodiment of the present invention,

도 20b는 도 20a에서 XXb-XXb' 선을 따라 잘라 도시한 단면도이며, Figure 20b is a cross-sectional view showing cut along the XXb-XXb 'line in FIG. 20a,

도 21a는 본 발명의 제3 실시예에 따라 제조하는 두 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 21a is a layout view of a TFT array panel of the second step of manufacturing according to a third embodiment of the present invention,

도 21b는 도 21a에서 XXIb-XXIb' 선을 따라 잘라 도시한 단면도이며, Figure 21b is a cross-sectional view showing cut along the XXIb-XXIb 'line in FIG. 21a,

도 22a는 본 발명의 제3 실시예에 따라 제조하는 세 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 22a is a layout view of a TFT array panel of the third stage of manufacturing in accordance with a third embodiment of the present invention,

도 22b는 도 22a에서 XXIIb-XXIIb' 선을 따라 잘라 도시한 단면도이며, Figure 22b is a cross-sectional view showing cut along the XXIIb-XXIIb 'line in FIG. 22a,

도 23a는 본 발명의 제3 실시예에 따라 제조하는 네 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 23a is a layout view of a TFT array panel in the fourth stage of manufacturing in accordance with a third embodiment of the present invention,

도 23b는 도 23a에서 XXIIIb-XXIIIb' 선을 따라 잘라 도시한 단면도이며, Figure 23b is a cross-sectional view showing cut along the XXIIIb-XXIIIb 'line in FIG. 23a,

도 24a는 본 발명의 제3 실시예에 따라 제조하는 다섯 번째 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 24a is a layout view of a TFT array panel in the fifth stage of manufacturing in accordance with a third embodiment of the present invention,

도 24b는 도 24a에서 XXIVb-XXIVb' 선을 따라 잘라 도시한 단면도이고, FIG 24b is a cross-sectional view showing cut along the XXIVb-XXIVb 'line in FIG. 24a,

도 25는 본 발명의 제4 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 배치도이고, Figure 25 is a layout view of a TFT array panel for an LCD according to a fourth embodiment of the present invention,

도 26 및 도 27은 도 25에 도시한 박막 트랜지스터 기판을 XXVI-XXVI' 선 및 XXVII-XXVII'선을 따라 잘라 도시한 단면도이고, FIG 26 and FIG 27 shows a cut thin film transistor substrate shown in Figure 25 along XXVI-XXVI 'and line XXVII-XXVII' line cross-sectional view,

도 28a는 본 발명의 제4 실시예에 따라 제조하는 첫 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 28a is a layout view of a thin film transistor substrate in the first step of manufacturing according to the fourth embodiment of the present invention,

도 28b 및 28c는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도이며, Figure 28b and 28c is a cross-sectional view showing cut along the XXVIIIb-XXVIIIb 'and line XXVIIIc-XXVIIIc' line in Figure 28a, respectively,

도 29a 및 29b는 각각 도 28a에서 XXVIIIb-XXVIIIb' 선 및 XXVIIIc-XXVIIIc' 선을 따라 잘라 도시한 단면도로서, 도 28b 및 도 28c 다음 단계에서의 단면도이고, Figure 29a and 29b is shown as a sectional view cut along the XXVIIIb-XXVIIIb 'and line XXVIIIc-XXVIIIc' line in Figure 28a, respectively, a cross-sectional view in Figure 28b and Figure 28c following steps,

도 30a는 도 29a 및 29b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 30a is a layout view of a TFT array panel of FIG. 29a and 29b the following steps,

도 30b 및 30c는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도이며, Figure 30b and 30c is a cross-sectional view showing cut along the XXXb-XXXb 'lines and XXXc-XXXc' line in Figure 30a, respectively,

도 31a, 32a, 33a와 도 31b, 32b, 33b는 각각 도 30a에서 XXXb-XXXb' 선 및 XXXc-XXXc' 선을 따라 잘라 도시한 단면도로서 도 30b 및 30c 다음 단계들을 공정 순서에 따라 도시한 것이고, Figure 31a, 32a, 33a and Fig. 31b, 32b, 33b is an exemplary diagram in accordance with the process flow of FIG. 30b, and 30c following steps respectively as Fig XXXb-XXXb 'lines and XXXc-XXXc' at 30a along the line to cut shown a cross-sectional view ,

도 34a는 도 33a 및 33b 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 34a is a layout view of a TFT array panel of FIG. 33a and 33b the following steps,

도 34b 및 34c는 각각 도 34a에서 XXXIVb-XXXIVb' 선 및 XXXIVc-XXXIVc' 선을 따라 잘라 도시한 단면도이고, Figure 34b and 34c are sectional views illustrating cut along the XXXIVb-XXXIVb 'and line XXXIVc-XXXIVc' line in Figure 34a, respectively,

도 35a는 도 34a 내지 도 34c의 다음 단계에서의 박막 트랜지스터 기판의 배치도이고, Figure 35a is a layout view of a TFT array panel in the next step of Fig. 34a to Fig. 34c,

도 35b 및 35c는 각각 도 35a에서 XXXVb-XXXVb' 선 및 XXXVc-XXXVc' 선을 따라 잘라 도시한 단면도이다. Figure 35b and 35c is a cross-sectional view cut along the XXXVb-XXXVb 'lines and XXXVc-XXXVc' line in Figure 35a, respectively.

Claims (19)

  1. 절연 기판, An insulating substrate,
    상기 절연 기판 위에 형성되어 있는 제1 신호선, A first signal line formed on the insulating substrate,
    상기 제1 신호선 위에 형성되어 있는 제1 절연막, A first insulating film formed on said first signal line,
    상기 제1 절연막 위에 형성되어 있으며 상기 제1 신호선과 교차하고 있는 제2 신호선, The second is formed on the first insulating film and the second signal line crossing the first signal line,
    상기 제1 신호선 및 상기 제2 신호선과 전기적으로 연결되어 있는 박막 트랜지스터, A thin film transistor is electrically connected to the first signal line and the second signal line,
    상기 박막 트랜지스터 위에 형성되어 있으며 상기 박막 트랜지스터의 소정 전극을 노출시키는 제1 접촉구를 가지는 제2 절연막, Is formed on the thin film transistor, and a second insulating film having a first contact hole exposing a predetermined electrode of the thin film transistor,
    상기 제2 절연막 위에 형성되어 있으며 상기 제1 접촉구를 통하여 상기 박막 트랜지스터의 소정 전극과 연결되어 있으며 IZO층과 ITO층의 이중층으로 이루어져 있는 화소 전극 The second is formed on the second insulating film, and wherein the first through the contact hole is connected to a predetermined electrode of the thin film transistors of pixels which consists of a double layer of the IZO layer and the ITO electrode layer
    을 포함하는 박막 트랜지스터 기판. A thin film transistor substrate comprising a.
  2. 제1항에서, In claim 1,
    상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가지는 박막 트랜지스트 기판. IZO layer serving as the pixel electrode has a thickness between 500Å 1500Å, the ITO layer is a thin film transfected registry substrate has a thickness in the range 50Å 250Å.
  3. 제2항에서, In claim 2,
    상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 박막 트랜지스트 기판. The thickness of the IZO layer serving as the pixel electrode is 900Å, the thickness of the ITO layer is a thin film of 200Å transfected registry substrate.
  4. 제1항에서, In claim 1,
    상기 제1 신호선과 상기 제2 신호선이 교차하여 정의하는 화소 영역에 각각 형성되어 있고, 상기 제2 절연막에 의하여 덮여 있는 컬러 필터를 더 포함하는 박막 트랜지스터 기판. TFT array panel further includes a first signal line and the second is formed in each pixel region defined by two intersecting lines, the color filter is covered by the second insulating film.
  5. 절연 기판 위에 형성되어 있으며, 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선, Insulation is formed on a substrate, a gate line and its gate electrode connected to a gate wiring including a,
    게이트 배선을 덮고 있는 게이트 절연막, A gate insulating film covering the gate wire,
    상기 게이트 절연막 위에 형성되어 있는 반도체 패턴, A semiconductor pattern which is formed on the gate insulating film,
    상기 반도체 패턴 위에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결되어 있으며 상기 게이트선과 교차하여 화소 영역을 정의하는 데이터선을 포함하는 데이터 배선, The above semiconductor patterns are formed separated from each other and are connected with the source electrode and the drain electrode, the source electrode made of the same layer and the data wire including a data line to define a pixel region by intersecting the gate lines,
    상기 드레인 전극을 드러내는 제1 접촉 구멍을 가지는 보호막, A protective film having a first contact hole exposing the drain electrode,
    상기 보호막 상부에 형성되어 있으며, 상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 있으며 IZO층 및 ITO층의 이중층으로 형성되어 있는 화소 전극 It is formed on the upper protective layer, wherein the first and through the contact hole is connected to the drain electrodes of pixels which are formed in a double layer of the IZO layer and the ITO electrode layer
    을 포함하는 박막 트랜지스터 기판. A thin film transistor substrate comprising a.
  6. 제5항에서, In claim 5,
    상기 데이터 배선은 상기 게이트선 또는 상기 게이트선과 동일한 층에 형성되어 있는 유지 전극선과 중첩되어 유지 축전기를 형성하는 유지 축전기용 도전체 패턴을 더 포함하는 박막 트랜지스터 기판. The data line is a thin film transistor substrate further comprises the storage capacitor conductors that form the storage capacitor is overlapped with the sustain electrode lines are formed in the same layer and the gate lines or the gate lines.
  7. 제6항에서, In claim 6,
    상기 유지 축전기용 도전체 패턴은 상기 드레인 전극과 연결되어 있는 박막 트랜지스터 기판. Wherein the storage capacitor conductors are thin film transistor substrate that is connected to the drain electrode.
  8. 제5항에서, In claim 5,
    상기 보호막은 아크릴계의 유기 물질 또는 4.0 이하의 유전율을 가지는 화학 기상 증착막으로 이루어진 박막 트랜지스터 기판. The protective film is a thin film transistor substrate made of the chemical vapor deposition layer having an organic material or a dielectric constant of 4.0 or less of the acrylic.
  9. 제5항에서, In claim 5,
    상기 채널부를 제외한 상기 반도체 패턴은 상기 데이터 배선과 동일한 모양으로 형성되어 있는 박막 트랜지스터 기판의 제조 방법. The semiconductor pattern portions except the channel A method of manufacturing a thin film transistor substrate that is formed in the same shape as the data line.
  10. 제5항에서, In claim 5,
    상기 화소 영역에 각각 형성되어 있고, 상기 보호막에 의하여 덮여 있는 컬러 필터를 더 포함하는 박막 트랜지스터 기판. Are respectively formed in the pixel region, the thin film transistor substrate further comprises a color filter is covered by the protective film.
  11. 제5항에서, In claim 5,
    상기 화소 전극을 이루는 IZO층은 500Å에서 1500Å 사이의 두께를 가지며, 상기 ITO층은 50Å에서 250Å 사이의 두께를 가지는 박막 트랜지스트 기판. IZO layer serving as the pixel electrode has a thickness between 500Å 1500Å, the ITO layer is a thin film transfected registry substrate has a thickness in the range 50Å 250Å.
  12. 제11항에서, In claim 11,
    상기 화소 전극을 이루는 IZO층의 두께는 900Å이며, 상기 ITO층의 두께는 200Å인 박막 트랜지스트 기판. The thickness of the IZO layer serving as the pixel electrode is 900Å, the thickness of the ITO layer is a thin film of 200Å transfected registry substrate.
  13. 절연 기판 위에 게이트선 및 상기 게이트선과 연결되어 있는 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, A gate line on an insulating substrate and forming a gate wiring including a gate electrode that is connected to the gate lines;
    게이트 절연막을 형성하는 단계, Forming a gate insulating film,
    반도체층을 형성하는 단계, Forming a semiconductor layer,
    도전 물질을 적층하고 패터닝하여 상기 게이트선과 교차하는 데이터선, 상기 데이터선과 연결되어 있으며 상기 게이트 전극에 인접하는 소스 전극 및 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하는 드레인 전극을 포함하는 데이터 배선을 형성하는 단계, Is laminated to the conductive material and patterned to connect the data line, the data line crossing the gate line and data with respect to the source electrode and the gate electrode adjacent to the gate electrode comprises a drain electrode which is located opposite the source electrode forming a wiring,
    보호막을 형성하는 단계, Forming a protective film,
    상기 게이트 절연막과 함께 상기 보호막을 패터닝하여 상기 게이트선의 일단, 상기 데이터선의 일단 및 상기 드레인 전극을 각각 드러내는 접촉 구멍을 형성하는 단계, Patterning the protection film with the gate insulating film is one wherein the gate line, wherein forming the data line, and one contact hole exposing the drain electrode, respectively,
    IZO층과 ITO층을 연속 증착하고 사진 식각하여 상기 접촉 구멍을 통하여 상기 게이트의 일단, 상기 데이터선의 일단 및 상기 드레인 전극과 각각 연결되는 접촉 보조 수단 및 화소 전극을 형성하는 단계 One end of the gate by depositing a continuous ITO layer and IZO layer, photolithography through the contact hole, forming a contact auxiliary means, and pixel electrodes each connected with one end of the data line and the drain electrode
    를 포함하고, 상기 IZO층 및 상기 ITO층의 사진 식각에는 염산이 포함된 IZO 식각제를 사용하는 박막 트랜지스터 기판의 제조 방법. To include, and photo etching of the IZO layer and the ITO layer, the method of manufacturing a TFT array panel using the IZO etchant containing the hydrochloric acid.
  14. 제13항에서, In claim 13,
    상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 박막 트랜지스터 기판의 제조 방법. The IZO etchant method of manufacturing a thin film transistor substrate including a mixture of hydrochloric acid, nitric acid, pure water and a surfactant.
  15. 제13항에서, In claim 13,
    상기 데이터 배선 및 상기 반도체층은 제1 부분, 상기 제1 부분보다 두께가 두꺼운 제2 부분, 상기 제1 두께보다 두께가 얇은 제3 부분을 가지는 감광막 패턴을 이용하는 사진 식각 공정으로 함께 형성하는 박막 트랜지스터 기판의 제조 방법. The data line, the thin film transistor formed with the semiconductor layer by a photolithography process using a photoresist pattern having a second thickness thinner than the first portion, the second portion is thicker than the first portion, the first thickness of the third portion the method of the substrate.
  16. 제15항에서, In claim 15,
    상기 사진 식각 공정에서 상기 제1 부분은 상기 소스 전극과 상기 드레인 전극 사이에 위치하도록 형성하고, 상기 제2 부분은 상기 데이터 배선 상부에 위치하도록 형성하는 박막 트랜지스터 기판의 제조 방법. The first portion method of manufacturing a thin film transistor substrate so as to form the second portion is positioned in the upper data line, and formed so as to be positioned between the source electrode and the drain electrode by the photolithography process.
  17. 절연 기판 위에 게이트선 및 이와 연결된 게이트 전극을 포함하는 게이트 배선을 형성하는 단계, Isolated forming a gate wiring including a gate electrode and a gate line associated with it on a substrate,
    상기 게이트 배선을 덮는 게이트 절연막을 형성하는 단계, Forming a gate insulating film covering the gate wire,
    상기 게이트 절연막 위에 반도체 패턴을 형성하는 단계, Forming a semiconductor pattern on the gate insulating film,
    상기 게이트 절연막 상부에 서로 분리되어 형성되어 있으며 동일한 층으로 만들어진 소스 전극 및 드레인 전극과, 상기 소스 전극과 연결된 데이터선을 포함하는 데이터 배선을 형성하는 단계, They are formed separated from each other with the gate insulating film, and an upper forming a data line including a source electrode and a drain electrode, and a data line connected with the source electrode made of the same layer,
    상기 기판 위에 적, 녹, 청의 안료를 포함하는 감광성 물질을 이용하여 상기 데이터 배선을 덮는 적, 녹, 청 컬러 필터를 형성하면서, 상기 드레인 전극을 드러내는 제1 개구부를 형성하는 단계, Step while using the photosensitive material comprising a red, green, and blue pigment on the substrate to form the red, green, and blue color filter for covering the data line, forming a first opening to expose the drain electrode,
    상기 적, 녹, 청 컬러 필터를 덮는 보호막을 적층하는 단계, Laminating a protective film covering the red, green, and blue color filters,
    상기 보호막을 패터닝하여 상기 드레인 전극을 드러내는 제1 접촉 구멍을 상기 제1 개구부 안쪽에 형성하는 단계, Forming a first contact hole by patterning the passivation layer to expose the drain electrode in the inside of the first opening,
    상기 제1 접촉 구멍을 통하여 상기 드레인 전극과 연결되는 화소 전극을 형성하는 단계 Forming a pixel electrode connected with the drain electrode through the first contact hole
    를 포함하고, 상기 화소 전극을 형성하는 단계는 IZO층과 ITO층을 연속 증착하고 염산이 포함된 IZO 식각제를 이용하여 사진 식각하는 단계인 박막 트랜지스터 기판의 제조 방법. And including the step of the manufacturing method steps of the thin film transistor substrate continuously depositing IZO layer and the ITO layer, and photolithography using an IZO etchant containing a acid to form the pixel electrode a.
  18. 제17항에서, In claim 17,
    상기 컬러 필터 형성 단계 이전에, 질화 규소 또는 산화 규소를 이용하여 층간 절연막을 형성하는 단계를 더 포함하는 표시 장치용 박막 트랜지스터 기판의 제조 방법. Method of manufacturing a TFT array panel for a display device that prior to the step of forming the color filter, and further comprising the step of forming an interlayer insulating film using silicon nitride or silicon oxide.
  19. 제17항에서, In claim 17,
    상기 IZO 식각제는 염산, 초산, 초순수 및 계면 활성제의 혼합물을 포함하는 박막 트랜지스터 기판의 제조 방법. The IZO etchant method of manufacturing a thin film transistor substrate including a mixture of hydrochloric acid, nitric acid, pure water and a surfactant.
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