KR20050011059A - Phase change memory device and manufacturing method thereof - Google Patents
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Abstract
Description
본 발명은 상변화(狀變化) 메모리(phase change memory) 소자 및 그 제조 방법에 관한 것으로서, 보다 상세하게는, 대량 생산에 적합하고, 높은 수율(yield)을 얻을 수 있고, 공정 단가를 낮출 수 있으며, 안정된 소자 특성을 얻는 것이 가능하도록 하는 상변화 메모리 소자의 새로운 구조 및 그 제조 방법을 제공하기 위한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a phase change memory device and a method for manufacturing the same. More particularly, the present invention is suitable for mass production, yields high yield, and lowers process costs. It is an object of the present invention to provide a novel structure of a phase change memory device and a method of manufacturing the same, which enable obtaining stable device characteristics.
휴대형 기기의 보급이 확산됨에 따라 비휘발성(non-volatile) 메모리 소자의 수요가 급증하고 있는 추세이다. 비휘발성 메모리 소자로는 현재 널리 쓰이고 있는 플래시 메모리(flash memory) 이외에도 강유전체 메모리(ferro-electric memory), 자기 메모리(magnetic memory) 및 상변화 메모리(phase change memory)가 차세대의 비휘발성 메모리로 주목받고 있다. 특히, 상변화 메모리는 플래시 메모리가 가지고 있는 단점인, 느린 액세스 속도, 사용 횟수의 제한(약 105~106회) 및 작동 시 고전압이 필요하다는 문제점 등을 해결할 수 있는 새로운 메모리 소자로서 연구 개발되고 있다.As the spread of portable devices spreads, the demand for non-volatile memory devices is increasing rapidly. In addition to flash memory, which is widely used as a nonvolatile memory device, ferro-electric memory, magnetic memory, and phase change memory are attracting attention as the next-generation nonvolatile memory. have. In particular, phase change memory is a new memory device that can solve the disadvantages of flash memory, such as the slow access speed, the limit of the number of times of use (about 10 5 to 10 6 times) and the need for high voltage during operation. It is becoming.
상변화 메모리는 칼코게나이드(chalcogenide) 계열의 상변화 재료를 사용하는 메모리 소자로서, GST(Ge2Sb2Te5) 등이 사용되고 있다. 상변화 재료는 결정질(crystalline)과 비정질(amorphous) 상태 사이에서 가역성(reversible) 상변화 특성을 갖는 재료이며 비정질일 때에는 비저항(resistivity)이 높아지는 특성이 있으며, 결정질일 때에는 비저항이 낮아진다. 이러한 상변화 시의 비저항 변화를 이용하여 디지털 데이터가 저장될 수 있게 된다.The phase change memory is a memory device using a chalcogenide-based phase change material, and GST (Ge2Sb2Te5) or the like is used. The phase change material is a material having a reversible phase change characteristic between crystalline and amorphous states, and has a property of increasing resistivity when amorphous and a low resistivity when crystalline. Digital data can be stored using the resistivity change during the phase change.
도 2는 이러한 상변화 재료의 결정질화(crystallization)와 비정질화(amorphization)에 의한 디지털 데이터의 저장 기구(mechanism)를 나타내고 있다. 도시된 바와 같이 상변화 메모리에서는 전기적 펄스(electric pulse)의 인가에 의하여 상변화 재료의 가열이 행해지며, 고전류 펄스를 단시간 동안 인가하여 상기 상변화 재료를 용융점 이상으로 가열하고 이후에 급랭(quenching) 시키는 과정을 통하여 비정질화(amorphization)가 이루어진다. 또한, 저전류 펄스를 장시간 인가하는 방법을 통하여, 상변화 재료의 어닐링(annealing)이 이루어지며, 그 과정에서 상변화 재료의 결정질화(crystallization)가 이루어진다.2 shows the storage mechanism of digital data by crystallization and amorphization of such phase change material. As shown, in the phase change memory, the phase change material is heated by application of an electric pulse, and a high current pulse is applied for a short time to heat the phase change material above the melting point and then quench. Amorphization is achieved through the process. In addition, through a method of applying a low current pulse for a long time, annealing of the phase change material is performed, and crystallization of the phase change material is performed in the process.
도 1은 종래 기술의 상변화 메모리 소자 구조의 한 예를 나타낸다. 예시된 구조는 일반적인 DRAM(dynamic random access memory) 구조와 유사한 구조를 기본으로 하고, DRAM의 단위 셀(cell)을 구성하는 커패시터(capacitor)를 상변화 저항(phase change resistor)으로 대치한 구조이다. 도 1에 도시한 종래 기술의 상변화 메모리 소자에서는 한 개의 FET(90)와 한 개의 상변화 저항(50)이 단일 메모리 셀(cell)을 이루며, 상변화 저항(50)의 비저항 상태(고저항 또는 저저항)로서 데이터가 저장된다. 이러한 메모리 셀 구성은 단지 한 예시에 불과하며, 한 개의 다이오드와 한 개의 상변화 저항을 기본으로 하는 구조 등 많은 다양한 변형된 상변화 메모리 셀의 구성이 발표되어 있다.1 shows an example of a phase change memory device structure of the prior art. The illustrated structure is based on a structure similar to a general dynamic random access memory (DRAM) structure and replaces a capacitor constituting a unit cell of a DRAM with a phase change resistor. In the phase change memory device of the prior art shown in FIG. 1, one FET 90 and one phase change resistor 50 form a single memory cell, and the resistivity state of the phase change resistor 50 (high resistance). Or low resistance). Such a memory cell configuration is just one example, and various configurations of various phase change memory cells, such as a structure based on one diode and one phase change resistor, have been disclosed.
도 1에 예시된 메모리 소자는, 실리콘 기판(5) 상에 트렌치(trench) 등 소자 분리(isolation) 구조(10), 게이트 산화막(15), 워드 라인과 그에 연결된 게이트(20), 소스 및 드레인(12)(14)을 형성하고, 제1 층간 절연막(23), 비트 라인용 컨택 홀(25), 비트 라인(30), 제2 층간 절연막(35), 상변화 저항용 컨택 홀(40)을 형성한다. 이후, 상변화 저항용 컨택 홀(40)은 전극 재료(45)로 채워진다. 전극 재료는 예를 들어, 텅스텐, 카본, 구리, 알루미늄, 텅스텐 실리사이드, 플라티늄, 은, 금, 티타늄, 질화 티타늄, 도핑된 폴리 실리콘 등 다양한 전도성 재료가 사용될 수 있다.The memory device illustrated in FIG. 1 includes a device isolation structure 10, a gate oxide film 15, a word line and a gate 20 connected thereto, a source and a drain, such as a trench, on a silicon substrate 5. (12) (14), a first interlayer insulating film 23, a bit line contact hole 25, a bit line 30, a second interlayer insulating film 35, a phase change resistance contact hole 40 To form. Thereafter, the phase change resistance contact hole 40 is filled with the electrode material 45. As the electrode material, various conductive materials may be used, for example, tungsten, carbon, copper, aluminum, tungsten silicide, platinum, silver, gold, titanium, titanium nitride, doped polysilicon.
이와 같이 형성된 전극(45) 위에 상변화 저항(50)이 형성된다. 상변화 저항(50)에서 일어나는 상변화는 도 2에 도시한 바와 같이, 주로 금속 전극(45)과 상변화 재료 층(50)이 접촉하는 부위 근처에서 일어나게 되는데, 금속 전극(45)과 상변화 저항(50)의 접촉 면적이 줄어든다면 더 적은 에너지로 재료의 상을 변화시키는 것이 가능하게 되고, 소자의 스위칭 전류가 줄어들게 되어 소자의 전력 소모를 줄일 수 있게 될 뿐만 아니라, 고속의 스위칭이 가능하게 되어 보다 신뢰성 높은 소자를 구현할 수 있게 된다.The phase change resistor 50 is formed on the electrode 45 formed as described above. As shown in FIG. 2, the phase change occurring in the phase change resistance 50 mainly occurs near the contact area between the metal electrode 45 and the phase change material layer 50, and the phase change with the metal electrode 45. If the contact area of the resistor 50 is reduced, it is possible to change the phase of the material with less energy, and the switching current of the device is reduced, which not only reduces the power consumption of the device, but also enables high-speed switching. As a result, a more reliable device can be realized.
따라서, 하부의 전극과 상 변화 재료의 접촉 면적을 줄이면서도, 공정 난이도가 낮고, 공정에 있어서 넓은 마진(margin)을 제공하여 높은 생산성을 얻을 수 있는 새로운 구조 및 그 제조 방법에 관한 연구가 계속되고 있다.Therefore, while the contact area between the lower electrode and the phase change material is reduced, the research on the new structure and its manufacturing method which can obtain high productivity by providing a wide margin in the process with low process difficulty is continued. have.
도 3은 종래 기술의 한 예로서 미국 특허공보 제6,420,725호에 개시된 상변화 메모리의 구조 및 그 제조 방법을 나타낸다. (f)에 도시된 상변화 메모리 소자의 구조는 상변화 저항(150)의 하부 전극(145)과 상변화 저항(150) 사이의 접촉 면적을 줄이기 위하여, 하부의 컨택 홀(140)에 유전체 재료의 증착 및 전면 식각에 의하여 측벽(sidewall)(142)을 형성한 것을 특징으로 한다.3 illustrates a structure of a phase change memory disclosed in US Pat. No. 6,420,725 as an example of the prior art, and a manufacturing method thereof. The structure of the phase change memory device shown in (f) is a dielectric material in the lower contact hole 140 to reduce the contact area between the lower electrode 145 and the phase change resistor 150 of the phase change resistor 150. The sidewall 142 is formed by deposition and front side etching.
상술한 구조를 제조하기 위한 공정은 다음과 같다. 먼저, (a)와 같이, 기판(110) 위에 유전체 층(135) 및 컨택 홀(140)을 형성하고, 컨택 홀(140)을 다이오드 형성을 위한 재료 또는 컨택 하부 필링(filling)을 위한 재료(190)로 채우고, 이를 부분적으로 식각한 후, (b)에 도시된 바와 같이 측벽 형성용 막(140)을 형성한다. 측벽 형성용 막을 마스크 없이 식각(etch back)하여 (c)에서와 같이 측벽(142)을 형성하고, 하부 전극 재료(145)로 채운다. 다시 하부 전극 재료를 마스크 없이 식각하면, (d)와 같이 측벽에 둘러싸이고 측벽에 의하여 좁아진 개구를 갖는 하부 전극(145) 구조가 형성된다. 그 위에 (e)와 같이 상변화 재료(150)가 증착되고, 이후 적절한 패터닝 과정을 거쳐 (f)와 같이, 상변화 저항(150) 및 상부 전극 구조(155)가 형성된다.The process for producing the above-described structure is as follows. First, as shown in (a), the dielectric layer 135 and the contact hole 140 are formed on the substrate 110, and the contact hole 140 is formed of a material for forming a diode or a material for filling the bottom of the contact ( 190 and partially etched to form sidewall forming film 140 as shown in (b). The sidewall forming film is etched back without a mask to form the sidewall 142 as in (c) and filled with the lower electrode material 145. Etching the lower electrode material again without a mask forms a structure of the lower electrode 145 having an opening surrounded by the sidewall and narrowed by the sidewall as shown in (d). The phase change material 150 is deposited thereon as shown in (e), and then, through the appropriate patterning process, the phase change resistor 150 and the upper electrode structure 155 are formed as shown in (f).
상술한 바와 같이, 컨택 홀(140)에 측벽(142)을 형성하는 기술을 사용할 경우, 개구 직경을 좁혀, 기존의 리소그래피(lithography) 기술을 그대로 활용하면서도 상변화 저항(150)과 하부 전극(145)의 접촉 면적을 줄일 수는 있으나, 홀 내에 측벽(142)의 형성을 위한 유전막(142) 증착 및 전면 식각(blank etch back) 등의 추가적인 공정이 더 필요하게 되어 공정 단계가 더 늘어나게 되고, 그만큼 공정이 복잡하게 된다. 또한, 측벽에 의해 홀(145)이 너무 좁아지게 되어 기존의 전극 재료로 사용되는 금속 막에 의하여 이와 같이 좁은 홀을 보이드(void) 발생 없이 채우기가 몹시 어려워지는 문제점이 있어 이와 같은 공정을 양산에 사용하기에는 많은 문제점이 있다. 또한, 홀(145)을 좁게 형성하여도 식각 공정에 전면 노출되는 홀의 입구(149)는 홀 내부에서의 직경보다 넓어지게 됨에 따라, 상술한 금속 재료에 의한 홀 충진에 있어서의 보이드 발생 등의 문제점을 감수하면서도, 상변화 재료(150)와 접촉하는 부분(149)의 넓이는 그다지 줄일 수 없다는 한계가 있다.As described above, in the case of using the technique of forming the sidewall 142 in the contact hole 140, the opening diameter is narrowed, and the phase change resistance 150 and the lower electrode 145 are utilized while the existing lithography technique is used as it is. However, the contact area of the C) can be reduced, but additional steps such as the deposition of the dielectric film 142 and the blank etch back for forming the sidewalls 142 in the holes are required. The process is complicated. In addition, the hole 145 is too narrowed by the side wall, which makes it difficult to fill such a narrow hole without generating voids by a metal film used as a conventional electrode material. There are many problems to use. In addition, even when the hole 145 is narrowly formed, the inlet 149 of the hole exposed to the etching process becomes wider than the diameter in the hole, thereby causing problems such as void generation in filling the hole with the above-described metal material. While taking the, the width of the portion 149 in contact with the phase change material 150 is not limited to much.
도 4는 종래 기술의 다른 한 예로서 미국 특허공보 제6,337,266호에 개시된 상변화 메모리의 구조 및 그 제조 방법을 나타낸다. 도시된 구조는 상변화 저항(250)의 하부 전극(245)과 상변화 저항(250) 사이의 접촉 면적을 줄이기 위하여, 하부의 컨택 홀(235)에 이중 측벽(double spacer)을 형성한 것을 특징으로 한다.4 illustrates a structure of a phase change memory disclosed in US Pat. No. 6,337,266 as another example of the prior art, and a manufacturing method thereof. The illustrated structure is characterized in that a double spacer is formed in the lower contact hole 235 in order to reduce the contact area between the lower electrode 245 and the phase change resistor 250 of the phase change resistor 250. It is done.
제조 공정을 살펴보면, 먼저 (a)에서와 같이 기판(205) 위에 유전체 층(235) 및 홀(240)을 형성하며, 제1 유전막(242) 및 희생막(244)을 형성한다. 이후, 희생막을 마스크 없이 식각하여 측벽 구조(244)를 1차로 형성한 후, 이를 마스크로 하여 제1 유전막을 식각하고 최종적으로 (c)와 같은 측벽 구조를 형성한다. 이후, 희생막에 의한 측벽(244)을 제거한 후, (d)에서와 같이 하부 전극 형성 재료를 채운다. 화학적-기계적 연마(CMP) 등의 평탄화(planarization) 공정을 수행하여, (e)와 같이 하부 전극(245)이 노출된 구조를 형성하는데, 이때 하부 전극의 직경은 최초에 형성된 홀(240)의 직경에 비하여 줄어들게 된다. 이후, (e)에서 보는 바와 같이 상변화 저항의 패턴(250)과 상부 전극(255)이 형성된다.Referring to the manufacturing process, first, as in (a), the dielectric layer 235 and the hole 240 are formed on the substrate 205, and the first dielectric layer 242 and the sacrificial layer 244 are formed. Subsequently, the sidewall structure 244 is first formed by etching the sacrificial layer without a mask, and then the first dielectric layer is etched using the mask as a mask to finally form a sidewall structure as shown in (c). Thereafter, the sidewalls 244 by the sacrificial film are removed, and then the lower electrode forming material is filled as in (d). A planarization process such as chemical-mechanical polishing (CMP) is performed to form a structure in which the lower electrode 245 is exposed, as shown in (e), wherein the diameter of the lower electrode is defined by It will be reduced compared to the diameter. Thereafter, as shown in (e), the pattern 250 of the phase change resistance and the upper electrode 255 are formed.
컨택 홀(240)을 형성하고, 그 내부에 측벽을 형성하여 홀의 직경을 좁힌다는 점에서는 상술한 도 3에 예시된 종래 기술의 경우와 기본적인 아이디어는 유사하나, 도 4의 구조는, 제1 유전막(242)을 증착하고 그 위에 희생막(244)을 증착하여 측벽의 두께를 더욱 증가시켜, 최초의 컨택 홀(235)의 직경에 비하여 보다 더 직경이 작은 홀을 형성할 수 있는 장점이 있다. 그러나, 이 구조에서도, 측벽을 형성하기 위하여 제1 유전막과 희생막의 증착 및 식각 등 추가 공정이 필요하여 공정이 매우 복잡하여 생산성에 문제가 있으며, 최종적으로 형성되는 홀(245)의 크기가 작아져 전극 재료를 보이드 없이 채우는 데에는 마찬가지로 어려움이 있게 된다.The basic idea is similar to that of the prior art illustrated in FIG. 3 described above in that the contact hole 240 is formed and the sidewalls are formed therein to narrow the diameter of the hole, but the structure of FIG. By depositing 242 and depositing a sacrificial layer 244 thereon, the thickness of the sidewall is further increased, thereby forming a hole having a smaller diameter than the diameter of the first contact hole 235. However, even in this structure, additional processes such as deposition and etching of the first dielectric layer and the sacrificial layer are required to form the sidewalls, and thus, the process is very complicated, resulting in a problem in productivity, and the size of the hole 245 finally formed is reduced. There is likewise a difficulty in filling the electrode material without voids.
도 5는 또 다른 종래 기술(미국 특허 공개 공보 2002-0016054호)의 한 예로써, (a)와 같이 기판(305) 위에 형성된 도체 층(310)에 마스크(311)를 패터닝(pattering)한 후, 습식 식각(wet etch)을 통하여 (b)와 같은 팁(tip) 구조를 형성하고, 마스크(311)를 제거한 후, (c)와 같이 유전체 층(335)을 증착하여 평탄화(planarization)하여, (d)와 같이 노출된 팁(345) 상부에 (e)와 같이 최종적으로 상변화 저항(350) 및 상부 전극(355)을 형성하는 기술이 개시되어 있다.5 is another example of the prior art (US Patent Publication No. 2002-0016054), after patterning the mask 311 to the conductor layer 310 formed on the substrate 305 as shown in (a) After forming a tip structure such as (b) through wet etch, removing the mask 311, and depositing and planarizing the dielectric layer 335 as shown in (c), A technique of finally forming a phase change resistor 350 and an upper electrode 355 as shown in (e) above the exposed tip 345 as shown in (d) is disclosed.
도 5의 종래 기술에서는 습식 식각(wet ech)을 통하여 팁을 형성하는 방법을 사용하는 것을 특징으로 하나, 습식 식각은 정밀 제어하기가 매우 어려운 공정으로써 이를 통하여 재현성 있는 팁 구조를 양산 가능한 정도의 공정 마진(margin)을 확보하면서 형성한다는 것은 매우 어려운 일이다. 습식 식각 공정을 통하여 형성된 팁의 크기 및 높이에는, 동일 웨이퍼 내의 소자와 소자 사이에, 그리고 한 웨이퍼와 다른 웨이퍼 내의 소자와 소자 사이에 차이가 발생할 수 있으며, 그러한 경우, 소자 특성의 산포(distribution)가 발생하여 재현성 있는 공정이 이루어지기 어렵게 되어 이를 양산에 적용할 경우 안정된 소자 특성을 얻기가 어렵다는 한계를 가지고 있다.In the prior art of FIG. 5, a method of forming a tip through wet ech is used. However, wet etching is a process that is difficult to precisely control, thereby producing a reproducible tip structure. Forming with margins is a very difficult task. The size and height of the tips formed through the wet etching process can cause differences between devices and devices in the same wafer and between devices in one wafer and another wafer, in which case distribution of device properties. It is difficult to achieve a reproducible process due to the occurrence of this has a limitation that it is difficult to obtain stable device characteristics when applied to mass production.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 대량 생산에 적합하고, 높은 수율(yield)을 얻을 수 있고, 공정 단가를 낮출 수 있으며, 안정된 소자 특성을 얻는 것이 가능하도록 하는 상변화 메모리 소자의 새로운 구조 및 그 제조 방법을 제공하기 위한 것이다.SUMMARY OF THE INVENTION The present invention has been made to solve such a problem, and is suitable for mass production. It is possible to obtain high yields, lower process costs, and achieve stable device characteristics. It is to provide a structure and a method of manufacturing the same.
도 1은 종래 기술의 상변화 메모리 소자 구조의 한 예를 나타낸다.1 shows an example of a phase change memory device structure of the prior art.
도 2는 이러한 상변화 재료의 결정질화(crystallization)와 비정질화 (amorphization)에 의한 디지털 데이터의 저장 기구(mechanism)를 나타낸다.2 shows the storage mechanism of digital data by crystallization and amorphization of such phase change material.
도 3은 종래 기술의 한 예로서 미국 특허공보 제6,420,725호에 개시된 상변화 메모리의 구조 및 그 제조 방법을 나타낸다.3 illustrates a structure of a phase change memory disclosed in US Pat. No. 6,420,725 as an example of the prior art, and a manufacturing method thereof.
도 4는 종래 기술의 다른 한 예로서 미국 특허공보 제6,337,266호에 개시된 상변화 메모리의 구조 및 그 제조 방법을 나타낸다.4 illustrates a structure of a phase change memory disclosed in US Pat. No. 6,337,266 as another example of the prior art, and a manufacturing method thereof.
도 5는 종래 기술의 다른 한 예로서 미국 공개 특허 공보 제2002-0016054호에 개시된 상변화 메모리의 구조 및 그 제조 방법을 나타낸다.5 illustrates a structure of a phase change memory disclosed in US Patent Publication No. 2002-0016054 as another example of the prior art, and a method of manufacturing the same.
도 6에서는 본 발명의 바람직한 한 실시 형태에 따른 상변화 메모리 소자 구조를 예시한다.6 illustrates a phase change memory device structure according to a preferred embodiment of the present invention.
도 7에서는 본 발명의 다른 한 바람직한 실시 형태에 따른 상변화 메모리 소자 구조를 예시한다.7 illustrates a phase change memory device structure according to another preferred embodiment of the present invention.
도 8에서는 전류 패스 형성을 위해 본 발명에서 제시된 나노 크기 통공(nano-sized pore) 및 국부적 손상 영역을 통한 국부 전류 흐름에 의한 상 변화 영역의 형성 기구를 설명한다.FIG. 8 illustrates a mechanism for forming a phase change region by local current flow through the nano-sized pore and local damage regions presented in the present invention for forming a current path.
도 9는 본 발명의 한 바람직한 실시 형태에 따른 상변화 메모리 소자의 구성을 설명하기 위한 사시도이다.9 is a perspective view for explaining the configuration of a phase change memory device according to one preferred embodiment of the present invention.
도 10a 내지 도 10h는 본 발명의 한 바람직한 실시 형태에 따른 상변화 메모리 소자 제조 공정의 한 예를 설명한다.10A to 10H illustrate an example of a process of manufacturing a phase change memory device according to one preferred embodiment of the present invention.
도 11a 내지 도 11c는 본 발명의 다른 한 바람직한 실시 형태에 따른 상변화 메모리 제조 공정의 예를 설명한다.11A-11C illustrate an example of a phase change memory fabrication process in accordance with another preferred embodiment of the present invention.
도 12a 및 도 12b는 본 발명의 상변화 메모리 제조 공정 중에 사용되는 나노 임프린팅 리소그래피 공정을 설명한다.12A and 12B illustrate nanoimprinting lithography processes used during the phase change memory fabrication process of the present invention.
도 13a 내지 도 13f는 본 발명의 상변화 메모리 제조 공정의 다른 한 바람직한 실시 형태를 설명한다.13A-13F illustrate another preferred embodiment of the phase change memory fabrication process of the present invention.
도 14a 내지 도 14c는 도 13에 도시된 과정 이후의 공정 진행 과정을 예시한다.14A to 14C illustrate a process progress after the process illustrated in FIG. 13.
도 14d 내지 도 14e는 도 13에 도시된 과정 이후의 공정 진행 과정에 있어서, 다른 한 진행 예를 나타낸다.14D to 14E illustrate another progression in the process progression after the process illustrated in FIG. 13.
도 15는 하부 전극에 테이퍼진 측벽을 사용하는 경우에 얻을 수 있는 리소그래피 시의 오정렬 마진(misalignment margin) 증대의 효과를 설명한다.FIG. 15 illustrates the effect of increasing misalignment margin in lithography obtained when using tapered sidewalls for the lower electrode.
이와 같은 목적을 달성하기 위한, 본 발명의 한 측면에 의한 상변화 메모리 소자 제조 공정은: 하부 유전체 층에 적어도 일부 측면이 둘러싸이고, 그 상면의 적어도 일부가 노출된 하부 전극을 형성하는 제1 단계; 상기 하부 전극 및 상기 하부 유전체 층의 상면을 덮도록 유전체 박막을 형성하는 제2 단계; 상기 유전체 박막 위에 마스크 재료를 코팅하고 이를 패터닝하는 제3 단계; 상기 패터닝된 마스크 재료를 사용하여 식각 공정을 진행하여, 상기 유전체 박막에, 상기 제1 단계의 종료 시점에서 노출되었던 상기 하부 전극의 상면에 비하여 작은 단면적을 갖는 미세 통공을 형성하는 제4 단계; 상기 마스크 재료 중 남아있는 것을 제거하는 제5 단계; 및 상기 유전체 박막의 상부에, 상기 미세 통공을 채우도록 상변화 재료를 코팅하는 제6 단계를 포함한다.A phase change memory device manufacturing process according to one aspect of the present invention for achieving the above object comprises: a first step of forming a lower electrode having at least a portion of the side surface surrounded by at least a portion of the lower dielectric layer; ; Forming a dielectric thin film to cover an upper surface of the lower electrode and the lower dielectric layer; Coating and patterning a mask material on the dielectric thin film; Performing an etching process using the patterned mask material to form fine holes having a smaller cross-sectional area in the dielectric thin film than upper surfaces of the lower electrodes exposed at the end of the first step; A fifth step of removing remaining of said mask material; And a sixth step of coating a phase change material on the dielectric thin film to fill the micro-pores.
본 발명의 다른 한 측면에 의한 상변화 메모리 소자 제조 방법은: 하부 유전체 층에 적어도 일부 측면이 둘러싸이고, 그 상면의 적어도 일부가 노출된 하부 전극을 형성하는 제1 단계; 상기 하부 전극 및 상기 하부 유전체 층의 상면을 덮도록 유전체 박막을 형성하는 제2 단계; 상기 유전체 박막 위에 마스크 재료를 코팅하고 이를 패터닝하는 제3 단계; 미세 전류 패스를 제공하기 위하여, 상기 패터닝된 마스크 재료를 사용하여 상기 유전체 박막의 노출된 부분에 국부적인 미세 손상 부위를 형성하는 제4 단계--여기서 상기 미세 손상 부위는 상기 제1 단계의 종료 시점에서 노출되었던 상기 하부 전극의 상면에 비하여 작은 단면적을 갖는 것임--; 상기 마스크 재료 중 남아있는 것을 제거하는 제5 단계; 및 상기 미세 손상 부위를 포함하는 상기 유전체 박막의 상부에 상변화 재료를 코팅하는 제6 단계를 포함한다.According to another aspect of the present invention, there is provided a method of fabricating a phase change memory device, comprising: a first step of forming a lower electrode having at least a portion of a side thereof surrounded by a lower dielectric layer and at least a portion of the upper surface of which is exposed; Forming a dielectric thin film to cover an upper surface of the lower electrode and the lower dielectric layer; Coating and patterning a mask material on the dielectric thin film; A fourth step of forming a microscopic damage site in the exposed portion of the dielectric thin film using the patterned mask material to provide a microcurrent pass, wherein the microdamage site is the end point of the first step Has a small cross-sectional area compared to the upper surface of the lower electrode which was exposed at-; A fifth step of removing remaining of said mask material; And a sixth step of coating a phase change material on the dielectric thin film including the micro-damage site.
여기서, 상변화 메모리 소자 제조 방법의 상기 제1 단계는: 상기 하부 유전체 층에 테이퍼(taper)진 측벽을 갖는 함몰부를 형성하는 단계; 상기 함몰부를 채우도록 하부 전극 재료를 코팅하는 단계; 및 상기 하부 전극 재료를 평탄화하여, 상기 하부 전극 재료 중 상기 함몰부를 채우는 부분에 의하여 형성되는 하부 전극의 상면 적어도 일부와, 상기 하부 유전체층 중의 상기 함몰부가 형성되지 않은 영역의 상면이 노출되도록 하는 단계를 포함하는 것이며, 여기서, 상기 테이퍼진 측벽을 채워 형성된 상기 하부 전극의 상면에 의하여 넓은 리소그래피 공정 마진이 제공되는 것임이 바람직하다.Here, the first step of the method of manufacturing a phase change memory device comprises: forming a recess having tapered sidewalls in the lower dielectric layer; Coating a bottom electrode material to fill the depressions; And planarizing the lower electrode material to expose at least a portion of an upper surface of the lower electrode formed by a portion of the lower electrode material that fills the depression, and to expose an upper surface of the region where the depression is not formed in the lower dielectric layer. Preferably, a wide lithography process margin is provided by the upper surface of the lower electrode formed by filling the tapered sidewalls.
본 발명의 상변화 메모리 소자 제조 방법의 상기 제3 단계는: 폴리머 레지스트 막을 코팅하는 단계; 및 상기 폴리머 레지스트 막에, 그 패턴 말단부의 폭이 1 마이크로미터 이하의 치수를 갖는 임프린팅 스탬프를 사용하여 패터닝하는 단계를 포함하는 것일 수 있다.The third step of the method of manufacturing a phase change memory device of the present invention comprises: coating a polymer resist film; And patterning the polymer resist film by using an imprinting stamp having a width of the pattern end portion having a dimension of 1 micrometer or less.
또한, 본 발명의 상변화 메모리 소자 제조 방법의 상기 제4 단계는: 상기 패터닝된 마스크 재료를 사용하여 상기 유전체 박막의 노출된 부분에 국부적인 미세손상 부위를 형성하기 위하여 상기 유전체 박막의 노출된 부분을 플라즈마에 노출시키는 단계를 포함하는 것일 수 있다.Further, the fourth step of the method of manufacturing a phase change memory device of the present invention comprises: exposing portions of the dielectric thin film to form localized microdamage portions in the exposed portions of the dielectric thin film using the patterned mask material. Exposing to plasma.
또한, 본 발명의 상변화 메모리 소자 제조 방법의 상기 제4 단계는: 상기 패터닝된 마스크 재료를 사용하여 상기 유전체 박막의 노출된 부분에 국부적인 미세 손상 부위를 형성하기 위하여 상기 유전체 박막의 노출된 부분을 자외선(UV)에 노출시키는 단계를 포함하는 것일 수 있다.Further, the fourth step of the method of manufacturing a phase change memory device of the present invention comprises: exposing the exposed portion of the dielectric thin film to form localized fine damage sites in the exposed portion of the dielectric thin film using the patterned mask material. It may include the step of exposing to ultraviolet (UV).
또한, 본 발명의 상변화 메모리 소자 제조 방법의 상기 제4 단계는: 상기 패터닝된 마스크 재료를 사용하여 상기 유전체 박막의 노출된 부분에 국부적인 미세 손상 부위를 형성하기 위하여 상기 유전체 박막의 노출된 부분을 이온 빔(ion-beam)에 노출시키는 단계를 포함하는 것일 수 있다.Further, the fourth step of the method of manufacturing a phase change memory device of the present invention comprises: exposing the exposed portion of the dielectric thin film to form localized fine damage sites in the exposed portion of the dielectric thin film using the patterned mask material. May be exposed to an ion beam.
상술한 목적을 달성하기 위한 본 발명의 또 다른 한 측면에 의한 상변화 메모리 소자는: 하부 유전체 층; 상기 하부 유전체 층에 적어도 일부 측면이 둘러싸인 하부 전극; 상기 하부 전극의 상면을 덮고, 상기 하부 전극의 상면에 비하여 작은 단면적을 갖는 미세 통공이 상기 하부 전극의 상면까지 이르도록 형성된 유전체 박막; 및 상기 미세 통공에 정렬되어 상기 미세 통공을 채우고 상기 유전체 박막의 상부에 형성된 상변화 재료 패턴을 포함한다.A phase change memory device according to another aspect of the present invention for achieving the above object is a lower dielectric layer; A lower electrode at least partially surrounded by the lower dielectric layer; A dielectric thin film covering an upper surface of the lower electrode and having a fine through hole having a smaller cross-sectional area than an upper surface of the lower electrode to reach an upper surface of the lower electrode; And a phase change material pattern aligned with the micro holes to fill the micro holes and formed on the dielectric thin film.
본 발명의 또 다른 한 측면에 의한 상변화 메모리 소자는: 하부 유전체 층; 상기 하부 유전체 층에 적어도 일부 측면이 둘러싸인 하부 전극; 상기 하부 전극의 상면을 덮고, 상기 하부 전극의 상면에 비하여 작은 단면적을 갖는 국부적인 미세 손상 부위가 전류 패스를 제공하기 위하여 형성된 유전체 박막; 및 상기 미세 손상부위에 정렬되어 상기 유전체 박막의 상부에 형성된 상변화 재료 패턴을 포함한다.A phase change memory device according to another aspect of the present invention includes: a lower dielectric layer; A lower electrode at least partially surrounded by the lower dielectric layer; A dielectric thin film covering an upper surface of the lower electrode and having a localized fine damage portion having a smaller cross-sectional area than the upper surface of the lower electrode to provide a current path; And a phase change material pattern aligned with the minute damage and formed on the dielectric thin film.
여기서, 상기 하부 전극은: 상기 하부 유전체 층에 형성된 테이퍼(taper)진 측벽을 갖는 함몰부를 채움으로써 형성되어, 상기 하부 전극의 상면은 상기 하부 전극의 상기 함몰부 바닥에 접한 면에 비하여 넓은 단면적을 갖는 것이며, 여기서, 상기 테이퍼진 측벽을 채워 형성된 상기 하부 전극의 넓은 상면에 의하여 제조 시 넓은 리소그래피 공정 마진이 제공되는 것임이 바람직하다.Here, the lower electrode is formed by filling a depression having a tapered sidewall formed in the lower dielectric layer, wherein the upper surface of the lower electrode has a larger cross-sectional area than the surface in contact with the bottom of the depression of the lower electrode. In this case, it is preferable that a wide lithography process margin is provided in manufacturing by the wide upper surface of the lower electrode formed by filling the tapered sidewalls.
여기서, 상기 국부적인 미세 손상 부위는: 상기 유전체 박막의 일부가 플라즈마에 노출되어 형성된 것일 수 있다.Here, the local micro-damage site may be formed by exposing a portion of the dielectric thin film to plasma.
또한, 상기 국부적인 미세 손상 부위는: 상기 유전체 박막의 일부가 자외선(UV)에 노출되어 형성된 것일 수 있다.In addition, the local micro-damage site may be formed by exposing a portion of the dielectric thin film to ultraviolet (UV) light.
또한, 상기 국부적인 미세 손상 부위는: 상기 유전체 박막의 일부가 이온 빔(ion-beam)에 노출되어 형성된 것일 수 있다.In addition, the local microscopic damage site may be formed by exposing a portion of the dielectric thin film to an ion beam.
이하에서는 도면을 참조하여 본 발명에 따른 바람직한 실시 형태를 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 6에서는 본 발명의 바람직한 한 실시 형태에 따른 상변화 메모리 소자 구조를 예시한다. 도 6의 실시 형태에서는 상변화 저항(550) 하부에 일반 CMOS 공정을 통하여 FET(590)가 형성되어 있으며, 상술한 종래 기술의 구조 중 1개의 트랜지스터와 1개의 상변화 저항이 단일 메모리 셀을 형성하고 있는 구조를 사용한 경우를 예시한다. 그러나, 상변화 저항(550) 관련 부분을 제외하고 메모리 셀의 배치 및 설계에 따른 하부의 구조는 얼마든지 변경될 수 있는 것이며, 예를 들어, 도 6에서는 소자 분리(isolation)을 위하여 STI(shallow trench isolation) 구조를 채용하였지만, 필요에 따라 LOCOS(local oxidation of silicon) 등의 다른 소자 분리 구조가 사용될 수도 있으며, FET(590)를 사용하지 않고 BJT(bipolar junction transistor) 등 다른 스위칭 소자가 채택될 수도 있음은 물론이다. 나아가서, 도 6의 실시 형태는 단지 예시적인 것으로만 여겨져야 할 것이다.6 illustrates a phase change memory device structure according to a preferred embodiment of the present invention. In the embodiment of FIG. 6, the FET 590 is formed under the phase change resistor 550 through a general CMOS process, and one transistor and one phase change resistor form a single memory cell in the above-described conventional structure. The case where the structure is used is illustrated. However, except for the phase change resistor 550, the structure of the lower part according to the layout and design of the memory cell may be changed. For example, in FIG. 6, STI (shallow) is used for device isolation. Although a trench isolation structure is employed, other device isolation structures such as local oxidation of silicon (LOCOS) may be used if necessary, and other switching elements such as bipolar junction transistors (BJTs) may be employed without using the FET 590. Of course you can. Furthermore, the embodiment of FIG. 6 should be considered as illustrative only.
도 6의 실시 형태에서는, 유전체 층(535)이 형성되어 하부의 CMOS 구조를 절연시킨 후, 유전체 층(535)에 컨택 홀(540)을 형성하고 내부를 하부 전극 재료로 채워 하부 전극(545)을 형성한 구조이다. 또한, 하부 전극(545)과 이를 둘러싸고 있는 유전체 층(535)의 상면을 덮는 유전체 박막(537)을 구비하고 있다. 유전체 박막(537)은 하부 전극과 상변화 저항(550)이 서로 절연되도록 하며, 유전체 박막(537)에 형성된 미세한 통공(pore)(548)에 의해서만 양자가 서로 접촉되도록 한다. 미세 통공(548)은 이후에 상세히 설명될 제조 방법에 의하여 형성되며, 소정의 전압이 인가될 경우, 상기 통공은 국부적 전류의 패스(path)를 제공하여 상변화 저항(550) 내에서 상기 통공 주변의 영역에서만 상변화가 일어날 수 있도록 하여 작은 양의 전류로도 상변화 메모리 소자가 작동할 수 있도록 하는 역할을 한다. 또한, 상변화 저항(550)의 상부에는 상부 전극(555)이 구비되어 있다. 상부 전극(555)은 상변화 저항(550)과 동일한 마스크로 동시에 증착, 패터닝 및 식각을 거쳐 형성될 수도 있으며, 도 3의 (f)의 경우와 같이 상변화 저항(145)에 비하여 좀 더 큰 오버레이(overlay)를 갖고 상변화 저항(145)을 감싸도록 형성될 수도 있다. 이러한 변형은 단지 전체 메모리 소자의 집적도에 따른 오버레이의여유(overlay margin)나 필요한 접촉 저항 등 소자 설계상의 필요에 의하여 조정될 수 있는 성질의 것이다.In the embodiment of FIG. 6, after the dielectric layer 535 is formed to insulate the underlying CMOS structure, a contact hole 540 is formed in the dielectric layer 535 and the inside is filled with the lower electrode material to lower the electrode 545. It is a structure formed. In addition, a dielectric thin film 537 covering the upper surface of the lower electrode 545 and the dielectric layer 535 surrounding the lower electrode 545 is provided. The dielectric thin film 537 allows the lower electrode and the phase change resistor 550 to be insulated from each other, and allows both to contact each other only by minute pores 548 formed in the dielectric thin film 537. The fine through hole 548 is formed by a manufacturing method which will be described later in detail, and when a predetermined voltage is applied, the through hole provides a path of local current to surround the hole in the phase change resistance 550. This allows the phase change to occur only in the region of the transistor so that the phase change memory device can operate even with a small amount of current. In addition, an upper electrode 555 is provided above the phase change resistor 550. The upper electrode 555 may be formed through deposition, patterning and etching simultaneously with the same mask as the phase change resistor 550, and is larger than the phase change resistor 145 as shown in FIG. It may be formed to have an overlay and surround the phase change resistor 145. This variation is only a property that can be adjusted by device design needs, such as overlay margin or required contact resistance, depending on the overall memory device density.
도 7에서는 본 발명의 다른 한 바람직한 실시 형태에 따른 상변화 메모리 소자 구조를 예시한다. 도 7의 실시 형태는 하부에 CMOS FET 가 아닌 PN 다이오드(690)가 형성되어 있는 경우를 예시한 도면이다. 이와 같은 변형이 단순한 설계 변경에 지나지 않는 것임은 상술한 바와 같으며, 유전체 층(635)에 컨택 홀(640)을 채우고 있는 하부 전극(645)과, 하부 전극(645) 상면 및 유전체 층(635) 상면을 덮도록 유전체 박막(637)이 형성되고, 미세 통공(648)을 통하여 하부 전극(645) 상면과 상변화 저항(650)이 접속되며, 미세 통공(648)이 국부적 전류 패스를 제공하게 되는 구조라는 점에서 본 실시 형태 역시도 도 6의 실시 형태와 동일한 특징의 범주에 있다.7 illustrates a phase change memory device structure according to another preferred embodiment of the present invention. The embodiment of FIG. 7 is a diagram illustrating a case where a PN diode 690 is formed below the CMOS FET. As described above, such a deformation is merely a design change, and the lower electrode 645 filling the contact hole 640 in the dielectric layer 635, the upper surface of the lower electrode 645, and the dielectric layer 635. The dielectric thin film 637 is formed to cover the upper surface, and the upper surface of the lower electrode 645 and the phase change resistor 650 are connected through the micro hole 648 to allow the micro hole 648 to provide a local current path. This embodiment is also in the same category as the embodiment of FIG. 6 in terms of the structure.
상술한 도 6 및 도 7의 실시 형태에서, 하부 전극(545, 645)과 상변화 저항(550, 650)의 사이에서 미세 통공(548, 648)은 국부적인 전류 패스를 제공하여 상변화 영역을 제한함으로써 소모 전력을 저감하는 역할을 하게 된다. 이러한 국부적 전류 패스는 반드시 미세 통공(548, 648)에 의해서 제공되는 것은 아니다. 통공이 아니더라도, 유전체 박막(537, 637)에 국부적인 미세 손상 영역을 형성하여 이를 통하여 누설 전류가 발생하도록 함으로써 국부적 전류 패스를 제공할 수도 있다. 국부적인 미세 손상 영역의 형성 방법에 관해서는 아래에서 상세히 설명한다.In the above-described embodiment of FIGS. 6 and 7, between the lower electrodes 545, 645 and the phase change resistors 550, 650, the minute holes 548, 648 provide a local current path to provide a phase change region. By limiting it serves to reduce the power consumption. This local current path is not necessarily provided by the fine apertures 548 and 648. Even if not through, a local current path may be provided by forming a local microdamage region in the dielectric thin films 537 and 637 to generate a leakage current therethrough. The method of forming the local fine damage regions is described in detail below.
도 8에서는 전류 패스 형성을 위해 본 발명에서 제시된 나노 크기 통공(nano-sized pore) 및 국부적 손상 영역(locally damaged area)을 통한 국부전류 흐름(localized current flow)에 의한 상 변화 영역의 형성 기구를 설명한다. 통공(648)에 의해서 형성되는 국부적 전류 흐름이 국부적 손상 영역(647)을 통해서도 동일하게 형성될 수 있다. 그에 따라 상변화 저항(650) 상에는 도시된 바와 같이 제한된 부피의 상변화 영역이 형성된다. 이와 같이 상변화 영역이 제한되는 이유는 전류가 제한됨에 따라 전류 밀도가 높은 영역이 극히 제한되고 상변화 재료의 가열 정도는 전류밀도의 제곱에 비례하기 때문에 전류 밀도가 높은 영역을 중심으로 상변화가 일어나기 때문이다.8 illustrates a mechanism for forming a phase change region by localized current flow through a nano-sized pore and a locally damaged area presented in the present invention for forming a current path. do. The local current flow formed by the aperture 648 can be equally formed through the local damage area 647. As a result, a limited volume of phase change region is formed on the phase change resistor 650. The reason why the phase change region is limited is that as the current is limited, the region having a high current density is extremely limited and the heating degree of the phase change material is proportional to the square of the current density, so Because it happens.
도 9는 본 발명의 한 바람직한 실시 형태에 따른 상변화 메모리 소자의 구성을 설명하기 위한 사시도이다. 하부 전극(645)이 각각의 메모리 셀을 구분하도록 소정의 패턴에 의하여 형성되고, 그 위에 유전체 박막(637)이 형성된 후, 상변화 저항(650)이 소정의 패턴으로 형성된다. 이 때, 미세 통공이나 미세 손상 영역을 사용하는 본 발명의 다른 주요한 장점으로서 하부 전극(645) 상부에 대한 충분한 오정렬 마진(misalignment margin; overlay margin)이 제공되는 것을 이해할 수 있다. 미세 통공 또는 미세 손상 영역은 그 직경이 하부 전극(645)의 상부 면적에 비하여 극히 작기 때문이다. 또한, 이러한 미세 통공이나 미세 손상 영역의 상부에 정렬되는 상변화 저항(650)의 경우에도 이러한 충분한 오정렬 마진이 공정의 여유를 확보하는 데에 유리하게 작용하여, 생산된 메모리 소자의 수율(yield)을 높이는 데 기여할 수 있다.9 is a perspective view for explaining the configuration of a phase change memory device according to one preferred embodiment of the present invention. The lower electrode 645 is formed by a predetermined pattern to distinguish each memory cell, and after the dielectric thin film 637 is formed thereon, the phase change resistor 650 is formed in a predetermined pattern. At this time, it can be understood that a sufficient misalignment margin (overlay margin) for the upper portion of the lower electrode 645 is provided as another main advantage of the present invention using the fine hole or the fine damage region. This is because the fine apertures or the fine damage regions are extremely small in diameter compared to the upper area of the lower electrode 645. In addition, even in the case of the phase change resistance 650 aligned above the micro-perforation or the micro-damage region, this sufficient misalignment margin advantageously works to secure the process, yielding the yield of the memory device produced. It can contribute to increase.
도 10a 내지 도 10h는 본 발명의 한 바람직한 실시 형태에 따른 상변화 메모리 소자 제조 공정의 한 예를 설명한다. 패터닝된 마스크(746)를 사용한 식각 공정에 의하여, 기판(710) 상에 하부 전극(745)을 형성한다(도 10a). 이때, 기판(710)은 유리, 사파이어, 세라믹 또는 실리콘 기판 등이 될 수가 있지만, 이러한 기판 위에 미리 진행된 다른 공정에 의하여 형성된 다수의 하부 구조물들을 포함하는 것일 수도 있다. 하부 전극(745)이 형성되면 그 위에 유전체 층(735)을 충분한 두께로 증착한다(도 10b). 상술한 하부 전극(745)을 형성하기 위한 마스크(746)가 포토레지스트 막이라면, 유전체 층(735)을 증착하기 이전에 보통 이를 제거하게 되나, 마스크(746)가 산화막 등의 하드 마스크(hard mask)라면 이를 반드시 제거할 필요가 없으므로 도 10b와 같이 그 위에 바로 유전체 층(735)을 형성하게 된다. 경우에 따라서는 이러한 하드 마스크(746)는 CMP 공정에서 정지층(stopper)으로 유용하게 활용될 수 있다.10A to 10H illustrate an example of a process of manufacturing a phase change memory device according to one preferred embodiment of the present invention. The lower electrode 745 is formed on the substrate 710 by an etching process using the patterned mask 746 (FIG. 10A). In this case, the substrate 710 may be a glass, sapphire, ceramic, or silicon substrate, but may also include a plurality of substructures formed by other processes previously performed on the substrate. Once the lower electrode 745 is formed, a dielectric layer 735 is deposited thereon to a sufficient thickness (FIG. 10B). If the mask 746 for forming the lower electrode 745 described above is a photoresist film, it is usually removed before the dielectric layer 735 is deposited, but the mask 746 is a hard mask such as an oxide film. ), The dielectric layer 735 is formed directly on it, as shown in FIG. 10B. In some cases, the hard mask 746 may be usefully used as a stopper in the CMP process.
이후, CMP 또는 에치백(etch back) 등의 평탄화 공정을 통하여 도 10c에 도시된 바와 같이 평탄한 표면을 형성한다. 그러나 이와 같은 평탄화된 표면은 반드시 필요한 것은 아니며, 후속 공정(특히 리소그래피 공정)이 어떠한 것인가에 따라서 생략될 수도 있다. 이러한 경우, BPSG 또는 SOG 등의 유동성 산화막을 사용하여 적정한 정도의 평탄화를 수행하도록 할 수도 있다.Thereafter, a flat surface is formed as shown in FIG. 10C through a planarization process such as CMP or etch back. However, such a planarized surface is not necessary and may be omitted depending on what the subsequent process (particularly the lithography process) is. In such a case, an appropriate degree of planarization may be performed by using a fluidized oxide film such as BPSG or SOG.
도 10d에서는 마스크(746)를 제거한 후, 노출된 하부 전극(745) 상면과 이를 둘러싸고 있는 유전체 층(735) 상면을 덮도록 유전체 박막(737)을 형성한 상태를 나타낸다. 이후 마스크 재료(780)를 코팅한 후(도 10e), 패터닝을 실시한다(도 10f). 마스크 재료(780)로는 포토 레지스트 막이나 폴리머 레지스트 막을 도포할 수 있다. 마스크 재료는 사용하고자 하는 리소그래피 공정에 따라 적절한 것을 선택한다. 본 발명의 목적을 달성하기 위하여서는, 도 10f의 패턴에 의하여 노출되는 영역의 바닥면의 면적이 하부 전극(745)의 상면 면적보다 매우 작아야 하므로, 이러한 작은 크기의 패턴을 형성하기 위해서는 전자빔(e-beam) 리소그래피나 또는 이하에서 설명할 나노 임프린팅(nano-imprinting) 리소그래피가 적절하다.In FIG. 10D, after removing the mask 746, the dielectric thin film 737 is formed to cover the exposed upper surface of the lower electrode 745 and the upper surface of the dielectric layer 735 surrounding the lower electrode 745. After the mask material 780 is coated (FIG. 10E), patterning is performed (FIG. 10F). As the mask material 780, a photoresist film or a polymer resist film can be applied. The mask material is appropriately selected depending on the lithography process to be used. In order to achieve the object of the present invention, since the area of the bottom surface of the area exposed by the pattern of FIG. 10F should be much smaller than the area of the top surface of the lower electrode 745, the electron beam (e) -beam lithography or nano-imprinting lithography described below is suitable.
나노 임프린팅 리소그래피 공정은 포토 리소그래피 공정의 한계를 극복하고 70nm 이하의 크기를 갖는 초극미세 패턴을 구현하기 위하여 현재 많이 연구되는, 전자빔 리소그래피, 엑스선 리소그래피, 프록시멀 프로브(proximal probe) 리소그래피, 딥 펜(dip pen) 리소그래피 등이 가지고 있는 생산성, 경제성 등의 문제를 해결할 수 있는 기술로서 각광받고 있다. 나노 임프린팅 리소그래피 공정은 전자빔 리소그래피 공정 등에 비하여 획기적인 공정 진행 속도를 가지므로 미세 크기 패턴 구조물의 양산에 적합하며, 높은 생산성을 가지면서도 기존의 포토 리소그래피의 한계를 넘을 수 있는 유력한 리소그래피 공정으로 주목받고 있다.The nanoimprinting lithography process is currently being studied in order to overcome the limitations of the photolithography process and to realize ultra-fine patterns having a size of 70 nm or less, electron beam lithography, X-ray lithography, proximal probe lithography, and deep pen ( dip pen) Lithography is emerging as a technology that can solve problems such as productivity and economics. The nanoimprinting lithography process has a breakthrough process speed compared to the electron beam lithography process, so it is suitable for mass production of fine-size pattern structures, and has attracted attention as a powerful lithography process that has high productivity and can exceed the limits of conventional photolithography. .
상술한 본 발명의 상변화 메모리 소자 구조를 구현하기 위하여, 상변화 메모리 제조 방법의 본 실시 형태에서는 나노 임프린팅 리소그래피 공정을 사용하며, 상변화 메모리의 도 12a, 12b 및 도 13e에 도시된 바와 같이 임프린팅 스탬프(stamp)를 사용하여, 기판 위에 도포되어 있는 폴리머 레지스트 재료(예를 들어, PMMA 등)에 미세 크기의 패턴을 형성시킨다.In order to implement the above-described phase change memory device structure of the present invention, this embodiment of the phase change memory manufacturing method uses a nanoimprinting lithography process, as shown in FIGS. 12A, 12B and 13E of the phase change memory. Imprinting stamps are used to form fine-sized patterns in the polymer resist material (e.g. PMMA, etc.) applied on the substrate.
본 발명의 실시 형태에 사용된 나노 임프린팅 스탬프는, 예를 들어, 나노 크기의 패턴을 가진(특히, 미세 통공을 형성하기 위한 패턴의 맨 끝단에서) 스탬프를 구현하기 위하여, 실리콘 나노 캐스팅법에 의하여 제조한 투명 나노 임프린트 스탬프(본 출원인에 의하여 본 출원과 별도로 국내 특허 출원됨)임이 바람직하다. 실리콘 나노 캐스팅법에 의한 투명 임프린트 스탬프 제조방법은, 실리콘 웨이퍼 위에 전자빔 리소그래피 등에 의해서 미세 패턴을 형성하고--여기서 미세 패턴은 형성하고자 하는 패턴의 음각(negative) 패턴임--, 이 패턴을 사용하여 실리콘 기판 표면을 식각한 후, 실리콘 산화막(SiO2), 알루미나(Al2O3) 등의 막을 코팅하여 위의 미세 패턴들을 충진하고, 위의 실리콘 산화막, 알루미나 등 막을 평탄화한 후, 투명 핸들링 웨이퍼를 평탄화된 위의 실리콘 산화막, 알루미나 등의 막 위에 본딩(bonding)하고, 하부의 실리콘 기판을 모두 식각하여 제거함으로써 나노 임프린트 스탬프를 제조한다. 본 발명자에 의하여 고안된 이와 같은 나노 임프린트 스탬프 제조방법은 실리콘의 우수한 미세 가공성을 이용하여 보다 용이하게 나노 크기의 임프린트 스탬프를 제조하기 위한 것이다.Nanoimprinting stamps used in embodiments of the present invention may be used in the silicon nanocasting process, for example, to implement stamps with nanoscale patterns (especially at the very end of the pattern for forming micropores). It is preferable that the transparent nano imprint stamp (produced by the present applicant separately from the present patent in Korea). The method of manufacturing a transparent imprint stamp by the silicon nanocasting method forms a fine pattern on a silicon wafer by electron beam lithography or the like, where the fine pattern is a negative pattern of the pattern to be formed. After etching the surface of the silicon substrate, a film of silicon oxide (SiO2), alumina (Al2O3), etc. is coated to fill the fine patterns thereon, and the film of silicon oxide, alumina, etc. is planarized, and the transparent handling wafer is then planarized. The nanoimprint stamp is manufactured by bonding onto a film of silicon oxide film, alumina, or the like, and etching and removing all of the lower silicon substrate. The nano imprint stamp manufacturing method devised by the present inventors is to more easily produce a nano-size imprint stamp using the excellent fine workability of silicon.
도 10g에서는 상술한 리소그래피 공정에 의하여 형성된 패턴을 마스크로 사용하여 유전체 박막의 식각을 진행한 결과를 도시한다. 식각의 결과 미세 통공(748)이 유전체 박막에 형성된다. 도 10h에서는 통공(748)을 채우면서 유전체 막막(737)의 상부에 상변화 재료를 코팅하고, 패터닝하여 이를 식각한 결과를 나타낸다.FIG. 10G shows a result of etching the dielectric thin film using the pattern formed by the above-described lithography process as a mask. As a result of etching, fine holes 748 are formed in the dielectric thin film. In FIG. 10H, a phase change material is coated on the dielectric film layer 737 while filling the through hole 748, and then patterned and etched.
도 11 내지 도 11c는 상술한 미세 통공(748) 대신에 국부적 손상 영역(747)을 유전체 박막(737)에 형성하여 국부적 전류 패스를 제공하는 본 발명의 다른 실시 형태를 제조하기 위한 방법의 흐름을 예시한다. 도 11a에서는 유전체 박막(737) 위에 형성된 패턴을 마스크로 하여, 유전체 박막(737) 상에 국부적인 손상 영역을 형성한 경우의 예를 나타낸다. 이 경우, 하부 공정은 도 10a 내지 도 10f 에 도시된 과정과 동일한 과정을 거쳐서 형성될 수 있다. 도 11a에 도시된 국부적 손상 영역 형성 과정은 기판을 플라즈마(plasma)에 노출시키거나, 이온 주입(ion implantation) 공정을 거쳐 이온 빔(ion-beam)에 노출시킴으로써 수행될 수 있다. 플라즈마 처리에 의한 손상 영역 형성을 위해서는 산소, 아르곤 등 여러 가지 가스를 사용하여 형성된 플라즈마를 사용할 수 있으며, 플라즈마 형성방법(마이크로파, RIE, ICP 등)에 제한이 있는 것은 아니다. 산소 플라즈마를 사용하는 경우는, 폴리머 레지스트나 포토 레지스트 등 마스트 재료의 스트립(strip) 공정(ashing 이라고도 함)과 병행하여 동일한 장치 내에서 진행될 수도 있다. 이 경우, 유전체 박막(737)이 식각되는 것을 방지하도록 유전체 박막(737)의 종류에 따라 적절한 가스가 선택될 수 있다.11-11C illustrate the flow of a method for fabricating another embodiment of the present invention in which a local damage region 747 is formed in the dielectric thin film 737 instead of the micro-perforation 748 described above to provide a local current path. To illustrate. 11A illustrates an example in which a local damage region is formed on the dielectric thin film 737 using the pattern formed on the dielectric thin film 737 as a mask. In this case, the lower process may be formed through the same process as that shown in FIGS. 10A to 10F. The local damage region formation process illustrated in FIG. 11A may be performed by exposing the substrate to plasma or by exposing the ion beam to an ion beam through an ion implantation process. In order to form the damaged region by plasma treatment, a plasma formed using various gases such as oxygen and argon may be used, and there is no limitation in the plasma forming method (microwave, RIE, ICP, etc.). In the case of using an oxygen plasma, it may proceed in the same apparatus in parallel with a stripping process (also called ashing) of a mast material such as a polymer resist or a photoresist. In this case, an appropriate gas may be selected according to the type of the dielectric thin film 737 to prevent the dielectric thin film 737 from being etched.
위에서 언급한 바와 같이, 본 발명의 미세 통공 또는 미세 손상 영역을 이용한 상변화 메모리 소자 구조는 리소그래피 시의 오정렬 마진에 있어서, 매우 유리한 효과를 제공한다. 도 12a 및 12b는 본 발명의 상변화 메모리 제조 공정에 의할 때 얻을 수 있는 리소그래피 시의 오정렬 마진(misalignment margin)을 도시한다. 도 12a 및 12b와 같이 하부 전극(945)이 대체로 수직한 측벽 구조로 형성된 경우에도, 본 발명과 같이 미세 통공을 이용한 구조를 채용하는 경우에는 이러한 오정렬 마진 증대 효과에 의하여 공정의 신뢰성을 높일 수 있게 되고 이는 양산시의 수율 증가로 이어진다. 도 15에서 보는 바와 같이 하부 전극(845)이 테이퍼진 측벽을 갖도록 형성된 경우에 이러한 오정렬 마진 증대의 효과는 더욱 커질 수 있는데, 이와 같이 테이퍼진 측벽을 형성하는 경우에, 하부 전극(845)의 상면이 더욱 넓어지게 되기 때문이다. 또한, 테이퍼진 측벽을 형성하는 경우에는 하부 전극(845)을 구성하기 위하여 금속 등 재료로 충진(filling)할 경우, 보이드(void)나 틈새(seem) 등의 결함 발생을 억제할 수 있다는 부수적인 효과도 얻을 수가 있다.As mentioned above, the phase change memory device structure using the fine apertures or the fine damage regions of the present invention provides a very advantageous effect in the misalignment margin in lithography. 12A and 12B show misalignment margins in lithography attainable by the phase change memory fabrication process of the present invention. 12A and 12B, even when the lower electrode 945 has a substantially vertical sidewall structure, when the structure using the micro-holes as in the present invention is employed, the reliability of the process can be improved by the misalignment margin increasing effect. This leads to an increase in yield in mass production. As shown in FIG. 15, when the lower electrode 845 is formed to have tapered sidewalls, the effect of the misalignment margin increase may be greater. In the case of forming the tapered sidewall, the upper surface of the lower electrode 845 may be increased. This is because it becomes wider. In addition, in the case of forming the tapered sidewall, when filling with a material such as metal to form the lower electrode 845, it is incidental that defects such as voids and gaps can be suppressed. You can get the effect.
도 13a 내지 도 13f는 본 발명의 상변화 메모리 제조 공정의 다른 한 바람직한 실시 형태를 설명한다. 도 13은 상술한 테이퍼진 측벽을 형성하는 경우의 본 발명의 상변화 메모리 소자 제조 공정의 한 바람직한 실시 형태이다. 도 13a에 도시된 바와 같이, 유전체 층(805)에 평면상에서 원형 또는 사각형 등의 기타 형상을 갖는 테이퍼진 컨택 홀(840)이나 도랑(trench)을 형성한다. 테이퍼를 형성하기 위해서는 알려진 여러 가지 방법이 있을 수 있으나, 단순히 식각 공정 시 측벽의 기울기를 제어하는 공정 조건에서 공정을 진행하는 방법이 사용될 수도 있다. 도 13b에서는 하부 전극 형성 재료(845)에 의하여 상술한 컨택 홀 또는 도랑을 채운 상태를 나타내며, 도 13c에서는 CMP 등 평탄화 공정을 사용하여 평탄화한 상태를 도시한다. 이후, 도 13d에 도시된 바와 같이, 유전체 박막(837)을 코팅하여, 도 13e 내지 도 13f까지의 리소그래피 공정을 진행한다.13A-13F illustrate another preferred embodiment of the phase change memory fabrication process of the present invention. Fig. 13 is a preferred embodiment of the phase change memory device fabrication process of the present invention in the case of forming the tapered sidewall described above. As shown in FIG. 13A, a tapered contact hole 840 or trench is formed in the dielectric layer 805 having a planar shape such as a circle or a square. There may be a variety of known methods to form the taper, but a method of proceeding the process under process conditions that simply control the inclination of the sidewall during the etching process may be used. In FIG. 13B, the above-described contact hole or trench is filled with the lower electrode forming material 845, and in FIG. 13C, the planarization process is illustrated using a planarization process such as CMP. Thereafter, as shown in FIG. 13D, the dielectric thin film 837 is coated to proceed with the lithography process of FIGS. 13E to 13F.
도 14a 내지 도 14c는 도 13에 도시된 과정 이후의 공정 진행 과정을 예시한다. 도 14b 및 도 14c는 특히 상술한 미세 통공을 사용하여 국부적 전류 패턴을 형성하는 경우의 진행 과정을 나타낸다. 도 14d 내지 도 14e는 도 13에 도시된 과정 이후의 공정 진행 과정에 있어서, 다른 한 진행 예를 나타낸다. 이 경우는 미세 손상 영역을 형성하여 전류 패스를 제공하도록 하는 구조의 진행 예이다.14A to 14C illustrate a process progress after the process illustrated in FIG. 13. 14B and 14C show the progress in the case of forming a local current pattern, in particular, using the above-described fine apertures. 14D to 14E illustrate another progression in the process progression after the process illustrated in FIG. 13. This case is an example of the progress of the structure for forming a micro damage region to provide a current path.
본 발명의 실시 형태를 적용하여, 소자 구동 전류의 저감 효과를 얻을 수 있다. 하부 전극과 상변화 재료 영역(PC layer) 사이의 전류 패스 면적(접촉 영역의 면적 또는 유전체 박막 손상 영역의 면적)이 감소함에 따라서, 리셋 전류(reset current)는 상당히 감소하게 되며, 그에 따라 상변화가 일어나는 영역의 부피가 감소하게 되고, 셋(set) 및 리셋(reset) 과정에서의 필요 전류량이 감소하게 되며, 빠른 스위칭이 가능하게 되는 효과를 얻을 수 있을 뿐만 아니라 소자의 신뢰성이 현저히 향상될 수 있게 된다.By applying embodiment of this invention, the effect of reducing element drive current can be acquired. As the current path area (the area of the contact area or the dielectric thin film damage area) between the lower electrode and the phase change material layer (PC layer) decreases, the reset current decreases considerably, thus the phase change. This reduces the volume of the area where it occurs, reduces the amount of current required during the set and reset process, enables fast switching, and significantly improves device reliability. Will be.
본 발명은 그 기술적 사상의 범위 내에서 다양한 형태로 변형, 응용 가능하며 상기 바람직한 실시예에 한정되지 않는다. 또한, 상기 실시예와 도면은 발명의 내용을 상세히 설명하기 위한 목적일 뿐, 발명의 기술적 사상의 범위를 한정하고자 하는 목적이 아니며, 이상에서 설명한 본 발명은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 있어 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하므로 상기 실시예 및 첨부된 도면에 한정되는 것은 아님은 물론이며, 후술하는 청구범위뿐만이 아니라 청구범위와 균등 범위를 포함하여 판단되어야 한다.The present invention can be modified and applied in various forms within the scope of the technical idea and is not limited to the above preferred embodiment. In addition, the embodiments and drawings are merely for the purpose of describing the contents of the invention in detail, and are not intended to limit the scope of the technical idea of the invention, the present invention described above is common knowledge in the technical field to which the present invention belongs As those skilled in the art can have various substitutions, modifications, and changes without departing from the spirit and scope of the present invention, it is not limited to the embodiments and the accompanying drawings. And should be judged to include equality.
본 발명을 적용하여 대량 생산에 적합하고, 높은 수율(yield)을 얻을 수 있으며, 공정 단가를 낮출 수 있으며, 안정된 소자 특성을 얻는 것이 가능하도록 하는 상변화 메모리 소자의 새로운 구조와, 그 제조 방법을 제공할 수 있다.The present invention provides a novel structure of a phase change memory device suitable for mass production, high yield, low process cost, and stable device characteristics, and a method of manufacturing the same. Can provide.
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