KR20040105929A - Method for manufacturing semiconductor memory device having metal-insulator-metal capacitor - Google Patents
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Abstract
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 보다 구체적으로는 실린더 형상으로 된 금속 하부 전극 유실을 방지할 수 있는 금속-절연막-금속(metal-insulator-metal:이하,MIM) 캐패시터를 갖는 반도체 메모리 소자의 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor memory device, and more particularly to a semiconductor having a metal-insulator-metal (MIM) capacitor capable of preventing the loss of a cylindrical metal lower electrode. A method of manufacturing a memory device.
반도체 메모리 소자의 집적도가 증가함에 따라, 보다 협소한 공간내에 보다 큰 캐패시턴스가 요구된다. 캐패시턴스를 증가하기 위한 방법으로는 캐패시터 하부 전극의 표면적을 증대시키는 방법, 고유전율을 갖는 막을 유전막(이하, 고유전막)으로 사용하는 방법이 있다. 캐패시터 하부 전극의 표면적을 증대시키는 방법은 거의 한계에 도달하였으며, 현재에는 탄탈륨 산화막, BST막등과같이 고유전막을 적용하는 기술이 많이 이용되고 있다. 그러나, 이러한 고유전막을 캐패시터 유전막으로 형성할 경우, 하부 전극 재질인 폴리실리콘막과의 계면에서 심한 누설 전류가 발생되고 있어, 종래에는 일함수가 매우 높은 금속막이 하부 전극 물질로 이용되고 있다.As the degree of integration of semiconductor memory devices increases, greater capacitance is required in narrower spaces. As a method for increasing capacitance, there is a method of increasing the surface area of a capacitor lower electrode, and a method of using a film having a high dielectric constant as a dielectric film (hereinafter, high dielectric film). The method of increasing the surface area of the capacitor lower electrode has almost reached its limit, and now, a technique of applying a high dielectric film such as a tantalum oxide film and a BST film is widely used. However, when the high dielectric film is formed as a capacitor dielectric film, a severe leakage current is generated at an interface with the polysilicon film, which is a lower electrode material, and a metal film having a very high work function is conventionally used as the lower electrode material.
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도이다.1A and 1B are cross-sectional views illustrating a conventional method for manufacturing a semiconductor memory device.
도 1a를 참조하면, 셀 영역(A) 및 주변 영역(B)이 한정된 반도체 기판(10) 상에 비트 라인(30)을 포함하는 층간 절연막(20)을 증착한다. 층간 절연막(20)의 소정 부분에 스토리지 노드 콘택 플러그(40)를 공지의 방법으로 형성한다. 그 다음, 층간 절연막(20) 및 스토리지 노드 콘택 플러그(40) 상부에 에치 스톱퍼(50)및 몰드 산화막(60)을 순차적으로 적층한다음, 스토리지 노드 콘택 플러그(40)가 노출되도록 몰드 산화막(60) 및 에치 스톱퍼(50)를 식각하여, 하부 전극 영역(65a)을 한정한다. 하부 전극 영역(65a) 형성과 동시에, 셀 영역(A) 외곽의 층간 절연막(20)의 소정 부분이 노출될 수 있도록 몰드 산화막(60) 및 에치 스톱퍼(50)를 식각하여, 가드링(guardring) 영역(65b)을 한정한다.Referring to FIG. 1A, an interlayer insulating layer 20 including a bit line 30 is deposited on a semiconductor substrate 10 in which a cell region A and a peripheral region B are defined. The storage node contact plug 40 is formed in a predetermined portion of the interlayer insulating film 20 by a known method. Next, the etch stopper 50 and the mold oxide layer 60 are sequentially stacked on the interlayer insulating layer 20 and the storage node contact plug 40, and then the mold oxide layer 60 is exposed to expose the storage node contact plug 40. ) And the etch stopper 50 are etched to define the lower electrode region 65a. At the same time as the lower electrode region 65a is formed, the mold oxide film 60 and the etch stopper 50 are etched to expose a predetermined portion of the interlayer insulating film 20 outside the cell region A, thereby guarding. The area 65b is defined.
그 다음, 결과물 상부에 하부 전극용 금속막을 고르게 증착하고, 상기 금속막을 몰드 산화막(60)의 표면이 노출되도록 화학적 기계적 연마하여, 하부 전극(70) 및 가드링(80)을 형성한다.Then, the lower electrode metal film is evenly deposited on the resultant, and the metal film is chemically mechanically polished to expose the surface of the mold oxide film 60 to form the lower electrode 70 and the guard ring 80.
그리고 나서, 셀 영역(A)이 노출되도록 포토레지스트 패턴(90)을 형성한다.Then, the photoresist pattern 90 is formed so that the cell region A is exposed.
다음, 도 1b에서와 같이, 포토레지스트 패턴(90)이 형성된 반도체 기판 결과물을 산화막 식각 케미컬, 예를 들어 HF 또는 BOE(buffered oxide etchant)에 침지하여, 몰드 산화막(60)을 제거한다. 이때, 가드링(80)은 상기 산화막 식각 케미컬이 주변 영역(B)쪽으로 스며들지 않도록 블록킹(blocking)하는 역할을 한다. 이어서, 주변 영역(B)상에 잔류하는 포토레지스트 패턴(90)을 습식 식각 방식에 의하여 제거한다. 이때, 포토레지스트 패턴(90)을 제거하기 위한 식각 케미컬로는 황산(H2SO4)과 과산화수소수(H2O2)의 혼합 용액이 이용될 수 있다.Next, as shown in FIG. 1B, the semiconductor substrate product on which the photoresist pattern 90 is formed is immersed in an oxide etching chemical, for example, HF or BOE (buffered oxide etchant) to remove the mold oxide layer 60. In this case, the guard ring 80 serves to block the oxide etching chemical so as not to penetrate into the peripheral area (B). Subsequently, the photoresist pattern 90 remaining on the peripheral area B is removed by a wet etching method. In this case, a mixed solution of sulfuric acid (H 2 SO 4 ) and hydrogen peroxide (H 2 O 2 ) may be used as an etching chemical for removing the photoresist pattern 90.
그러나, 하부 전극(70) 및 가드링(80)을 구성하는 금속막은 상기한 포토레지스트 패턴(90)을 제거하기 위한 식각 케미컬에 식각 선택비가 우수하지 못하여, 포토레지스트 패턴(90)이 제거될 때, 하부 전극(70) 및 가드링(80)이 유실되는 문제점이 발생된다.However, the metal film constituting the lower electrode 70 and the guard ring 80 does not have an excellent etching selectivity for the etching chemical for removing the photoresist pattern 90, and thus the photoresist pattern 90 is removed. The lower electrode 70 and the guard ring 80 are lost.
따라서, 본 발명의 목적은 금속으로 구성된 하부 전극의 유실을 방지할 수 있고, 몰드 산화막을 제거하여 실린더형 하부전극을 형성할 때, 몰드 산화막 제거시 셀 지역 이외의 주변부에 증착된 금속 전극이 떨어져 나와 웨이퍼를 이물로 오염시키는 것을 방지할 뿐만 아니라, 셀 이외의 몰드 산화막을 습식식각으로부터 보호하여 이후의 추가의 평탄화 공정을 없앨 수 있는 반도체 메모리 소자의 제조방법을 제공하는 것이다.Accordingly, an object of the present invention is to prevent the loss of the lower electrode composed of metal, and when removing the mold oxide film to form a cylindrical lower electrode, the metal electrode deposited on the periphery other than the cell area when the mold oxide film is removed is separated The present invention provides a method of manufacturing a semiconductor memory device that can prevent contamination of the wafer with foreign materials and protect the mold oxide film other than the cell from wet etching, thereby eliminating further planarization steps.
도 1a 및 도 1b는 종래의 반도체 메모리 소자의 제조방법을 설명하기 위한 단면도.1A and 1B are cross-sectional views illustrating a conventional method for manufacturing a semiconductor memory device.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도.2A to 2D are cross-sectional views of respective processes for explaining a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.
*도면의 주요부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *
100 : 반도체 기판 160 : 몰드 산화막100 semiconductor substrate 160 mold oxide film
190 : 하부 전극 200 : 가드링190: lower electrode 200: guard ring
210 : 산화막 패턴 220 : 전극 보호막210: oxide film pattern 220: electrode protective film
230 : 포토레지스트 패턴230: photoresist pattern
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 메모리 소자의 제조방법은, 셀 영역 및 주변 영역이 한정된 반도체 기판상에 스토리지 노드 콘택 플러그를 포함하는 층간 절연막을 증착하는 단계, 상기 층간 절연막 상부에 에치 스톱퍼 및 몰드 산화막을 형성하는 단계, 상기 몰드 산화막 및 에치 스톱퍼의 소정 부분을 식각하여, 스토리지 노드 콘택 플러그가 노출되도록 셀 영역에 하부 전극 영역을 형성하고, 상기 셀 영역의 외곽에 가드링 영역을 한정하는 단계, 상기 하부 전극 영역 및 가드링 영역에 금속막을 증착하는 단계, 상기 몰드 산화막의 표면이 노출되도록 상기 금속막을 화학적 기계적 연마 혹은 식각을 통하여 하부 전극 및 가드링을 형성하는 단계, 상기 셀 영역을 차폐하도록 산화막 패턴을 형성하는 단계, 상기 산화막 패턴 표면, 노출된 주변 영역의 가드링 영역 및 몰드 산화막 표면에 전극 보호막을 증착하는 단계, 상기 셀 영역이 노출되도록 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴의 형태로 상기 전극 보호막을 패터닝하는 단계, 상기 포토레지스트 패턴을 제거하는 단계, 및 상기 전극 보호막의 형태로 산화막 패턴 및 몰드 산화막을 제거하는 단계를 포함한다.In order to achieve the above object of the present invention, the method of manufacturing a memory device of the present invention, the step of depositing an interlayer insulating film including a storage node contact plug on a semiconductor substrate having a cell region and a peripheral region, the upper portion of the interlayer insulating film Forming an etch stopper and a mold oxide film, etching a predetermined portion of the mold oxide film and the etch stopper to form a lower electrode region in the cell region to expose a storage node contact plug, and a guard ring region outside the cell region. Defining a metal film; depositing a metal film in the lower electrode region and the guard ring region; forming a lower electrode and a guard ring through chemical mechanical polishing or etching so that the surface of the mold oxide film is exposed; Forming an oxide pattern to shield an area, the oxide pattern surface; Depositing an electrode passivation layer on the exposed ring region of the peripheral region and the surface of the mold oxide layer, forming a photoresist pattern to expose the cell region, patterning the electrode passivation layer in the form of the photoresist pattern, the photo Removing the resist pattern, and removing the oxide pattern and the mold oxide film in the form of the electrode protective film.
상기 하부 전극 및 가드링용 금속막은 TiN막, WN막, TaN막 및 W막 중 선택되는 하나의 막으로 형성할 수 있으며, 예를 들어, 400 내지 600℃의 온도에서 10 내지 30nm의 두께로 형성할 수 있다.The lower electrode and the guard ring metal film may be formed of one film selected from a TiN film, a WN film, a TaN film, and a W film. For example, the lower electrode and the guard ring metal film may be formed to a thickness of 10 to 30 nm at a temperature of 400 to 600 ° C. Can be.
또한, 상기 산화막 패턴은 CVD 산화막 또는 SOG막으로 형성될 수 있다.In addition, the oxide pattern may be formed of a CVD oxide film or an SOG film.
상기 전극 보호막은 상기 산화막 패턴 및 포토레지스트 패턴과 습식 식각 선택비가 상이한 물질임이 바람직하며, 예를 들어, 실리콘 질화막(Si3N4), 알루미나막(Al2O3), 하프늄 산화막(HfO2), 라타늄 산화막(La2O3) 및 탄탈륨 산화막(Ta2O5) 중 선택되는 하나의 막으로 형성된다. 또한, 상기 전극 보호막은 270 내지 450℃의 온도에서 CVD 방식 또는 ALD 방식으로 형성할 수 있다.The electrode protective layer may be formed of a material having a wet etching selectivity different from that of the oxide pattern and the photoresist pattern. For example, a silicon nitride layer (Si 3 N 4 ), an alumina layer (Al 2 O 3 ), or a hafnium oxide layer (HfO 2 ) may be used. , And a film selected from the group consisting of a titanium oxide film La 2 O 3 and a tantalum oxide film Ta 2 O 5 . In addition, the electrode protective film may be formed by a CVD method or an ALD method at a temperature of 270 to 450 ℃.
(실시예)(Example)
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 설명하도록 한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 메모리 소자의 제조방법을 설명하기 위한 각 공정별 단면도이다.2A to 2D are cross-sectional views of respective processes for describing a method of manufacturing a semiconductor memory device according to an embodiment of the present invention.
도 2a를 참조하면, 셀 영역(A) 및 주변 영역(B)이 한정되어 있는 반도체 기판(100) 예를 들어, 모스 트랜지스터(도시되지 않음), 콘택 패드(도시되지 않음)가 형성되어 있는 실리콘 기판 상부에 층간 절연막(120)을 증착한다. 이때 층간 절연막(120)의 내부에는 비트 라인(130)이 형성되어 있다. 그후, 층간 절연막(120)의 소정 부분에, 공지의 방법으로 스토리지 노드 콘택 플러그(140)를 형성한다. 이때, 스토리지 노드 콘택 플러그(140)는 모스 트랜지스터의 소오스 영역 또는 소오스 영역과 콘택되는 콘택 패드와 전기적으로 연결된다. 그 다음, 층간 절연막(120) 및 스토리지 노드 콘택 플러그(140) 상부에 에치 스톱퍼(150) 및 몰드 산화막(160)을 순차적으로 적층한다음, 스토리지 노드 콘택 플러그(40)가 노출되도록 몰드 산화막(160) 및 에치 스톱퍼(150)를 식각하여, 하부 전극 영역(165a)을 한정한다. 하부 전극 영역(165a) 형성과 동시에, 셀 영역(A) 외곽의 층간 절연막(120)의 소정 부분이 노출될 수 있도록 몰드 산화막(160) 및 에치 스톱퍼(150)를 식각하여, 가드링 영역(165b)을 한정한다.Referring to FIG. 2A, a semiconductor substrate 100 in which a cell region A and a peripheral region B are defined, for example, a silicon in which a MOS transistor (not shown) and a contact pad (not shown) are formed. An interlayer insulating layer 120 is deposited on the substrate. In this case, a bit line 130 is formed in the interlayer insulating layer 120. Thereafter, the storage node contact plug 140 is formed in a predetermined portion of the interlayer insulating film 120 by a known method. In this case, the storage node contact plug 140 is electrically connected to the source region or the contact pad contacting the source region of the MOS transistor. Next, the etch stopper 150 and the mold oxide layer 160 are sequentially stacked on the interlayer insulating layer 120 and the storage node contact plug 140, and then the mold oxide layer 160 is exposed to expose the storage node contact plug 40. ) And the etch stopper 150 are etched to define the lower electrode region 165a. At the same time as the lower electrode region 165a is formed, the mold oxide layer 160 and the etch stopper 150 are etched to expose a predetermined portion of the interlayer insulating layer 120 outside the cell region A, thereby protecting the guard ring region 165b. ).
그 다음, 도 2b에 도시된 바와 같이, 하부 전극 영역(165a) 및 가드링 영역(165b)이 형성된 결과물 상부에 하부 전극용 금속막, 예를 들어 TiN, WN, TaN 또는 W막을 400 내지 600℃의 온도 범위에서 10 내지 30nm의 두께로 형성한다. 그 다음, 하부 전극 영역(165a) 및 가드링 영역(165b) 내부에만 선택적으로 연마 버퍼막(170)을 매립시킨다. 연마 버퍼막(170)은 예를 들어, 금속막보다 식각율이 빠른 막임이 바람직하다.Next, as shown in FIG. 2B, a metal film for the lower electrode, for example, a TiN, WN, TaN, or W film, is formed at 400 to 600 ° C. on the upper part of the resultant formed lower electrode region 165a and the guard ring region 165b. It is formed to a thickness of 10 to 30nm in the temperature range of. Thereafter, the polishing buffer layer 170 is selectively buried only in the lower electrode region 165a and the guard ring region 165b. For example, the polishing buffer film 170 may be a film having an etching rate faster than that of the metal film.
그후, 도 2c에서 보여지는 바와 같이, 상기 금속막을 몰드 산화막(160) 표면이 노출되도록 화학적 기계적 연마하여, 하부 전극(190) 및 가드링(200)을 한정한다. 이때, 연마 버퍼막(170)은 상기 연마 공정시 하부 전극 영역(165a) 및 가드링 영역(165b) 하부의 금속막을 연마제로 부터 보호한다. 그리고 나서, 공지의 방식으로 연마 버퍼막(170)을 제거한다. 그후에, 하부 전극 영역(165a) 및 가드링 영역(165b)이 충분히 매립되도록 결과물 상부에 산화막(210)을 형성한다. 이때, 산화막(210)은 상기 몰드 산화막(160)과 마찬가지로 식각율이 빠른 막일 수 있고 예를 들어, CVD(chemical vapor deposition) 방식 또는 PECVD(plasma enhanced chemical vapor deposition)으로 형성된 실리콘 산화막 또는 스핀 코팅(spin coating) 방식으로 형성된 SOG(spin on glass)막이 이용될 수 있다. 상기 산화막(210)으로 SOG막이 이용되는 경우, 200 내지 300℃의 온도에서 경화시켜줌이 바람직하다. 그 다음, 산화막(210)을 상기 셀 영역(A) 상부에만 잔류하도록 패터닝한다.Thereafter, as shown in FIG. 2C, the metal film is chemically mechanically polished to expose the surface of the mold oxide film 160 to define the lower electrode 190 and the guard ring 200. At this time, the polishing buffer film 170 protects the metal film under the lower electrode region 165a and the guard ring region 165b from the polishing agent during the polishing process. Then, the polishing buffer film 170 is removed in a known manner. Thereafter, an oxide film 210 is formed on the resultant portion so that the lower electrode region 165a and the guard ring region 165b are sufficiently embedded. In this case, the oxide film 210 may be a film having a high etching rate like the mold oxide film 160, and may be, for example, a silicon oxide film or spin coating formed by a chemical vapor deposition (CVD) method or a plasma enhanced chemical vapor deposition (PECVD) method. A spin on glass (SOG) film formed by a spin coating method may be used. When the SOG film is used as the oxide film 210, it is preferable to cure at a temperature of 200 to 300 ℃. Next, the oxide film 210 is patterned so as to remain only in the cell region A.
이어서, 노출된 산화막(210), 가드링(200) 및 몰드 산화막(160) 상부에 전극 보호막(220)을 증착한다. 이때, 전극 보호막(220)은 산화막을 제거하기 위한 케미컬 및 포토레지스트를 제거하기 위한 케미컬에 내성이 있는 물질임이 바람직하고, 본 실시예에서 전극 보호막(220)으로는 예를 들어, 실리콘 질화막(Si3N4), 알루미나막(Al2O3), 하프늄 산화막(HfO2), 라타늄 산화막(La2O3) 또는 탄탈륨 산화막(Ta2O5)이 이용될 수 있다. 또한, 전극 보호막(220)은 270 내지 450℃의 온도에서 CVD 방식 또는 ALD 방식으로 형성함이 바람직하다.Subsequently, an electrode passivation layer 220 is deposited on the exposed oxide layer 210, the guard ring 200, and the mold oxide layer 160. In this case, the electrode protective film 220 is preferably a material that is resistant to chemicals for removing the oxide film and chemicals for removing the photoresist. In this embodiment, the electrode protective film 220 is, for example, a silicon nitride film (Si). 3 N 4 ), an alumina film (Al 2 O 3 ), a hafnium oxide film (HfO 2 ), a titanium oxide film (La 2 O 3 ), or a tantalum oxide film (Ta 2 O 5 ) may be used. In addition, the electrode protective film 220 is preferably formed by a CVD method or an ALD method at a temperature of 270 to 450 ℃.
그 다음, 셀 영역(A)이 노출될 수 있도록 공지의 포토 리소그라피 방식에 의하여 포토레지스트 패턴(230)을 형성한다.Then, the photoresist pattern 230 is formed by a known photolithography method so that the cell region A can be exposed.
도 2d를 참조하여, 포토레지스트 패턴(230)을 마스크로 하여, 상기 전극 보호막(220)을 식각한다음, 포토레지스트 패턴(230)을 식각 케미컬, 예를 들어, 황산 및 과산화 수소수의 혼합 물질로 습식 식각한다. 이때, 가드링(200)은 상기 전극 보호막(220)에 의하여 차폐되어 있으므로, 상기 포토레지스트 패턴의 식각 케미컬에 노출되지 않으며, 셀 영역(A)의 하부 전극(190)은 산화막(210)에 의하여 덮혀있으므로, 상기 식각 케미컬에 의하여 보호된다.Referring to FIG. 2D, the electrode protective layer 220 is etched using the photoresist pattern 230 as a mask, and then the photoresist pattern 230 is etched, for example, a mixed material of sulfuric acid and hydrogen peroxide solution. Wet etch into. In this case, since the guard ring 200 is shielded by the electrode protective layer 220, the guard ring 200 is not exposed to the etching chemical of the photoresist pattern, and the lower electrode 190 of the cell region A is formed by the oxide layer 210. As it is covered, it is protected by the etch chemical.
그 다음, 전극 보호막(220)에 의하여 노출되어 있는 산화막(210) 및 몰드 산화막(160)을 HF 또는 BOE와 같은 습식 케미컬에 의하여 습식 식각한다. 이때, 주변 영역(B)의 몰드 산화막(160)은 상기 전극 보호막(220) 및 가드링(200)에 의하여 상기 케미컬로부터 보호된다.Next, the oxide film 210 and the mold oxide film 160 exposed by the electrode protection film 220 are wet etched by a wet chemical such as HF or BOE. In this case, the mold oxide layer 160 of the peripheral region B is protected from the chemical by the electrode protection layer 220 and the guard ring 200.
이후 공정에 대하여는 도시되지 않았지만, 하부 전극(190) 표면에 고유전율을 갖는 유전막 및 상부 전극을 형성하여, MIM 캐패시터를 제작한다.Although not shown in the subsequent steps, a dielectric film having a high dielectric constant and an upper electrode are formed on the surface of the lower electrode 190 to fabricate a MIM capacitor.
이상에서 자세히 설명한 바와 같이, 본 발명에 의하면, 셀 영역을 노출시키는 포토레지스트 패턴과, 하부 전극 및 가드링 사이에 전극 보호막을 형성하므로써, 포토레지스트 패턴의 습식 식각시, 케미컬로부터 상기 하부 전극 및 가드링의 유실을 방지할 수 있다.As described in detail above, according to the present invention, an electrode protective film is formed between the photoresist pattern exposing the cell region and the lower electrode and the guard ring, and thus the lower electrode and the guard from the chemical during the wet etching of the photoresist pattern. The loss of the ring can be prevented.
기타, 본 발명의 요지를 벗어나지 않는 범위에서 다양하게 변경 실시할 수 있다.In addition, various changes can be made in the range which does not deviate from the summary of this invention.
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