KR20040093300A - Fabricating method of capacitor in semiconductor memory device - Google Patents

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KR20040093300A
KR20040093300A KR1020030027174A KR20030027174A KR20040093300A KR 20040093300 A KR20040093300 A KR 20040093300A KR 1020030027174 A KR1020030027174 A KR 1020030027174A KR 20030027174 A KR20030027174 A KR 20030027174A KR 20040093300 A KR20040093300 A KR 20040093300A
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capacitor
storage node
film
dielectric
forming
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KR1020030027174A
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장헌용
오해순
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주식회사 하이닉스반도체
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    • H01L28/40Capacitors
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Abstract

PURPOSE: A method for manufacturing a capacitor of a semiconductor device is provided to reduce leakage current by using a columnar plate electrode. CONSTITUTION: A capacitor oxide layer(409) is formed on a substrate(401) having a storage node contact plug(408), a word line and a bit line(415). The capacitor oxide layer is partially removed to expose the storage node contact plug. A cylindrical storage node(410) is formed on the resultant structure. A dielectric film(411) and a plate metal film are sequentially formed on the resultant structure. A columnar plate electrode(412) is formed by selectively etching the plate metal film, the dielectric film, the storage node and the capacitor oxide layer to planarize the capacitor oxide layer.

Description

반도체 메모리 소자의 캐패시터 제조방법{FABRICATING METHOD OF CAPACITOR IN SEMICONDUCTOR MEMORY DEVICE} Capacitor manufacturing method of the semiconductor memory device {FABRICATING METHOD OF CAPACITOR IN SEMICONDUCTOR MEMORY DEVICE}

본 발명은 반도체 메모리 소자의 캐패시터 제조방법에 관한 것으로서, 특히 워드라인(Word line) 방향 또는 비트라인(Bit line) 방향으로 플레이트(plate) 전극을 일정깊이 식각하여 기둥(columnar)형태의 플레이트 전극을 형성함으로써 누설전류(leakage current)를 감소시킨 반도체 메모리 소자의 제조 방법에 관한 것이다. The present invention relates to a capacitor manufacturing method of a semiconductor memory device, particularly to the the word lines (Word line) direction or bit line (Bit line) direction plate (plate) electrode a predetermined depth etching pillar (columnar) in the form of a plate electrode formed by a method of manufacturing a semiconductor memory device that reduces the leakage current (leakage current).

현재, 반도체 메모리 소자에 있어서 그 집적도는 계속 증가하고 있는 추세이며, 기가(giga) 비트급의 메모리 소자에 대한 연구도 활발히 이루어지고 있으며 256Mb 급 메모리는 점차로 상용화 되어가고 있다. At present, the degree of integration in a semiconductor memory device is a trend that continued to increase, groups are also actively conducted research on the memory device (giga) grade biteugeup and 256Mb memory is becoming increasingly commercialized.

이와 같이 메모리 소자의 집적도가 높아짐에 따라 단위 셀의 면적도 점점 작아지게 되어 단위 셀을 구성하는 캐패시터의 면적도 더불어 감소하고 있다. In this way is also reduced with the area of ​​the capacitor constituting a unit cell area also fades of unit cells according to the degree of integration of the memory device increases. 하지만 정보를 저장해야 하는 메모리 소자의 캐패시터는, 메모리 소자의 안정적인 동작이 보장되도록 일정정도 이상의 전하량을 저장할 수 있어야 한다. However, the capacitor of the memory elements that need to store information, should be able to store more than a certain degree of charge amount, to ensure a stable operation of the memory device.

미세화되는 캐패시터에서 종래와 같은 저장능력을 확보하기 위해서는 유전율이 높은 유전물질을 사용하거나 또는 캐패시터의 높이(height)를 증가시키는 방법이 채용되고 있다. A method for in order to ensure the storage capacity as in the prior art in that finer capacitor using the dielectric material with high dielectric constant, or increase the height (height) of the capacitor is employed.

이와같이 충분한 저장능력을 확보하기 위해 캐패시터의 높이를 높일 경우에캐패시터의 높이가 2㎛ 이상으로 높아지면서 여러가지 문제가 나타나고 있는데, 이를 도1 및 도2a 내지 도2b를 참조하여 설명한다. Thus there are several problems, the height of the capacitor increases above 2㎛ As if to increase the height of the capacitor appears in order to secure a sufficient storage capacity will be described with reference to FIG. 1 and 2a-2b.

도1은 메모리 소자의 셀(cell) 영역에서 워드라인(103)이 세로방향으로 형성된 모습을 보인 평면도면으로, 활성영역(102)과 소자분리막(101)이 도시되어 있으며, 비트라인은 도시되어 있지 않다. 1 is in a cell (cell) area of ​​the memory element in a plan view plane showing a state word line 103 is formed in the longitudinal direction, and an active region 102 and the device isolation film 101 is shown, the bit line is shown no. 비록 도1에는 비트라인이 도시되어 있지 않으나, 비트라인은 통상적으로 워드라인과 직교하도록 형성된다.(따라서, 도1에서는 가로방향으로 비트라인이 형성됨) Although Figure 1 does not have the bit lines are shown, the bit lines are typically formed to be perpendicular to the word lines (therefore, FIG. 1, a bit line formed in a horizontal direction)

도1에 도시된 셀 영역의 중앙부에 형성된 활성영역(102)은 2개의 워드라인(103)에 의해 A, B, C 영역으로 구분되어 질 수 있는데, 여기서 A 영역과 C 영역은 캐패시터의 스토리지 노드 콘택플러그(storage node contact plug)가 형성될 영역이며, B 영역은 비트라인 콘택(bit line contact)이 형성될 영역이다. An active region 102 formed in a central portion of the cell areas shown in Figure 1 may be divided into A, B, C region by the two word lines (103), wherein the A region and the C region of the capacitor storage node contact plug, and a region to be formed with a (storage node contact plug), B region is a region to be formed in the bit line contact (bit line contact).

도2a 내지 도2b는 종래기술에 따른 캐패시터 형성방법을 도시한 공정단면도로서, 이는 도1에 도시된 xx' 라인에 따른 단면을 도시한 도면이다. Figures 2a-2b are a a sectional views showing a method for forming a capacitor according to the prior art, which is a view showing a cross-section according to the line xx 'of FIG.

이하, 도2a 내지 도2b를 참조하여 종래기술에 따른 캐패시터 제조방법을 설명하면, 먼저 기판(201) 상의 일정영역에 활성영역과 필드영역을 정의하는 소자분리막(202)을 형성한다. Referring now to Figures 2a-2b is described in the capacitor manufacturing method according to the related art, first, forming a device isolation film 202 for defining an active region and field region in the predetermined area on the substrate (201). 소자분리막은 통상적인 열산화공정을 이용하여 형성될 수도 있으며, 또는 트렌치 소자분리막이 적용될 수 도 있다. The device isolation film may be formed using a conventional thermal oxidation process, or may be a trench device isolation film is to be applied.

다음으로 폴리실리콘을 전체 기판 상에 증착하고 이를 적절히 패터닝하여 게이트 전극(203)을 형성하는데, 도2a에 도시된 게이트 전극(203)은 도1에 도시된 워드라인(103)에 해당한다. Next, to form a poly gate electrode 203 is deposited on the entire substrate and appropriately patterning the silicon, the gate electrode 203 shown in Figure 2a correspond to the word line 103 shown in Fig.

다음으로 게이트 전극의 양 측벽에 게이트 스페이서(204)를 형성한 후, 이온주입공정을 진행하여 게이트 전극(203)의 양 측면에 소스/드레인(205)을 형성한다. To form a next after the side walls of the gate electrode to form a gate spacer 204, a source / drain 205 on both sides of the ion implantation process proceeds to the gate electrode 203.

다음으로 전체 구조상에 제 1 층간절연막(206)을 형성하고, 상기 제 1 층간절연막(206)을 선택적으로 식각하여 소스/드레인과 접하는 비트라인 콘택(215)을 형성한다. Next, the formation of the first interlayer insulating film 206 is formed, and the first interlayer insulating film 206, bit line contacts 215 by selectively etching the contact with the source / drain of the entire structure.

이어서, 비트라인 콘택을 포함하는 전체구조상에 제 2 층간절연막(207)을 형성하고, 상기 제 2 층간절연막(207)을 선택적으로 식각하여 소스/드레인과 접하는 스토리지 노드 콘택홀을 형성한다. Then, a second interlayer insulating film 207 on the entire structure including the bit line contact, and the second by selectively etching the interlayer insulating film 207 to form a storage node contact holes in contact with the source / drain. 다음으로 상기 스토리지 노드 콘택홀에 전도물질을 매립하고 평탄화 공정을 진행하여 스토리지 노드 콘택플러그(208)를 완성한다. Next, proceeding to the storage node contact holes and buried in the planarization process, a conductive material to complete the storage node contact plug 208. 통상적으로 상기 전도물질로는 폴리실리콘이 사용되며, 또한 확산방지막(미도시)이 스토리지 노드 콘택플러그(208)에 적용된다. With typically the conductive material is used for the polysilicon, and is applied to the diffusion preventing film (not shown), a storage node contact plug 208.

다음으로, 제 2 층간절연막(207) 상에 캐패시터 산화막(209)을 충분한 높이로 형성한 후, 상기 스토리지 노드 콘택플러그(208)가 노출되도록 상기 캐패시터산화막(209)을 선택적으로 식각하여 제거한다. Next, second to remove the interlayer insulating film after forming a 207 a sufficient height to a capacitor oxide layer 209 on, by selectively etching the above capacitor oxide layer 209. The storage node contact plug 208 is exposed.

이때, 캐패시터 산화막은 그 높이가 2㎛ 이상이므로, 전술한 식각공정에서 캐패시터 산화막의 상단부(M)가 뽀족하게 형성되는 문제가 있었다. At this time, the capacitor oxide film, so that the height is more than 2㎛, there is a problem in that the upper end portion (M) is pointed to form an oxide film of the capacitor in the above-described etching process.

이와같이 캐패시터의 스토리지 노드(210)을 전체 구조상에 형성하고, 스토리지 노드(210)를 고립시키기 위해 에치벡(etch back) 공정을 진행한다. In this way to form a storage node 210 of the capacitor to the whole structure, and the process proceeds to chibek (etch back) process, in order to isolate the storage node 210. 이때 스토리지 노드는 실리더(cylinder) 형태를 갖게 형성된다. The storage node is formed to have a form cylinder (cylinder).

도2a는 이와같은 에치벡 공정을 통해 스토리지 노드가 서로 분리된 모습을 보인 도면으로, 에치벡 공정을 통해 스토리지 노드가 서로 분리되기는 하나, 이와같은 에치벡공정으로 인해 뽀족하게 형성된 캐패시터 산화막의 상단부는 더욱 뽀족하게 형성되는 문제가 있었다. Figure 2a In the same diagram to show a state of the storage nodes separated from each other through the chibek process in, for chibek one Although the storage node separated from each other through the process, this in chibek process as is the upper end of the capacitor oxide layer pointed be formed because of the same there has been a problem to be formed and more pointed.

다음으로, 도2b에 도시된 바와같이 스토리지 노드(210)를 포함하는 전체 구조상에 유전체(211)를 증착하는 공정을 수행한다. Next, perform a process of depositing a dielectric (211) on the entire structure including a storage node 210 as illustrated in Figure 2b. 이때, 캐패시터 산화막의 상단부(M)는 그 끝이 뽀족하므로, 이 곳에 증착되는 유전체(211)의 두께는 다른 부분에 비하여 얇게 된다. At this time, since the upper end portion (M) of the capacitor oxide is pointed that end, the thickness of the dielectric 211 is deposited, where a is thinner than the other portions. 다음으로 유전체(211) 상부에 플레이트 전극(212)을 형성하면 캐패시터 제조가 완료된다. Referring next to form a dielectric 211, the plate electrode 212 to the upper capacitor manufacturing is completed.

도3은 스토리지 노드(210)가 형성된 후, 에치벡 공정을 통해 서로 고립되어 형성된 스토리지 노드(210)들을 보인 평면도면으로서, 캐패시터 산화막은 도시되어 있지 않다. Figure 3 is a plan view showing the surface after the storage node 210 is formed, the storage node 210 formed in isolation from each other through the process chibek, capacitor oxide film is not shown in the Figure. 전술한 문제점들은 인접한 스토리지 노드와의 간격이 좁은 비트라인 방향(도3에서 Q로 표시된 부분)에서 더욱 심각해지며 이를 도3에 도시하였다. The above-described problems are more serious becomes adjacent at a distance from the storage node narrow bit line direction (shown by Q in Fig. 3) which was shown in Fig. 도3에서 P로 표시한 부분(워드라인 방향으로 스토리지 노드들이 서로 인접한 부분)은 Q로 표시된 부분에 비해 인접한 스토리지 노드간의 간격이 넓지만, 역시 전술한 문제점들을 지니고 있다. In Figure 3, a portion denoted by P (part of the word line direction to the storage node are adjacent to each other), but the distance between adjacent storage nodes wider than the portions indicated by Q, may also have the above-mentioned problems.

이와같이 종래기술에서는 캐패시터 산화막의 상단부가 뾰족하게 형성되면서, 그 곳에 증착되는 유전체의 두께가 얇아지게 되는데, 이와같은 유전체의 두께가 얇아짐에 따라, 플레이트 전극과 스토리지 노드간의 누설전류가 이 부분으로 집중되어 누설전류가 증가하는 문제가 있었다. Thus while the prior art formed in the upper end portion of the capacitor oxide layer pointed, that the dielectric thickness to be deposited there is becomes thinner where, concentrating this, the leakage current between the plate electrode and the storage node, the part in accordance with the load of the same dielectric thinner is there is a problem that the leakage current increases.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 플레이트 전극을 워드라인 방향 또는 비트라인 방향으로 일정깊이 식각하여 결과적으로 플레이트 전극, 유전체 및 캐패시터 산화막을 부분식각하여 누설전류를 감소시킨 반도체 메모리소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다. The present invention is the as the conventional devised to solve the problems of the technology, a semiconductor that by using a certain depth of etching the plate electrode in the word line direction or bit line direction as a result the plate electrode, the dielectric and the partial etching of the capacitor oxide layer reduces the leakage current there is provided a method for manufacturing a capacitor of a memory device.

도1은 종래기술에 따른 메모리 소자 제조방법에서, 기판 상에 워드라인이 형성된 모습을 도시한 평면도 1 is in the memory device manufacturing method according to the prior art, a plan view showing a state formed with a word line on the substrate

도2a 내지 도2b는 종래기술에 따른 반도체 메모리 소자의 캐패시터 제조방법을 도1에 도시된 xx' 라인을 따라 도시한 공정단면도, Figures 2a-2b is illustrated in Figure 1 xx a capacitor manufacturing method of a semiconductor memory device according to the prior art, a line cross-sectional views as seen along the,

도3은 반도체 기판 상에 형성된 스토리지 노드가 분리된 모습을 보인 평면도, 3 is a plan view showing an appearance of a storage node formed on the semiconductor substrate separated,

도4a 내지 도4c는 본 발명의 일실시예에 따른 캐패시터 제조방법을 도시한 공정단면도, Figures 4a to 4c are cross-sectional views illustrating a method for manufacturing a capacitor according to one embodiment of the invention,

도5a는 본 발명의 제 1 실시예에 따라 플레이트 전극을 워드라인 방향으로 일정깊이 식각한 모습을 보인 평면도, Figure 5a is a plan view showing a state that a certain depth of etching the electrode plate according to the first embodiment of the present invention with the word line direction,

도5b는 본 발명의 제 2 실시예에 따라 플레이트 전극을 비트라인 방향으로 일정깊이 식각한 모습을 보인 평면도. Figure 5b is a plan view showing a state that a certain depth of etching the electrode plate with the bit line direction according to the second embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명 * Description of the Related Art

401 : 기판 402 : 필드절연막 401: substrate 402: a field insulating film

403 : 게이트 전극 404 : 게이트 스페이서 403: Gate electrode 404: gate spacers

405 : 소스/드레인 406 : 제 1 층간절연막 405: source / drain 406: first interlayer insulating film

407 : 제 2 층간절연막 408 : 스토리지 노드 콘택플러그 407: second interlayer insulating film 408: a storage node contact plug

409 : 캐패시터 산화막 410 : 스토리지 노드 409: oxide film capacitor 410: storage node

411 : 유전체 412 : 플레이트 전극 411: dielectric 412: electrode plate

415 : 비트라인 415: the bit line

상기 목적을 달성하기 위한 본 발명은 스토리지 노드 콘택 플러그, 워드라인 및 상기 워드라인과 직교하는 비트라인을 포함하는 소정의 하부구조가 완료된 기판 상에 캐패시터 산화막을 형성하는 단계; Step of the present invention for achieving the abovementioned objects is forming the oxide film on the capacitor is complete, the substrate predetermined infrastructure including a storage node contact plug, a word line and a bit line perpendicular to said word lines; 상기 스토리지 노드 콘택 플러그가 노출되도록 상기 캐패시터 산화막을 일정부분 제거하는 단계; Removing a portion of the capacitor storage node, the oxide film so as to expose the contact plug; 전체 구조상에 스토리지 노드를 증착하고 에치벡 공정을 통해 상기 스토리지 노드를 고립시켜 실린더 형태의 스토리지 노드를 형성하는 단계; Step of isolating said storage nodes to the storage node, and deposited on the whole structure, through the process chibek form a storage node in a cylindrical form; 전체 구조 상에 캐패시터 유전체와 플레이트 전극을 형성하는 단계; Forming a capacitor dielectric plate and the electrode on the entire structure; 및 상기 캐패시터 산화막의 상단부가 평탄화될 때까지 상기 플레이트 전극, 상기 유전체, 상기 스토리지 노드 및 상기 캐패시터 산화막을 일정깊이 식각하는 단계를 포함하여 이루어진다. And it comprises the step of a predetermined depth etching the plate electrode, the dielectric and the storage node and the capacitor oxide layer until the top end of the capacitor oxide planarization.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. Hereinafter to be described in detail enough to easily carry out self technical features of the present invention one of ordinary skill in the art, with reference to the accompanying drawings, the preferred embodiment of the present invention will be described .

도4a 내지 도4c는 본 발명의 일 실시예에 따른 반도체 메모리 소자의 캐패시터 제조방법을 도시한 공정단면도로서, 이를 참조하여 설명하는데, 본 발명에 따른 캐패시터 제조방법 중에서 플레이트 전극을 형성하기 까지의 공정은 종래기술과 동일하다. As the cross-sectional views showing a capacitor manufacturing method of the semiconductor memory device according to Figures 4a to 4c is an embodiment of the invention, to be described with reference to, steps for forming a plate electrode in the capacitor manufacturing method according to the invention is the same as the prior art.

즉, 도4a에 도시된 바와같이 먼저 기판(401) 상의 일정영역에 활성영역과 필드영역을 정의하는 소자분리막(402)을 형성한다. In other words, to form the device isolation film 402 for defining an active region and field region in the predetermined region on the substrate 401. First, as shown in Figure 4a. 소자분리막은 통상적인 열산화공정을 이용하여 형성될 수도 있으며, 또는 트렌치 소자분리막이 적용될 수 도 있다. The device isolation film may be formed using a conventional thermal oxidation process, or may be a trench device isolation film is to be applied.

다음으로 폴리실리콘을 전체 기판 상에 증착하고 이를 적절히 패터닝하여 게이트 전극(403)을 형성한다. And then depositing a polysilicon on the entire substrate and appropriately patterned to form the gate electrode 403.

다음으로 게이트 전극의 양 측벽에 게이트 스페이서(404)를 형성한 후, 이온주입공정을 진행하여 게이트 전극(403)의 양 측면에 소스/드레인(405)을 형성한다. To form a next after the side walls of the gate electrode to form a gate spacer 404, an ion source / drain 405 on both sides of the injection process, the gate electrode 403, the process proceeds to.

다음으로 전체 구조상에 제 3 층간절연막(406)을 형성하고, 상기 제 3 층간절연막(406)을 선택적으로 식각하여 소스/드레인과 접하는 비트라인 콘택(415)을형성한다. Next, to form the third interlayer insulating film 406, bit line contacts 415, and the third by selectively etching the interlayer insulating film 406 in contact with the source / drain is formed on the entire structure.

이어서, 비트라인 콘택을 포함하는 전체구조상에 제 4 층간절연막(407)을 형성하고, 상기 제 4 층간절연막(407)을 선택적으로 식각하여 소스/드레인과 접하는 스토리지 노드 콘택홀을 형성한다. Then, forming a fourth interlayer insulating film 407 on the entire structure including the bit line contact, and the fourth by selectively etching the interlayer insulating film 407 to form a storage node contact holes in contact with the source / drain. 다음으로 상기 스토리지 노드 콘택홀에 전도물질을 매립하고 평탄화 공정을 진행하여 스토리지 노드 콘택플러그(408)를 완성한다. Then filling the conductive material in the storage node contact holes in the planarizing process and proceeds to complete the storage node contact plug 408. 통상적으로 상기 전도물질로는 폴리실리콘이 사용되며, 또한 확산방지막(미도시)이 스토리지 노드 콘택플러그(408)에 적용된다. With typically the conductive material is used for the polysilicon, and is applied to the diffusion preventing film (not shown), a storage node contact plug 408.

다음으로, 제 4 층간절연막(407) 상에 캐패시터 산화막(409)을 충분한 높이로 형성한 후, 상기 스토리지 노드 콘택플러그(408)가 노출되도록 상기 캐패시터 산화막(409)을 선택적으로 식각하여 제거한다. Next, the fourth is removed after formation of the capacitor oxide film 409 on the interlayer insulating film 407, a sufficient height, by selectively etching the above capacitor oxide layer 409. The storage node contact plug 408 is exposed.

이와같이 캐패시터의 스토리지 노드(410)을 전체 구조상에 형성하고, 스토리지 노드(410)를 고립시키기 위해 에치벡(etch back) 공정을 진행한다. In this way to form a storage node 410 of the capacitor to the whole structure, and the process proceeds to chibek (etch back) a step to isolate the storage node 410. 이때 스토리지 노드는 실리더(cylinder) 형태를 갖게 형성된다. The storage node is formed to have a form cylinder (cylinder).

다음으로, 도4b에 도시된 바와같이 스토리지 노드(410)를 포함하는 전체 구조상에 유전체(411)를 증착하는 공정을 수행한다. Next, perform a process of depositing a dielectric (411) on the entire structure including a storage node 410 as illustrated in Figure 4b. 이때, 캐패시터 산화막의 상단부(M)는 그 끝이 뽀족하므로, 이 곳에 증착되는 유전체(411)의 두께는 다른 부분에 비하여 얇게 된다. At this time, since the upper end portion (M) of the capacitor oxide is pointed that end, the thickness of the dielectric 411 is deposited, where a is thinner than the other portions. 캐패시터의 유전체로 PZT 막, BST 막, STO 막, TAO 막, TAON 막, ONO 막, NO 막 등이 사용가능 하다. PZT film as a capacitor dielectric, BST film, STO film, TAO film, it is possible to use such TAON film, ONO film, NO film.

다음으로 유전체(411) 상부에 플레이트 전극(412)을 형성하는데, 플레이트 전극물질로는 폴리실리콘 또는 금속막 계열의 물질을 사용한다. In the following as to the top dielectric 411, forming the electrode plate 412, a plate electrode material uses a material of a polysilicon or metal film series.

다음으로 도4c에 도시된 바와같이 플레이트 전극(412)의 일정영역을 일정깊이로 식각하는데, 이러한 식각공정을 통해 플레이트 전극(412), 유전체(411), 스토리지 노드(410) 및 캐패시터 산화막(409)을 부분적으로 식각함으로써 캐패시터 산화막의 상단부에 존재하였던 뽀족한 부분(M)을 제거한다. Next, the to etch a certain area of ​​the plate electrode 412 at a predetermined depth as shown, the plate electrode 412. These etching processes shown in Fig. 4c, a dielectric 411, a storage node 410 and capacitor oxide film (409 ) to remove the pointed part (M) that existed at the upper end of the capacitor oxide film by partially etching the.

즉, 캐패시터 산화막(409)의 상단부가 평탄화될 때 까지 상기 식각공정을 진행하면, 누설전류의 원인이 되었던 부분을 제거할 수 있으며, 이와같은 식각공정을 거치면 플레이트 전극(412)은 도4c에 도시된 바와같이 기둥(columnar)형태를 갖는다. In other words, when proceeding to the etching process until the upper end of capacitor oxide layer 409, the planarization, it is possible to remove the portion that caused the leakage current, this geochimyeon the same etching process, the plate electrode 412 is shown in Figure 4c a has a pillar (columnar) shape as shown.

도4c에 도시된 플레이트 전극(412)은 서로 분리되어 있는 것 처럼 도시되어 있으나, 이는 단면도 상에서 나타난 것에 지나지 않으며, 실제로는 서로 연결되어 있기 때문에 플레이트 전극(412)에 전압을 인가하는데 지장이 없다. The plate electrode 412 shown in Figure 4c is, but is shown as being separated from each other, which are only being shown on a sectional view, not because it actually connected to each other interfere to apply a voltage to the plate electrode 412.

도5a는 본 발명의 제 1 실시예에 따라 플레이트 전극을 일정깊이 식각하는 경우에, 워드라인 방향을 따라서 플레이트 전극을 일정깊이 식각한 모습을 보인 평면도면으로써, 플레이트 전극(412)은 비록 워드라인 방향으로 일정깊이 식각되었지만, 서로 연결되어 있음을 알 수 있다. Figure 5a shows as a top view side showing a state that in the case of a predetermined depth etching a plate electrode according to the first embodiment of the present invention, a certain depth of etching the plate electrodes along the word line direction, the plate electrode 412, although the word line Although a predetermined depth etching in the direction, it can be seen that they are connected.

도5a에 도시된 도면을 도3을 참조하여 상술하면 다음과 같다. There is shown a diagram 5a shown in reference to Figure 3 above as follows. 우선 도3을 참조하면, 스토리지 노드(210)와 인접한 스토리지 노드(210)는 워드라인 방향으로 서로 인접하고 있으며(P 로 표시)과, 비트라인 방향으로도 서로 인접하고 있는데(Q 로 표시), 도5a는 워드라인 방향으로 인접하고 있는 부분에 대응하는 플레이트 전극, 유전체, 스토리지 노드, 및 캐패시터 산화막을 부분적으로 식각한 모습을 보인평면도이다. Referring first to Figure 3, there storage node 210 is close to the storage node 210 and also adjacent to each other and are adjacent to each other in the word line direction (denoted by P), the bit line direction (indicated by Q), Figure 5a is a plan view showing a state that partially etching the plate electrode, the dielectric and the storage node, and a capacitor oxide layer corresponding to the portion that is adjacent in the word line direction.

도5b는 본 발명의 제 2 실시예에 따라 플레이트 전극을 일정깊이 식각하는 경우에, 비트라인 방향을 따라서 플레이트 전극을 일정깊이 식각한 모습을 보인 평면도면이다. Figure 5b is a plan view showing a surface state that a certain depth of etching the electrode plate along the predetermined depth in the case of etching the electrode plate according to a second embodiment of the present invention, the bit line direction. 도5b에 도시된 도면 역시 도3을 참조하면, 비트라인 방향으로 인접하고 있는 부분에 대응하는 플레이트 전극, 유전체, 스토리지 노드, 및 캐패시터 산화막을 부분적으로 식각한 모습을 보인 평면도임을 알 수 있다. Referring to the drawing Fig. 3 also shown in Fig. 5b, it can be seen that showed a plate electrode, a dielectric, a storage node, and a state that partially etching the capacitor oxide film corresponding to a portion that is adjacent in the bit line direction, a top view.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. Although the teachings of the present invention is specifically described in accordance with the preferred embodiment, the above-described embodiment is for a description thereof should be noted that not for the limitation. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, if an ordinary specialist in the art of the present invention will be understood by example various embodiments are possible within the scope of the technical idea of ​​the present invention.

상술한 바와 같은 본 발명의 메모리 소자의 캐패시터 제조방법은 누설전류의 원인이 되고있던 캐패시터 산화막 상단부를 제거할 수 있어 누설전류를 감소시킬 수 있는 효과가 있다. Capacitor manufacturing method of the memory device of the present invention as described above has the effect of reducing the leakage current can be removed the upper oxide film capacitor which has been the cause of the leakage current.

Claims (5)

  1. 스토리지 노드 콘택 플러그, 워드라인 및 상기 워드라인과 직교하는 비트라인을 포함하는 소정의 하부구조가 완료된 기판 상에 캐패시터 산화막을 형성하는 단계; Storage node contact plug, the word line and the capacitor forming a oxide film on the substrate is complete, a predetermined lower structure comprising a bit line perpendicular to said word lines;
    상기 스토리지 노드 콘택 플러그가 노출되도록 상기 캐패시터 산화막을 일정부분 제거하는 단계; Removing a portion of the capacitor storage node, the oxide film so as to expose the contact plug;
    전체 구조상에 스토리지 노드를 증착하고 에치벡 공정을 통해 상기 스토리지 노드를 고립시켜 실린더 형태의 스토리지 노드를 형성하는 단계; Step of isolating said storage nodes to the storage node, and deposited on the whole structure, through the process chibek form a storage node in a cylindrical form;
    전체 구조 상에 캐패시터 유전체와 플레이트 전극을 형성하는 단계; Forming a capacitor dielectric plate and the electrode on the entire structure; And
    상기 캐패시터 산화막의 상단부가 평탄화될 때까지 상기 플레이트 전극, 상기 유전체, 상기 스토리지 노드 및 상기 캐패시터 산화막을 일정깊이 식각하는 단계 Step of a predetermined depth etching the plate electrode, the dielectric and the storage node and the capacitor oxide layer until the top end of the capacitor oxide planarization
    를 포함하여 이루어지는 반도체 소자의 캐패시터 형성방법. The method of forming a capacitor of a semiconductor device comprising a.
  2. 제 1 항에 있어서, According to claim 1,
    상기 플레이트 전극, 상기 유전체, 상기 스토리지 노드 및 상기 캐패시터 산화막을 일정깊이 식각하는 단계에서, In the step of a predetermined depth etching the plate electrode, the dielectric, the capacitor storage node and the oxide film,
    상기 식각공정은 워드라인과 평행한 방향을 갖게 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The etching step is a step method of forming a capacitor of a semiconductor device, it characterized in that is carried out to have a direction parallel to the word lines.
  3. 제 1 항에 있어서, According to claim 1,
    상기 플레이트 전극, 상기 유전체, 상기 스토리지 노드 및 상기 캐패시터 산화막을 일정깊이 식각하는 단계에서, In the step of a predetermined depth etching the plate electrode, the dielectric, the capacitor storage node and the oxide film,
    상기 식각공정은 비트라인과 평행한 방향을 갖게 수행되는 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The etching process is a capacitor forming a semiconductor device characterized in that is carried out to have a direction parallel to the bit lines.
  4. 제 2 항 또는 제 3항에 있어서, 3. The method of claim 2 or 3,
    상기 플레이트 전극은 폴리실리콘 또는 금속으로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. A capacitor forming a semiconductor device, characterized in that the plate electrode is composed of polysilicon or metal.
  5. 제 2 항 또는 제 3항에 있어서, 3. The method of claim 2 or 3,
    상기 유전체는 PZT 막, BST 막, STO 막, TAO 막, TAON 막, ONO 막, NO 막 중 어느 하나인 것을 특징으로 하는 반도체 소자의 캐패시터 형성방법. The dielectric film is PZT, BST film, STO film, TAO film, TAON film, ONO film, a capacitor forming a semiconductor device, characterized in that at least one of NO film.
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