KR20040090223A - Voltage Controller For High Voltage Generator - Google Patents

Voltage Controller For High Voltage Generator Download PDF

Info

Publication number
KR20040090223A
KR20040090223A KR1020030024174A KR20030024174A KR20040090223A KR 20040090223 A KR20040090223 A KR 20040090223A KR 1020030024174 A KR1020030024174 A KR 1020030024174A KR 20030024174 A KR20030024174 A KR 20030024174A KR 20040090223 A KR20040090223 A KR 20040090223A
Authority
KR
South Korea
Prior art keywords
voltage
mos transistor
high
drain
generation circuit
Prior art date
Application number
KR1020030024174A
Other languages
Korean (ko)
Inventor
김병호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020030024174A priority Critical patent/KR20040090223A/en
Publication of KR20040090223A publication Critical patent/KR20040090223A/en

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C16/00Erasable programmable read-only memories
    • G11C16/02Erasable programmable read-only memories electrically programmable
    • G11C16/06Auxiliary circuits, e.g. for writing into memory
    • G11C16/30Power supply circuits
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by G11C11/00
    • G11C5/14Power supply arrangements, e.g. Power down/chip (de)selection, layout of wiring/power grids, multiple supply levels
    • G11C5/145Applications of charge pumps ; Boosted voltage circuits ; Clamp circuits therefor
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H01L27/112Read-only memory structures [ROM] and multistep manufacturing processes therefor
    • H01L27/115Electrically programmable read-only memories; Multistep manufacturing processes therefor

Abstract

PURPOSE: A voltage control apparatus of a high voltage generation circuit is provided to output a predetermined voltage uniformly without depending on the input voltage level at the high voltage generation circuit. CONSTITUTION: A voltage control apparatus of a high voltage generation circuit includes a pumping circuit(10) and a metal oxide semiconductor(MOS) transistor(20). The pumping circuit(10) boosts the power voltage(Vcc) to a predetermined voltage(Vpp). The MOS transistor(20) supplies the output voltage(Vppi) by clamping the boosted voltage of the pumping circuit(10) with a predetermined voltage. And, the voltage control apparatus is characterized in that it controls the value of the predetermined voltage by changing the doping concentration of the MOS transistor drain.

Description

고전압 발생회로의 전압 조절 장치{Voltage Controller For High Voltage Generator} Voltage adjustment of the high voltage generating circuit {Voltage Controller For High Voltage Generator}

본 발명은 고전압 발생회로의 전압 조절 장치에 관한 것이다. The present invention relates to a voltage regulator of the high voltage generating circuit. 더욱 상세하게는 발생된 고전압을 소정의 전압으로 클램핑하는 고전압 발생회로의 전압 조절 장치에 관한 것이다. And more particularly, to the generated high voltage to the predetermined voltage of the high voltage generation control circuit for the clamping voltage to the device.

일반적으로, EEPROM(Electrically Erasable Programmable Read-Only Memory) 장치의 프로그램 및 이레이져를 수행하기 위해서는 소정의 하이 전압(예를 들면, 10V 또는 그 보다 높은 전압)으로 승압된 고전압을 필요로 하게 된다. In general, EEPROM (Electrically Erasable Programmable Read-Only Memory) in order to perform the program and erasure of a predetermined high voltage device will require a step-up high voltage (for example, a voltage higher than 10V or).

예를 들어, EEPROM 장치의 워드라인에 고전압을 인가하는 워드라인 전압 발생회로의 경우 도 1에 도시된 바와 같이, 펌핑 회로(100), 전압 조절부(200) 등으로 구성된다. For example, it consists of a case of the word line voltage generator for applying a high voltage to the word line of the EEPROM device 1, the pumping circuit 100, a voltage adjusting section 200 and the like.

펌핑 회로(100)는 전원전압(Vcc)을 인가받고, 외부로부터의 제어신호에 따라 짧은 시간 내에 전원전압에서 빠르게 승압되는 고전압(Vpp)을 발생한다. Pumping circuit 100 is receiving a power supply voltage (Vcc), and generates a high voltage (Vpp) to be quickly boosted from the power source voltage in a short period of time in response to a control signal from the outside.

전압 조절부(200)는 상승하는 고전압(Vpp)을 클램핑(clamping)하여 요구되는 레벨의 전압(Vppi) 즉, 워드 라인 전압을 발생한다. Voltage control unit 200 generates a voltage level (Vppi) That is, the word line voltage to the required clamping (clamping) a high voltage (Vpp) rises.

상기 전압 조절부(200)는 항복 전압(Breakdown Voltage)을 이용하여 클램핑을 수행하는 MOS 트랜지스터(220)와, 전압 강하(Voltage Drop)를 이용하여 출력 전압(Vppi)의 레벨을 조절하는 액티브 로드(210)를 포함하여 이루어진다. The voltage control unit 200 is the active load for the MOS transistor 220 to perform clamping with the breakdown voltage (Breakdown Voltage), by using a voltage drop (Voltage Drop) controls the level of the output voltage (Vppi) ( comprises 210).

상기 종래의 고전압 발생회로는 액티브 로드(210)의 채널 저항의 영향으로 입력 전원전압(Vcc)의 낮고 높음에 따라 클램핑되는 출력 전압이 낮아지거나 높아지는 현상이 발생하였다. The conventional high-voltage generating circuit, the output voltage is lowered or increased depending on the symptoms to be clamped low and high loading of active (210) due to the channel resistance input supply voltage (Vcc) of the occurred.

본 발명의 목적은, 입력 전원전압 레벨이 높고 낮음에 관계없이 일정한 전압이 출력되는 고전압 발생회로의 전압 조절 장치를 제공하는데 있다. An object of the present invention is to provide a voltage control of the high voltage generating circuit device is a constant voltage is output, regardless of the high and low input line voltage level.

본 발명의 다른 목적은, 출력 전압을 조정해야할 경우, 전압 조절 장치인 반도체 소자의 드레인의 도핑 농도를 조절하여, 항복 전압을 조절하는 것으로 출력 전압을 조정할 수 있도록 하는데 있다. Another object of the present invention to do when adjusting the output voltage, by controlling the doping concentration of the drain of the semiconductor device voltage controller, to adjust the output voltage to regulate the breakdown voltage.

도 1은 종래 기술에 따른 고전압 발생회로를 도시한 도이다. 1 is a block diagram showing a high voltage generating circuit according to the prior art.

도 2는 본 발명의 제1 실시예에 따른 고전압 발생회로의 전압 조절 장치를 나타내는 도이다. 2 is a diagram showing a voltage control of the high voltage generating circuit according to the first exemplary embodiment of the present invention.

도 3은 펌핑 회로로부터의 전압(Vpp)과 전압 조절 장치를 통해 Vpp 전압이 클램핑되어 출력된 전압(Vppi)의 시간에 따른 그래프를 나타낸 도이다. 3 is a diagram showing a graph with time of the voltage (Vpp) and the output voltage is over the voltage regulator Vpp voltage is clamped (Vppi) from the pumping circuit.

도 4는 일반적인 P기판(p-substrte) 구조의 MOS 트랜지스터를 나타내는 도이다. 4 is a diagram showing a typical substrate P (p-substrte) the structure of the MOS transistor.

도 5는 본 발명의 일 예에 따른 MOS 트랜지스터의 레이 아웃을 나타내는 도이다. 5 is a diagram showing the layout of the MOS transistor according to an embodiment of the present invention.

도 6은 본 발명의 제2 실시예에 따른 고전압 발생회로의 전압 조절 장치를 나타내는 도이다. 6 is a diagram showing a voltage control of the high voltage generating circuit according to the second embodiment of the present invention.

<도면의 주요부분에 대한 부호의 설명> <Description of the Related Art>

10 : 펌핑 회로 20: MOS 트랜지스터 10: Pump circuit 20: MOS transistor

상기한 목적을 달성하기 위한 본 발명에 따른 전압 조절 장치는 펌핑회로의 승압 전압을 소정 전압으로 클램핑하여 출력 전압을 제공하는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터 드레인의 도핑 농도를 조절함으로써 상기 소정 전압의 값을 컨트롤하는 것이 바람직하다. Voltage regulator according to the present invention for achieving the above object has the predetermined voltage by including a MOS transistor for providing an output voltage clamped to the voltage given a stepped-up voltage of the pumping circuit, and adjusting the doping concentration of the MOS transistor drain of it is preferable to control the value.

여기서, 상기 MOS 트랜지스터의 게이트는 접지되고, 소스 및 드레인이 커플링되어 출력단에 연결될 수 있다. Here, the gate of the MOS transistor is grounded, may be connected to the output stage, the source and the drain is coupled.

이때, 상기 MOS 트랜지스터의 소스 도핑 농도를 조절하여 상기 소정 전압의 값을 컨트롤할 수 있다. At this time, it is possible to control the value of the predetermined voltage by controlling the doping concentration of the source of the MOS transistor.

또한, 상기 MOS 트랜지스터의 게이트 및 소스는 접지되고, 드레인이 출력단에 연결될 수 있다. The gate and source of the MOS transistor is grounded, and the drain is connected to the output terminal.

한편, 상기 MOS 트랜지스터 드레인의 도핑 농도는 반도체 공정시 소스/드레인 형성하는 임플렌트 공정시에 조정할 수 있다. On the other hand, the doping concentration of the drain of the MOS transistor can be adjusted at the time of being Plant step of forming source / drain during semiconductor processing.

또한, 상기 MOS 트랜지스터 드레인의 도핑 농도는 반도체 공정시 메탈 콘텍형성 후 셀 플러그 이온 주입시에 조정할 수 있다. In addition, the doping concentration of the drain of the MOS transistor can be adjusted at the time of cell plug ion implantation after forming the metal CONTEC during semiconductor processing.

또, 상기 MOS 트랜지스터의 게이트는 사각띠 형태로 형성되는 것이 바람직하다. In addition, the gate of the MOS transistor is preferably formed in a rectangular strip shape.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention.

메모리 장치의 프로그램 또는 이레이져를 수행하기 위해서는 소정의 하이 전압으로 승압된 고전압이 요구된다. In order to perform the program or erasure of the memory device is a high voltage step-up to a predetermined high voltage is required.

도 2는 본 발명의 제1 실시예에 따른 고전압 발생회로의 전압 조절 장치를 나타내는 도이다. 2 is a diagram showing a voltage control of the high voltage generating circuit according to the first exemplary embodiment of the present invention.

도 2에 도시된 바와 같이, 고전압 발생회로는 펌핑 회로(10)로부터 승압된 전압을 일정 전압으로 클램핑하는 전압 조절 장치를 구비한다. 2, the high voltage generating circuit has a voltage control apparatus for clamping a voltage step-up from the pumping circuit 10 to a constant voltage.

본 발명의 제1 실시예에 따른 고전압 발생회로의 전압 조절 장치는 소스와 드레인이 커플링된 MOS 트랜지스터(20)로 이루어진다. Voltage adjustment of the high voltage generating circuit according to the first embodiment of the present invention is composed of a MOS transistor 20. The source and drain coupled.

상기 MOS 트랜지스터(20)의 게이트(G)는 접지되고, 소스(S)와 드레인(D)은 커플링되어 펌핑 회로(10)단에 연결된 병렬 구조로써, 상기 드레인(D)은 출력신호를 제공한다. The gate (G) is grounded and the source (S) and drain (D) is as a parallel structure connected to the pumping circuit (10) only coupled, the drain (D) of the MOS transistor 20 provides an output signal do.

상기 소스(S)와 드레인(D)이 커플링된 MOS 트랜지스터(20)는 내부 항복 전압(breakdown voltage)을 이용하여 펌핑 회로(10)로부터의 전압(Vpp)을 클램핑하여 소정 전압(Vppi) 레벨을 출력한다. The source (S) and drain (D) is coupled to the MOS transistor 20 is to clamp the voltage (Vpp) from pump circuit 10, using the internal breakdown voltage (breakdown voltage), a predetermined voltage (Vppi) level the outputs.

도 3은 펌핑 회로로부터의 전압(Vpp)과 전압 조절 장치를 통해 Vpp 전압이 클램핑되어 출력된 전압(Vppi)의 시간에 따른 그래프를 나타낸 도이다. 3 is a diagram showing a graph with time of the voltage (Vpp) and the output voltage is over the voltage regulator Vpp voltage is clamped (Vppi) from the pumping circuit.

여기서, 항복 전압 레벨은 출력 전압(Vppi)으로 나타나며, 상기 항복 전압은 MOS 트랜지스터(20)의 PN 공핍층(Depletion)의 너비(Width)에 따라 결정된다. Here, the breakdown voltage level is indicated by the output voltage (Vppi), the breakdown voltage is determined by the width (Width) of the PN depletion layer (Depletion) of the MOS transistor 20.

또한, 상기 항복 전압은 제너 항복(Zener Breakdown), 에벌런치 항복(Avalanche Breakdown), 펀치쓰루 항복(Punch-through Breakdown) 중 어느 하나일 수 있다. In addition, the breakdown voltage may be either a Zener breakdown (Zener Breakdown), avalanche breakdown (Avalanche Breakdown), punch-through breakdown (Punch-through Breakdown). 세가지 중 가장 낮은 전압에 의해 상기 항복 전압이 결정된다. The above breakdown voltage is determined by the lowest voltage of the three.

즉, 본 발명에 따른 고전압 발생회로의 전압 조절 장치는 반도체 소자의 항복 전압을 이용하여 펌핑 회로(10)로부터의 승압 전압을 클램핑하는 것으로, 입력 전원전압(Vcc)의 레벨에 관계없이 일정 전압을 출력하게 된다. That is, the voltage control device of the high voltage generating circuit according to the present invention, a constant voltage irrespective of the level of that clamp the voltage step-up voltage from the pump circuit 10 by using a breakdown voltage of the semiconductor element, the input power supply voltage (Vcc) is output.

여기서, 전원전압(Vcc)은 펌핑 회로(10)의 입력 전압으로 1.62V 내지 5.5V 정도의 레벨이 일반적이다. Here, the power supply voltage (Vcc) is usually 1.62V to 5.5V as the input voltage level of the pumping circuit (10).

클램핑된 고전압인 출력 전압(Vppi)을 인가하려는 EEPROM의 특성에 따라 조정할 필요가 있을 때는, 상기 MOS 트랜지스터(20) 공정시 PN 공핍층의 너비를 조절함으로써 가능하다. When it is necessary to adjust according to the characteristics of the EEPROM is applied to the output voltage (Vppi) of the clamping voltage, when the MOS transistor 20, the process is accomplished by adjusting the width of the depletion layer PN.

도 4는 일반적인 P기판(p-substrte) 구조의 MOS 트랜지스터를 나타내는 도이다. 4 is a diagram showing a typical substrate P (p-substrte) the structure of the MOS transistor.

도 4에 도시된 (p-substrate) 구조의 경우, n+의 도핑 농도(concentration)를 조절하여 공핍층의 너비를 조절할 수 있다. In the case of the (p-substrate) structure shown in Figure 4, to adjust the dopant concentration (concentration) of the n + and it is possible to adjust the width of the depletion layer.

다시 설명하면, n+ 영역은 소스 및 드레인을 형성하는데, 상기 드레인의 도핑 농도를 증가시키면, 공핍층의 너비가 커지게 되고 따라서, 항복 전압이 증가하게 된다. If other words, n + region to form the source and drain, by increasing the doping concentration of the drain, the width of the depletion layer becomes larger Therefore, the breakdown voltage is increased. 상기 항복 전압은 출력 전압(Vppi)으로 나타난다. The breakdown voltage is shown as the output voltage (Vppi). 여기서, 항복 전압을조절하는 방법으로는 드레인의 도핑 농도를 조절하는 것이 일반적이나, 소스의 도핑 농도를 조절할 수도 있다. Here, a method of adjusting the breakdown voltage is or is common to control the doping concentration of the drain, and may control the doping concentration of the source.

또한, 상기 펀치쓰루 항복일 경우는, 소스와 드레인의 도핑 농도가 증가하여 공핍층이 커지면서, 소스와 드레인쪽 공핍층이 연결되어 생기는 항복 전압인데, 소스와 드레인 사이의 거리로써 항복 전압이 결정된다. Further, when the punch-through breakdown is, by increasing the doping concentration of the source and drain grows a depletion layer, inde voltage breakdown occurs is the source and the depletion layer drain side of the connection, the breakdown voltage is determined by the distance between the source and drain, .

일반적인 MOS 트랜지스터에서, 미스 얼라인(miss-align)이 발생하면 게이트와 드레인간의 이격이 달라질 수 있다. In a typical MOS transistor, the spacing between the gate and the drain may vary when miss alignment (miss-align) occurs. 이에 따른 항복 전압의 산포를 최소화하기 위해, 드레인 전극을 도 5에 도시한 사각띠 형태로 형성할 수 있다. To minimize this variation in the breakdown voltage in accordance with, and a drain electrode can be formed as a rectangular band shape shown in Fig.

도 5는 본 발명의 일 예에 따른 MOS 트랜지스터의 레이 아웃을 나타내는 도이다. 5 is a diagram showing the layout of the MOS transistor according to an embodiment of the present invention.

도 5에 도시한 바와 같이, MOS 트랜지스터의 게이트 전극을 사각띠의 형태로 형성하여, 네 방향으로 게이트와 드레인간의 이격 차이를 고려할 수 있어, 미스 얼라인이 발생하여도 항복 전압 변동이 발생하지 않는다. 5, to form a gate electrode of the MOS transistor in the form of a rectangular strip, it is possible in four directions considering the spacing difference between the gate and the drain, miss alignment is taking place even the breakdown voltage fluctuations do not occur .

한편, 출력 전압(Vppi)을 조정하기 위한 상기 MOS 트랜지스터의 소스/드레인 도핑 농도의 조절은 반도체 공정과정 중 소스/드레인 형성하는 임플랜트(Implant) 공정시에 이루어질 수 있다. On the other hand, the source / drain control of the doping concentration of the MOS transistor for regulating the output voltage (Vppi) may be formed at the time of implant (Implant) a step of forming a source / drain of the semiconductor manufacturing process. 또한, 도 4에서의 메탈 콘텍(Metal Contact : MC) 형성 후 셀 플러그(Cell Plug) 이온 주입시에 조정할 수도 있다. Further, FIG metal CONTEC in 4: it can be adjusted at the time of (Metal Contact MC) cell plug (Cell Plug) ion implantation after formation.

따라서, 본 발명의 제1 실시예에 따른 고전압 발생회로의 전압 조절 장치는, 액티브 로드없이 간단히 구성하여, 전원 전압(Vcc) 레벨에 관계없이 펌핑회로(10)로부터의 승압 전압을 일정 전압으로 클램핑할 수 있으며, 전압 조정이 필요한 경우, 전압 조절 장치인 MOS 트랜지스터(20)의 항복전압(Breakdown Voltage)을 콘트롤 함으로써, 출력 전압을 조정할 수 있다. Therefore, the voltage control device of the high voltage generating circuit according to the first embodiment of the present invention is simply constructed without the active load, clamp the voltage step-up voltage from the pump circuit 10, regardless of the supply voltage (Vcc) level at a constant voltage and can, if the voltage adjustment is required, by the control of the breakdown voltage (breakdown voltage) of the MOS transistor 20, a voltage regulator, it is possible to adjust the output voltage.

다음은, 본 발명의 제2 실시예에 대하여 설명한다. The following will be described a second embodiment of the present invention.

도 6은 본 발명의 제2 실시예에 따른 고전압 발생회로의 전압 조절 장치를 나타내는 도이다. 6 is a diagram showing a voltage control of the high voltage generating circuit according to the second embodiment of the present invention.

도 6에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 고전압 발생회로의 전압 조절 장치는 소스(S)와 게이트(G)가 접지된 MOS 트랜지스터(20)로 이루어진다. 6, the voltage control of the high voltage generating circuit according to a second embodiment of the invention the device comprises a MOS transistor 20 with a source (S) and the gate (G) to ground.

상기 MOS 트랜지스터(20)의 소스(S)와 게이트(G)는 접지되고, 드레인(D)은 펌핑 회로(10)단에 연결된 병렬 구조로써, 상기 드레인(D)은 출력신호를 제공한다. The source (S) and the gate (G) of the MOS transistor 20 is grounded, the drain (D) is connected as a parallel structure of the pumping circuit 10, however, the drain (D) provides an output signal.

상기 소스(S)와 게이트(G)가 접지된 MOS 트랜지스터(20)는 본 발명의 제1 실시예에서와 같이, 내부 항복 전압(breakdown voltage)을 이용하여 펌핑 회로(10)로부터의 전압(Vpp)을 클램핑하여 소정 전압(Vppi) 레벨을 출력한다. The source (S) and the gate (G) is grounded MOS transistor 20 is voltage (Vpp from the first embodiment, as shown in the example, the pumping circuit 10 using an internal breakdown voltage (breakdown voltage) of the present invention ) to clamp the outputs a predetermined voltage (Vppi) level.

따라서, 본 발명의 제1 실시예에서와 같이 상기 MOS 트랜지스터의 PN 공핍층의 너비를 조절하여 출력 전압을 결정할 수 있으며, 제1 실시예와 동일한 효과를 갖는다. Accordingly, it is possible to determine the output voltage by controlling the PN depletion layer width of the MOS transistor as in the first embodiment of the invention, has the same effects as the first embodiment.

또한, PN 공핍층의 너비를 조절하는 것으로 본 발명의 제1 실시예에서는 소스 또는 드레인의 도핑 농도를 조절하였으나, 본 발명의 제2 실시예에서는 드레인의 도핑 농도만을 고려하여 조절하는 것이 바람직하다. Further, in the first embodiment of the present invention to regulate the width of the PN depletion layer, but adjusting the doping concentration of the source or drain, the second embodiment of the present invention is preferably adjusted in consideration of only the doping concentration of the drain.

참고로, 본 발명의 제1 및 제2 실시예에서, 전압 조절 장치의 역할을 하는MOS 트랜지스터는 소스와 드레인을 커플링 시킴으로써, 또는 소스와 게이트를 접지 시킴으로써, 다이오드처럼 동작하게 된다. For reference, in the first and second embodiments of the present invention, MOS transistors serving as the voltage control device will act as a diode and by a grounded by coupling the source and the drain or the source and the gate.

다이오드는 접합의 도핑 농도를 변화시켜, 1V 이하에서 수 100V에 이르는 범위의 특정된 항복전압을 갖도록 할 수 있다. Diode can be by varying the doping concentration of the junction, so as to have a specified breakdown voltage ranging from 100V to be less than 1V. 따라서, 전압 조정소자로 응용이 가능하다. Accordingly, this application is possible by the voltage regulation device.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명은 상기 실시예에 한정되지 않고 본 발명의 기술적 요지를 벗어나지 않는 범위 내에서 당업자에 의해 다양하게 변형 실시될 수 있다. Although the above described embodiments of the invention with reference to the accompanying drawings, the invention may be practiced variously modified by those skilled in the art without departing from the technical gist of the present invention is not limited to the above embodiments.

본 발명의 전압 조절 장치는 고전압 발생회로에서 입력 전압 레벨에 관계 없이, 소정의 고전압을 일정 레벨로 출력할 수 있으며, 출력 전압을 조정하고자 할 때는, 전압 조절 장치인 반도체 소자의 항복 전압을 조절하여 출력 전압을 조절할 수 있다. Voltage control apparatus of the present invention, regardless of the input voltage level from the high voltage generating circuit, and can output a predetermined high voltage to a constant level, when to adjust the output voltage, by controlling the breakdown voltage of the semiconductor device voltage regulator It may adjust the output voltage.

Claims (7)

  1. 펌핑회로의 승압 전압을 소정 전압으로 클램핑하여 출력 전압을 제공하는 MOS 트랜지스터를 포함하고, 상기 MOS 트랜지스터 드레인의 도핑 농도를 조절함으로써 상기 소정 전압의 값을 컨트롤하는 고전압 발생회로의 전압 조절 장치. By the predetermined stepped-up voltage of the pumping circuit comprises a MOS transistor with a voltage clamp for providing an output voltage, and adjusting the doping concentration of the MOS transistor drain voltage control on the high-voltage generation circuit to control the value of the predetermined voltage.
  2. 제1항에서, In claim 1,
    상기 MOS 트랜지스터의 게이트는 접지되고, 소스 및 드레인이 커플링되어 출력단에 연결되는 고전압 발생회로의 전압 조절 장치. Voltage control on the high-voltage generation circuit the gate of the MOS transistor is grounded, is coupled to a source and a drain connected to the output terminal.
  3. 제2항에서, In claim 2,
    상기 MOS 트랜지스터의 소스 도핑 농도를 조절하여 상기 소정 전압의 값을 컨트롤하는 고전압 발생회로의 전압 조절 장치. Voltage adjustment of the high voltage generation circuit for controlling the value of the predetermined voltage by controlling the doping concentration of the source of the MOS transistor.
  4. 제1항에서, In claim 1,
    상기 MOS 트랜지스터의 게이트 및 소스는 접지되고, 드레인이 출력단에 연결되는 고전압 발생회로의 전압 조절 장치. Voltage control on the high-voltage generation circuit the gate and source of the MOS transistor is grounded, having a drain connected to an output terminal.
  5. 제1항에서, In claim 1,
    상기 MOS 트랜지스터 드레인의 도핑 농도는 반도체 공정시 소스/드레인 형성하는 임플렌트 공정시에 조정하는 고전압 발생회로의 전압 조절 장치. Voltage adjustment of the high voltage generating circuit to the doping concentration of the MOS transistor drain is adjusted at the time of being Plant step of forming source / drain during semiconductor processing.
  6. 제1항에서, In claim 1,
    상기 MOS 트랜지스터 드레인의 도핑 농도는 반도체 공정시 메탈 콘텍 형성 후 셀 플러그 이온 주입시에 조정하는 고전압 발생회로의 전압 조절 장치. Voltage control on the high-voltage generation circuit that after the doping concentration of the MOS transistor drain is formed in semiconductor metal CONTEC adjustment process at the time of cell plug ion implantation.
  7. 제1항에서, In claim 1,
    상기 MOS 트랜지스터의 게이트는 사각띠 형태로 형성되는 고전압 발생회로의 전압 조절 장치. Voltage control on the high-voltage generation circuit which is a gate of the MOS transistor is formed in a rectangular strip shape.
KR1020030024174A 2003-04-16 2003-04-16 Voltage Controller For High Voltage Generator KR20040090223A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030024174A KR20040090223A (en) 2003-04-16 2003-04-16 Voltage Controller For High Voltage Generator

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030024174A KR20040090223A (en) 2003-04-16 2003-04-16 Voltage Controller For High Voltage Generator

Publications (1)

Publication Number Publication Date
KR20040090223A true KR20040090223A (en) 2004-10-22

Family

ID=37371380

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030024174A KR20040090223A (en) 2003-04-16 2003-04-16 Voltage Controller For High Voltage Generator

Country Status (1)

Country Link
KR (1) KR20040090223A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882470B2 (en) 2015-07-21 2018-01-30 SK Hynix Inc. Voltage generators and systems

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9882470B2 (en) 2015-07-21 2018-01-30 SK Hynix Inc. Voltage generators and systems
US10122268B2 (en) 2015-07-21 2018-11-06 SK Hynix Inc. Voltage generators and systems

Similar Documents

Publication Publication Date Title
US5668034A (en) Process for fabricating a high voltage MOS transistor for flash EEPROM applications having a uni-sided lightly doped drain
US7420856B2 (en) Methods and circuits for generating a high voltage and related semiconductor memory devices
US7078761B2 (en) Nonvolatile memory solution using single-poly pFlash technology
US5644533A (en) Flash memory system, and methods of constructing and utilizing same
US5912488A (en) Stacked-gate flash EEPROM memory devices having mid-channel injection characteristics for high speed programming
EP0676811A1 (en) EEPROM cell with isolation transistor and methods for making and operating the same
US20100188901A1 (en) Three-Terminal Single Poly NMOS Non-Volatile Memory Cell
US6703659B2 (en) Low voltage programmable and erasable flash EEPROM
US6282124B1 (en) Method of erasing a flash EEPROM memory cell array optimized for low power consumption
US6166954A (en) Single poly non-volatile memory having a PMOS write path and an NMOS read path
US6034893A (en) Non-volatile memory cell having dual avalanche injection elements
KR100321301B1 (en) Nonvolatile semiconductor memory device
US6808169B2 (en) Non-volatile memory with crown electrode to increase capacitance between control gate and floating gate
US6172909B1 (en) Ramped gate technique for soft programming to tighten the Vt distribution
US6475846B1 (en) Method of making floating-gate memory-cell array with digital logic transistors
US5708588A (en) Flash EEPROM memory with improved discharged speed using substrate bias and method therefor
US4912676A (en) Erasable programmable memory
EP0772282A1 (en) Negative charge pump circuit for electrically erasable semiconductor memory devices
US7611942B2 (en) Semiconductor integrated circuit device and a method of manufacturing the same
KR960009994B1 (en) Semiconductor memory device and manufacturing method thereof
US5042009A (en) Method for programming a floating gate memory device
EP0744754A2 (en) Method and apparatus for hot carrier injection
US5792670A (en) Method of manufacturing double polysilicon EEPROM cell and access transistor
CA2286193C (en) Nonvolatile memory
KR900002473B1 (en) Regulated power supply for semiconductor chips with compensation for changes in electrical characteristics

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination