KR20040058957A - Method of forming a metal wiring in a semiconductor device - Google Patents
Method of forming a metal wiring in a semiconductor device Download PDFInfo
- Publication number
- KR20040058957A KR20040058957A KR1020020085477A KR20020085477A KR20040058957A KR 20040058957 A KR20040058957 A KR 20040058957A KR 1020020085477 A KR1020020085477 A KR 1020020085477A KR 20020085477 A KR20020085477 A KR 20020085477A KR 20040058957 A KR20040058957 A KR 20040058957A
- Authority
- KR
- South Korea
- Prior art keywords
- photoresist pattern
- forming
- via hole
- interlayer insulating
- trench
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 저유전 절연막을 보호하기 위해 형성하는 캡핑층의 공정을 개선하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a metal wiring of a semiconductor device, and in particular, to improve the reliability of a metal wiring by improving a process of a capping layer formed to protect a low dielectric insulating film when forming a dual damascene pattern consisting of via holes and trenches. A metal wiring formation method of a semiconductor element which can be made.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다. 또한, 반도체 소자가 고집적화되고 기술이 발전되어 감에 따라 배선간의 기생 캐패시터가 문제점으로 대두되어 층간 절연막의 재료로 다공성(porous) 산화물과 같이 유전 상수값이 3이하인 저유전 상수값(Low-k)을 갖는 절연물질을 사용하고 있다.In general, as the semiconductor industry moves to Ultra Large Scale Integration (ULSI), the geometry of the device continues to shrink into the sub-half-micron area, while improving performance and reliability. In terms of circuit density, circuit density is increasing. In response to these demands, the copper thin film has a higher melting point than aluminum in forming metal wirings of the semiconductor device, and thus has high resistance to electro-migration (EM), thereby improving reliability of the semiconductor device and providing a specific resistance. This low rate can increase the signal transfer rate, making it a useful interconnect material for integration circuits. In addition, as semiconductor devices have been highly integrated and technology has been developed, parasitic capacitors between wirings have become a problem, and low dielectric constant values (Low-k) having a dielectric constant value of 3 or less, such as porous oxide, are a material of an interlayer insulating film. Insulation material is used.
그런데, 구리와 저유전 상수값의 절연물질을 이용하여 배선 공정을 진행함에있어, 구리의 식각 특성이 매우 열악하여 이를 해결하고자 최근에는 듀얼 다마신 공정이 널리 적용되고 있다.However, in proceeding the wiring process using an insulating material of copper and low dielectric constant value, the dual damascene process has recently been widely applied to solve this problem because the etching characteristics of copper are very poor.
듀얼 다마신 공정은 다양한 방식으로 실시하고 있는데, 버리드 비아(buried via), 비아 퍼스트(via first), 트렌치 퍼스트(trench first) 및 자기-정렬(self-aligned)의 네가지로 요약할 수 있다.The dual damascene process is carried out in a variety of ways, which can be summarized in four ways: buried vias, via first, trench first and self-aligned.
CMOS 로직 소자의 스피드 증가는 주로 게이트 주로 게이트 길 감소에 의한 게이트 지연 시간(gate delay time)을 줄이는 것에 의존하여 왔으나, 소자의 고집적화로 BEOL(Back End Of Line) 금속화(metallization)에 의한 시정수(Resistance Capacitance; RC) 지연이 소자의 스피드를 좌우하게 되었다. 이러한 시정수 지연을 줄이기 위해, 상기에서 언급한 바와 같이, 저항이 낮은 구리와 같은 금속을 금속 배선 재료로 적용하고, 층간 절연층을 저유전 물질로 형성하며, 듀얼 다마신 공정을 적용하고 있다.Increasing the speed of CMOS logic devices has been mainly dependent on reducing the gate delay time mainly due to the reduction of gate length, but the time constant due to back end of line metallization due to high integration of the devices. (Resistance Capacitance; RC) Delays determine device speed. In order to reduce such time constant delay, as mentioned above, a metal such as copper having low resistance is applied as a metal wiring material, an interlayer insulating layer is formed of a low dielectric material, and a dual damascene process is applied.
도 1a 내지 도 1g는 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.1A to 1G are cross-sectional views of a device for explaining a metal wiring formation method of a conventional semiconductor device.
도 1a를 참조하면, 하부 배선(11)이 형성된 기판(10)이 제공되고, 하부 배선(11)을 포함한 전체 구조상에 확산 방지막(12)을 형성한다. 확산 방지막(12)은 하부 배선이 구리인 경우 구리의 산화 방지 및 구리 이온의 외부 확산을 방지하는 역할을 하며, 후속 공정으로 형성될 비아홀 형성시 하부 배선을 보호하는 역할을 한다.Referring to FIG. 1A, a substrate 10 having a lower wiring 11 is provided, and a diffusion barrier film 12 is formed on the entire structure including the lower wiring 11. The diffusion barrier 12 prevents oxidation of copper and external diffusion of copper ions when the lower interconnection is copper, and protects the lower interconnection when forming a via hole to be formed in a subsequent process.
도 1b를 참조하면, 확산 방지막(12) 상에 층간 절연막(13) 및 캡핑층(100)을형성한다. 캡핑층(100) 상에 비아홀이 형성될 영역이 개방된 비아홀용 포토레지스트 패턴(14)을 형성한다.Referring to FIG. 1B, an interlayer insulating layer 13 and a capping layer 100 are formed on the diffusion barrier 12. A photoresist pattern 14 for a via hole is formed on the capping layer 100 in which a region in which the via hole is to be formed is opened.
상기에서, 층간 절연막(13)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수값이 낮은 물질로 형성한다. 캡핑층(100)은 저유전 층간 절연막(13)의 수분 흡수나 후속 공정에 의한 손상을 방지하기 위해 형성하는데, 주로 PE-TEOS나 SiN, SiON, Si3N4와 같은 질화물을 사용한다. 질화물은 플라즈마 증가(plasam enhance) 방법으로 증착하여 캡핑층(100)을 형성하고 있다.In the above, the interlayer insulating layer 13 is formed of a material having a low dielectric constant value in order to solve the problem caused by the parasitic capacitor between the wiring and the wiring. The capping layer 100 is formed to prevent moisture absorption of the low dielectric interlayer insulating layer 13 or damage caused by a subsequent process, and mainly uses nitrides such as PE-TEOS, SiN, SiON, and Si 3 N 4 . Nitride is deposited by a plasma enhance method to form the capping layer 100.
도 1c를 참조하면, 비아홀용 포토레지스트 패턴(14)을 식각 마스크로 한 비아 식각 공정으로 캡핑층(100) 및 층간 절연막(13)을 식각하여 비아홀(15)을 형성한다. 이때, 확산 방지막(12)은 식각 정지층 역할을 한다. 이후, 비아홀용 포토레지스트 패턴(14)을 제거한다.Referring to FIG. 1C, the via hole 15 is formed by etching the capping layer 100 and the interlayer insulating layer 13 by a via etching process using the photoresist pattern 14 for the via hole as an etching mask. In this case, the diffusion barrier 12 serves as an etch stop layer. Thereafter, the via hole photoresist pattern 14 is removed.
도 1d를 참조하면, 비아홀(15)을 포함한 전체 구조상에 유기 버텀-반사방지막(organic B-ARC; 16)을 형성하고, 유기 버텀-반사방지막(16) 상에 트렌치가 형성될 영역이 개방된 트렌치용 포토레지스트 패턴(17)을 형성한다.Referring to FIG. 1D, an organic bottom anti-reflection film (organic B-ARC) 16 is formed on the entire structure including the via hole 15, and a region where trenches are to be formed on the organic bottom anti-reflection film 16 is opened. A trench photoresist pattern 17 is formed.
도 1e를 참조하면, 트렌치용 포토레지스트 패턴(17)을 식각 마스크로 하여 유기 버텀-반사방지막(16), 층간 절연막(13) 및 캡핑층(100) 각각의 노출된 부분을 일정 깊이 식각하여 트렌치(18)을 형성한다. 이후, 트렌치용 포토레지스트 패턴(17)을 제거하며, 이때 남아있는 유기 버텀-반사방지막(16)도 제거된다.Referring to FIG. 1E, the trench is formed by etching the exposed portions of the organic bottom anti-reflective film 16, the interlayer insulating film 13, and the capping layer 100 by using a trench photoresist pattern 17 as an etching mask. (18) is formed. Thereafter, the trench photoresist pattern 17 is removed, and the remaining organic bottom anti-reflection film 16 is also removed.
도 1f를 참조하면, 비아홀(15) 저면에 노출된 확산 방지막(12)을 제거한다.이로 인하여 하부 배선(11)이 노출되며, 비아홀(15)과 트렌치(18)로 이루어진 듀얼 다마신 패턴이 형성된다.Referring to FIG. 1F, the diffusion barrier layer 12 exposed on the bottom surface of the via hole 15 is removed. As a result, the lower wiring 11 is exposed, and a dual damascene pattern including the via hole 15 and the trench 18 is formed. Is formed.
도 1g를 참조하면, 듀얼 다마신 패턴 내에 하부 배선(11)과 연결되는 상부 배선(19)을 형성한다.Referring to FIG. 1G, an upper wiring 19 connected to the lower wiring 11 is formed in the dual damascene pattern.
상기한 종래 방법에서, 비아홀(15) 및 트렌치(18)를 형성하기 위하여 포토레지스트 패턴을 이용하는데, 포토레지스트는 질소(nitrogen)가 함유된 층과 접촉될 경우 질소가 포토레지스트 속으로 확산되고, 이로 인하여 포토리소그라피(photolithography) 공정시에 질소가 촉매 반응을 억제하여 현상 공정시 잘 용해되지 않게하다. 종래 캡핑층(100)은 질화물 계통으로 형성하고 있기 때문에 비아홀용 포토레지스트 패턴(14)의 형상을 원하는 패턴 형상으로 형성하기 어려운 문제가 있고, 패턴 형상의 불량은 금속 배선의 신뢰성 저하를 초래하게 된다.In the conventional method described above, a photoresist pattern is used to form the via holes 15 and the trenches 18, where the nitrogen is diffused into the photoresist when contacted with a layer containing nitrogen, As a result, nitrogen inhibits the catalytic reaction during the photolithography process so that it does not dissolve well during the development process. Since the capping layer 100 is formed of a nitride system in the related art, it is difficult to form the shape of the via hole photoresist pattern 14 into a desired pattern shape, and a poor shape of the pattern causes a decrease in reliability of the metal wiring. .
따라서, 본 발명은 비아홀 및 트렌치로 이루어지는 듀얼 다마신 패턴을 형성할 때 저유전 절연막을 보호하기 위해 형성하는 캡핑층을 질화물 계통의 물질을 사용하지 않으면서 포토레지스트 스트립 공정시 동시에 산화물 계통의 물질층이 비아홀 및 트렌치의 식각면에 형성되게하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.Therefore, in the present invention, when forming a dual damascene pattern consisting of via holes and trenches, a capping layer formed to protect the low dielectric insulating layer without using a nitride-based material may simultaneously use an oxide-based material layer during a photoresist strip process. It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device which can be formed in the etching surface of the via hole and trench to improve the reliability of the metal wiring.
도 1a 내지 도 1g는 종래 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.1A to 1G are cross-sectional views of a device for explaining a metal wiring formation method of a conventional semiconductor device.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.2A to 2G are cross-sectional views of a device for explaining a method of forming metal wirings in a semiconductor device according to an embodiment of the present invention.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
10, 20: 기판 11, 21: 하부 배선10, 20: substrate 11, 21: lower wiring
12, 22: 확산 방지막 13, 23: 층간 절연막12, 22: diffusion barrier 13, 23: interlayer insulating film
14, 24: 비아홀용 포토레지스트 패턴14, 24: photoresist pattern for via hole
15, 25: 비아홀 16, 26: 유기 바텀-반사방지막15, 25: via hole 16, 26: organic bottom anti-reflective coating
17, 27: 트렌치용 포토레지스트 패턴17, 27: photoresist pattern for trench
18, 28: 트렌치 19, 29; 상부 배선18, 28: trenches 19, 29; Upper wiring
이러한 목적을 달성하기 위한 본 발명의 반도체 소자의 금속 배선 형성 방법은 하부 배선이 형성된 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막 상에 비아홀용 포토레지스트 패턴을 형성하고, 상기 비아홀용 포토레지스트 패턴을 이용한 식각 공정으로 상기 층간 절연막을 식각하여 비아홀을 형성하는 단계; 상기 비아홀용 포토레지스트 패턴을 제거하고, 동시에 상기 비아홀의 식각면 및 상기 층간 절연막의 상부면에 제 1 캡핑층이 형성되는 단계; 상기 비아홀을 포함한 전체 구조상에 유기 버텀-반사방지막을 형성하고, 상기 유기 버텀-반사방지막 상에 트렌치용 포토레지스트 패턴을 형성하는 단계; 상기 트렌치용 포토레지스트 패턴을 이용한 식각 공정으로 상기 유기 버텀-반사방지막, 상기 층간 절연막 및 상기 제 1 캡핑층 각각의 노출된 부분을 일정 깊이 식각하여 트렌치를 형성하는 단계; 상기 트렌치용 포토레지스트 패턴을 제거하고, 동시에 상기 트렌치의 식각면에 제 2 캡핑층이 형성되는 단계; 및 상기 비아홀과 상기 트렌치로 이루어진 듀얼 다마신 패턴에 상기 하부 배선과 연결되는 상부 배선을 형성하는 단계를 포함하여 이루어진다.Method of forming a metal wiring of the semiconductor device of the present invention for achieving this object comprises the steps of forming an interlayer insulating film on the substrate on which the lower wiring; Forming a via hole photoresist pattern on the interlayer insulating layer and etching the interlayer insulating layer by an etching process using the photoresist pattern for the via hole; Removing the via hole photoresist pattern and simultaneously forming a first capping layer on an etching surface of the via hole and an upper surface of the interlayer insulating layer; Forming an organic bottom anti-reflection film on the entire structure including the via hole, and forming a photoresist pattern for trenches on the organic bottom anti-reflection film; Forming a trench by etching an exposed portion of each of the organic bottom anti-reflection film, the interlayer insulating film, and the first capping layer by an etching process using the trench photoresist pattern; Removing the trench photoresist pattern and simultaneously forming a second capping layer on an etching surface of the trench; And forming an upper wiring connected to the lower wiring in a dual damascene pattern formed of the via hole and the trench.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only this embodiment to make the disclosure of the present invention complete, and to those skilled in the art the scope of the invention It is provided for complete information.
도 2a 내지 도 2g는 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도이다.2A to 2G are cross-sectional views of devices for describing a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 하부 배선(21)이 형성된 기판(20)이 제공되고, 하부 배선(21)을 포함한 전체 구조상에 확산 방지막(22)을 형성한다. 확산 방지막(22)은 하부 배선(21)이 구리인 경우 구리의 산화 방지 및 구리 이온의 외부 확산을 방지하는 역할을 하며, 후속 공정으로 형성될 비아홀 형성시 하부 배선을 보호하는 역할을 한다.Referring to FIG. 2A, a substrate 20 having a lower wiring 21 is provided, and a diffusion barrier 22 is formed on the entire structure including the lower wiring 21. The diffusion barrier 22 serves to prevent oxidation of copper and external diffusion of copper ions when the lower wiring 21 is copper, and protects the lower wiring when a via hole to be formed by a subsequent process is formed.
도 2b를 참조하면, 확산 방지막(22) 상에 층간 절연막(23)을 형성한다. 층간 절연막(23) 상에 비아홀이 형성될 영역이 개방된 비아홀용 포토레지스트 패턴(24)을 형성한다.Referring to FIG. 2B, an interlayer insulating film 23 is formed on the diffusion barrier 22. A photoresist pattern 24 for a via hole is formed on the interlayer insulating layer 23 to open a region where a via hole is to be formed.
상기에서, 층간 절연막(23)은 배선과 배선 사이의 기생 캐패시터로 인한 문제를 해결하기 위해, 유전 상수값이 1.5 내지 4.5 대역의 SiO2계열에 H, F, C, CH3등이 부분적으로 결합되어 있는 물질이나, C-H를 기본 구조로 하는 SiLKTM제품, FlareTM제품 등의 유기 물질(organic material)이나, 이들 물질의 유전 상수값을 낮추기 위해 이들 물질의 기공도(porosity)를 증가시킨 다공성(porous) 물질로 형성한다. 비아홀용 포토레지스트 패턴(24)은 종래와 같이 질화물 계통으로 형성된 캡핑층(100) 없이 포토리소그라피 공정으로 형성하기 때문에 질소에 의한 영향을 받지 않아 종래보다 양호한 패턴 형상(pattern profile)을 얻을 수 있다.In the above, the interlayer insulating film 23 is partially bonded to H, F, C, CH 3, etc. in the SiO 2 series having a dielectric constant value of 1.5 to 4.5 band to solve the problem caused by the parasitic capacitor between the wiring and the wiring. Organic materials such as SiLK TM products and Flare TM products having a basic structure of CH, or porous materials, or porous materials having increased porosity in order to lower the dielectric constant of these materials. porous material. Since the via hole photoresist pattern 24 is formed by a photolithography process without the capping layer 100 formed of a nitride system as in the prior art, the via hole photoresist pattern 24 is not affected by nitrogen, thereby obtaining a better pattern profile than the conventional art.
도 2c를 참조하면, 비아홀용 포토레지스트 패턴(24)을 식각 마스크로 한 비아 식각 공정으로 층간 절연막(23)을 식각하여 비아홀(25)을 형성한다. 이때, 확산 방지막(22)은 식각 정지층 역할을 한다. 이후, 비아홀용 포토레지스트 패턴(24)을 제거하고, 동시에 비아홀(25)의 식각면 및 층간 절연막(23)의 상부면에 제 1 캡핑층(200a)이 형성된다.Referring to FIG. 2C, a via hole 25 is formed by etching the interlayer insulating layer 23 by a via etching process using the photoresist pattern 24 for a via hole as an etching mask. In this case, the diffusion barrier 22 serves as an etch stop layer. Thereafter, the via hole photoresist pattern 24 is removed, and a first capping layer 200a is formed on the etching surface of the via hole 25 and the upper surface of the interlayer insulating layer 23.
상기에서, 비아홀(25)은 C4F8가스, N2가스 및 Ar 가스를 활성화 시킨 플라즈마를 이용하여 층간 절연막(23)을 식각함에 의해 형성된다. 비아홀용 포토레지스트 패턴(24)은 O2플라즈마를 이용한 등방성 스트립 공정에 의해 제거시키는데, 제 1 캡핑층(200a)은 O2플라즈마와 층간 절연막(23)을 이루는 산화물과의 반응에 의해 형성된다. 예를 들어, 층간 절연막(23)이 SiOCH로 형성된 경우 SiOCH는 O2플라즈마 O2와 반응하여 SiO2가 표면에 증착되고 나머지 반응물은 CO2나 H2O 형태로 제거된다. 즉, 제 1 캡핑층(200a)은 SiO2로 형성된다.In the above description, the via hole 25 is formed by etching the interlayer insulating layer 23 using plasma in which the C 4 F 8 gas, the N 2 gas, and the Ar gas are activated. The via hole photoresist pattern 24 is removed by an isotropic strip process using an O 2 plasma. The first capping layer 200a is formed by the reaction between the O 2 plasma and the oxide forming the interlayer insulating film 23. For example, when the interlayer insulating film 23 is formed of SiOCH, SiOCH reacts with the O 2 plasma O 2 and SiO 2 is deposited on the surface, and the remaining reactants are removed in the form of CO 2 or H 2 O. That is, the first capping layer 200a is formed of SiO 2 .
도 2d를 참조하면, 비아홀(25)을 포함한 전체 구조상에 유기 버텀-반사방지막(organic B-ARC; 26)을 형성하고, 유기 버텀-반사방지막(26) 상에 트렌치가 형성될 영역이 개방된 트렌치용 포토레지스트 패턴(27)을 형성한다.Referring to FIG. 2D, an organic bottom anti-reflective coating (organic B-ARC) 26 is formed on the entire structure including the via hole 25, and a region where trenches are to be formed on the organic bottom anti-reflective coating 26 is opened. A trench photoresist pattern 27 is formed.
도 2e를 참조하면, 트렌치용 포토레지스트 패턴(27)을 식각 마스크로 하여 유기 버텀-반사방지막(26), 층간 절연막(23) 및 제 1 캡핑층(200a) 각각의 노출된부분을 일정 깊이 식각하여 트렌치(28)를 형성한다. 이후, 트렌치용 포토레지스트 패턴(27)을 제거하고, 동시에 트렌치(28)의 식각면에 제 2 캡핑층(200a)이 형성된다. 트렌치용 포토레지스트 패턴(27) 제거시 남아있는 유기 버텀-반사방지막(26)도 제거된다.Referring to FIG. 2E, the exposed portions of the organic bottom-reflective film 26, the interlayer insulating film 23, and the first capping layer 200a are etched to a predetermined depth using the trench photoresist pattern 27 as an etching mask. To form a trench 28. Thereafter, the trench photoresist pattern 27 is removed, and at the same time, a second capping layer 200a is formed on the etching surface of the trench 28. The organic bottom anti-reflective film 26 remaining when the photoresist pattern 27 for trenches is removed is also removed.
상기에서, 트렌치(28)는 C4F8가스, N2가스 및 Ar 가스를 활성화 시킨 플라즈마를 이용하여 층간 절연막(23) 및 유기 버텀-반사방지막(26)을 식각함에 의해 형성된다. 트렌치용 포토레지스트 패턴(27)은 O2플라즈마를 이용한 등방성 스트립 공정에 의해 제거시키는데, 제 2 캡핑층(200b)은, 상기한 제 1 캡핑층(200a) 형성 원리와 같이, O2플라즈마와 층간 절연막(23)을 이루는 산화물과의 반응에 SiO2로 형성된다.In the above, the trench 28 is formed by etching the interlayer insulating film 23 and the organic bottom anti-reflective film 26 by using a plasma activated with a C 4 F 8 gas, an N 2 gas and an Ar gas. The trench photoresist pattern 27 is removed by an isotropic strip process using an O 2 plasma. The second capping layer 200b is formed between the O 2 plasma and the interlayer, as in the principle of forming the first capping layer 200a. SiO 2 is formed in reaction with the oxide forming the insulating film 23.
도 2f를 참조하면, 비아홀(25) 저면에 노출된 확산 방지막(22)을 제거한다. 이로 인하여 하부 배선(21)이 노출되며, 비아홀(15)과 트렌치(18)로 이루어진 듀얼 다마신 패턴이 형성된다. 층간 절연막(23)은 제 1 및 제 2 캡핑층(200a 및 200b)으로 둘러싸여있다.Referring to FIG. 2F, the diffusion barrier 22 exposed on the bottom surface of the via hole 25 is removed. As a result, the lower wiring 21 is exposed, and a dual damascene pattern formed of the via hole 15 and the trench 18 is formed. The interlayer insulating film 23 is surrounded by the first and second capping layers 200a and 200b.
도 2g를 참조하면, 듀얼 다마신 패턴 내에 하부 배선(21)과 연결되는 상부 배선(29)을 형성한다. 상부 배선(29)은 구리 또는 텅스텐, 알루미늄 등과 같은 반도체 소자의 배선 재료로 사용되는 전도성 물질로 형성할 수 있으며, 최근에는 구리가 널리 적용되고 있다.Referring to FIG. 2G, an upper wiring 29 connected to the lower wiring 21 is formed in the dual damascene pattern. The upper wiring 29 may be formed of a conductive material used as a wiring material of a semiconductor device such as copper or tungsten, aluminum, etc., and copper has been widely applied in recent years.
상술한 바와 같이, 본 발명은 포토레지스트 패턴을 이용한 식각 공정으로 저유전 층간 절연막을 식각한 후, O2플라즈마를 이용한 등방성 포토레지스트 스트립 공정에서 스트립과 동시에 층간 절연막의 식각면 및 상부면에 산화막(SiO2)을 형성시켜 저유전 층간 절연막을 보호하는 캡핑층을 형성하므로, 저유전 층간 절연막의 열화를 방지하고 금속층으로부터 금속 이온이 저유전 층간 절연막으로 확산되는 것을 방지하여 소자의 금속 배선의 신뢰성을 향상시킬 수 있다.As described above, the present invention, after etching the low dielectric interlayer insulating film by the etching process using a photoresist pattern, in the isotropic photoresist strip process using O 2 plasma simultaneously with the strip and the oxide film (on the top surface of the interlayer insulating film) SiO 2 ) is formed to form a capping layer that protects the low dielectric interlayer insulating film, thereby preventing degradation of the low dielectric interlayer insulating film and preventing diffusion of metal ions from the metal layer into the low dielectric interlayer insulating film, thereby improving reliability of the metal wiring of the device. Can be improved.
Claims (3)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085477A KR20040058957A (en) | 2002-12-27 | 2002-12-27 | Method of forming a metal wiring in a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020085477A KR20040058957A (en) | 2002-12-27 | 2002-12-27 | Method of forming a metal wiring in a semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20040058957A true KR20040058957A (en) | 2004-07-05 |
Family
ID=37351008
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020085477A KR20040058957A (en) | 2002-12-27 | 2002-12-27 | Method of forming a metal wiring in a semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20040058957A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190095702A (en) * | 2018-02-07 | 2019-08-16 | 삼성전자주식회사 | Seniconductor device including via plug and method of forming the same |
-
2002
- 2002-12-27 KR KR1020020085477A patent/KR20040058957A/en not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190095702A (en) * | 2018-02-07 | 2019-08-16 | 삼성전자주식회사 | Seniconductor device including via plug and method of forming the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7119441B2 (en) | Semiconductor interconnect structure | |
| KR100430472B1 (en) | Method for forming wiring using dual damacine process | |
| US20020106889A1 (en) | Slot via filled dual damascene structure without middle stop layer and method for making the same | |
| US20020187629A1 (en) | Method for dual damascene process without using gap-filling materials | |
| US6429116B1 (en) | Method of fabricating a slot dual damascene structure without middle stop layer | |
| US6417090B1 (en) | Damascene arrangement for metal interconnection using low k dielectric constant materials for etch stop layer | |
| US7572728B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100909177B1 (en) | How to form a dual damascene pattern | |
| KR100664807B1 (en) | Method for forming dual damascene pattern in semiconductor manufacturing process | |
| KR100909174B1 (en) | How to form a dual damascene pattern | |
| KR100909175B1 (en) | How to form a dual damascene pattern | |
| KR100400300B1 (en) | Forming method for metal line of semiconductor device | |
| KR20040058957A (en) | Method of forming a metal wiring in a semiconductor device | |
| KR101024871B1 (en) | Method of forming a dual damascene pattern | |
| KR100917099B1 (en) | Method of forming a dual damascene pattern | |
| US20060281301A1 (en) | Method for manufacturing dual damascene pattern | |
| KR100853800B1 (en) | Method of forming dual damascene pattern in a semiconductor device | |
| KR100578223B1 (en) | Method of fabricating of dual damascene of semiconductor device | |
| US6391766B1 (en) | Method of making a slot via filled dual damascene structure with middle stop layer | |
| KR100875057B1 (en) | How to form a dual damascene pattern | |
| KR20040056110A (en) | Method of forming a dual damascene pattern | |
| US20020068437A1 (en) | Method of forming unlanded via | |
| KR20010066380A (en) | Method for forming semiconductor device with multi-layered metal line | |
| KR20030001082A (en) | A forming method of metal line using divinyl siloxane biszocylclobutene benzocyclobutene organic dielectric layer | |
| KR20050068585A (en) | Method of forming a dual damascene pattern in a semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| WITN | Withdrawal due to no request for examination |