KR20040054146A - Method for forming a tunnel oxide and method for forming floating gate in flash memory device using the same - Google Patents

Method for forming a tunnel oxide and method for forming floating gate in flash memory device using the same Download PDF

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KR20040054146A
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곽노열
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Abstract

PURPOSE: A method for forming a tunnel oxide layer and a method for forming a floating gate of a flash memory device using the same are provided to reduce leakage current, to increase the charge to breakdown, to intensify retention characteristics by using an SiON layer as a tunnel oxide layer. CONSTITUTION: An N+ doping layer is formed in a semiconductor substrate(102) by carrying out an ion implantation using N2+ or N+ ions. The N+ doping layer is transformed into an SiON layer(102b) by carrying out an oxidation on the resultant structure. The ion implantation is carried out by applying energy of 1-10 KeV using N2, NH4, or NH3 as source gas. The dose of N2+ or N+ is in the range of 1E13-1E16 ions/cm2.

Description

터널 산화막 형성방법 및 이를 이용한 플래시 메모리 소자의 플로팅 게이트 형성방법{Method for forming a tunnel oxide and method for forming floating gate in flash memory device using the same} Tunnel oxide film forming method and a floating gate formed of a flash memory device using the same method {Method for forming a tunnel oxide and method for forming floating gate in flash memory device using the same}

본 발명은 터널 산화막 형성방법 및 이를 이용한 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것으로, 누설전류(leakage current)를 감소시키고, 전하항복(charge to breakdown)을 증가시키며, 항복전압(breakdown voltage)을 증가시켜 리텐션(retention) 특성을 강화시킬 수 있는 터널 산화막 형성방법 및 이를 이용한 플래시 메모리 소자의 플로팅 게이트 형성방법에 관한 것이다. The present invention relates to a floating-gate-forming method of a flash memory device using the same method for forming the tunnel oxide film, and, to reduce the leakage current (leakage current), increases the charge yield (charge to breakdown), the breakdown voltage (breakdown voltage) increased by it relates to the retention (retention) of the tunnel oxide film forming method for enhancing properties and a floating gate formed of a flash memory device using the same method.

플래시 메모리 소자(flash memory device)를 구현함에 있어서, 소자가 고집적화되어감에 따라 점점 낮은 문턱전압(threshold voltage; Vth)이 요구되고 있으며, 이를 만족시키기 위하여 플래시 소자에서의 핵심 부분이라 할 수 있는 터널 산화막의 두께는 점점 얇아지게 되었다. In implementing a flash memory device (flash memory device), the device has been highly integrated more and a low threshold voltage in accordance with a sense; and the (threshold voltage Vth) is required, the tunnel, which is the key part of the flash device in order to satisfy this requirement the thickness of the oxide film became increasingly thinner. 그러나, 터널 산화막을 순수 산화막(pure oxide)으로 형성할 경우에는 문턱전압을 낮추기 위하여 무작정 터널 산화막의 두께를 감소시키기는 어렵다. However, when forming a tunnel oxide film as a pure oxide film (pure oxide), the it is difficult to reduce the thickness of the tunnel oxide film aimlessly to lower the threshold voltage. 그 이유는 터널 산화막의 두께를 감소시키는 경우에는 누설전류(leakage current)의 증가와 후속 공정에 의한 트랩 사이트(trap site) 발생으로 인해 리텐션(retention) 특성이 열화되는 경우 이를 극복할 만한 유효 두께(effective thickness)의 확보가 불가능하기 때문이다. The reason for this interest effective thickness to overcome this problem, when a has increased and the trap site retention (retention) properties due to the generation (trap site) by the subsequent steps of the leakage current (leakage current) when reducing the thickness of the tunnel oxide film is degraded because it is not possible to secure the (effective thickness). 이러한 유효 두께의 감소를 위해서는 물리적 두께(physical thickness)가 얇아져야 하나, 물리적 두께를 낮출 경우 누설전류가 증가되는 상충 관계(trade off relationship)가 있으므로 어려움을 겪고 있는 것이 현실이다. It is a reality that this to a reduction in the effective thickness is the physical thickness (physical thickness) should be thinner one, if a lower physical thickness, so the trade-off leakage current is increased (trade off relationship) difficulty.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 안출된 것으로서, 누설전류를 감소시키고, 전하항복(charge to breakdown)을 증가시키며, 항복전압(breakdown voltage)을 증가시켜 리텐션 특성을 강화시킬 수 있는 터널 산화막 형성방법을 제공하는데 그 목적이 있다. Accordingly, the present invention is conceived to solve the problems of the prior art, reducing the leakage current and the charge yield (charge to breakdown) increases, enhanced by the retention characteristics increase the breakdown voltage (breakdown voltage) to provide a tunnel oxide film forming method that can have its purpose.

또한, 본 발명에서는 전계집중을 야기하는 트랩 사이트와 결점을 감소시키면서 매우 우수한 특성(quality)을 가지는 터널 산화막의 형성방법을 제공하는데 다른 목적이 있다. In the present invention, there is a further object to provide a method for forming the tunnel oxide film has a very excellent characteristic (quality) while reducing the trap sites and defects that cause the electric field concentration.

또한, 본 발명에서는 상기에서 설명한 바와 같이 리텐션 특성과 같이 물리적 특성이 개선된 터널 산화막의 형성방법을 이용하여 고집적화된 플래시 메모리 소자의 플로팅 게이트 형성방법을 제공하는데 또 다른 목적이 있다. In addition, the invention provides a method for forming the floating gate of the flash memory device with high integration a method of forming a tunnel oxide film to improve the physical properties such as the retention characteristics as described above, there is still another object.

도 1 내지 도 13은 본 발명의 바람직한 실시예에 따른 터널 산화막 형성방법 및 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. Figures 1 to 13 are a sectional view for explaining a method of forming a floating gate tunnel oxide film forming method and a flash memory device according to an embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉 <Description of the Related Art>

102 : 반도체 기판 102a : N + 도핑층 102: a semiconductor substrate 102a: N + doped layer

102b : 터널 산화막 104 : 스크린 산화막 102b: the tunnel oxide film 104: screen oxide film

106 : 패시베이션층 108 : 패드 산화막 106: passivation layer 108: pad oxide film

110 : 패드 질화막 112 : 트렌치 110: pad nitride layer 112: trench

114 : 희생 산화막 116 : 월 산화막 114: sacrificial oxide film 116: oxide film month

118 : 라이너 산화막 120 : HDP 산화막 118: liner oxide film 120: oxide film HDP

122 : 폴리 실리콘막 124 : 플로팅 게이트 122: polysilicon film 124: floating gate

본 발명의 일측면에 따르면, 반도체 기판에 대하여 N 2 + 또는 N + 이온을 이용한 이온주입공정을 실시하여 상기 반도체 기판의 일부에 N + 도핑층을 형성하는 단계와, 전체 구조 상부에 대하여 산화공정을 실시하고, 이로 인해 상기 N + 도핑층을 산화시켜 SiON막을 형성하는 단계를 포함하는 터널 산화막 형성방법을 제공한다. According to an aspect of the invention, comprising the steps of: by conducting an ion implantation process using N 2 + or N + ions to the semiconductor substrate to form an N + doped layer to a portion of the semiconductor substrate, oxide, based on the total structure, the upper step the embodiment, which was oxidized to the N + doped This layer provides a tunnel oxide film forming method including forming a film SiON.

본 발명의 다른 측면에 따르면, 반도체 기판 상에 스크린 산화막을 형성한 후 웰 이온주입공정을 실시하여 상기 반도체 기판 내에 월 영역을 형성하는 단계와, N 2 + 또는 N + 이온을 이용한 이온주입공정을 실시하여 상기 반도체 기판의 상부 표면의 주변에 N + 도핑층을 형성하는 단계와, 상기 스크린 산화막을 제거하고, 상기 N + 도핑층 중 손상된 부위를 제거하기 위하여 전처리 세정공정을 실시하는 단계와, 전체 구조 상부에 대하여 산화공정을 실시하고, 이로 인해 상기 N + 도핑층을 산화시켜 SiON막의 터널 산화막을 형성하는 단계와, 상기 터널 산화막이 오염되는 것을 방지하기 위하여 상기 터널 산화막 상에 패시베이션층을 형성하는 단계와, 전체 구조 상부에 패드 질화막을 증착한 후 STI 공정을 실시하여 상기 반도체 기판 내에 트렌치를 형성하는 According to another aspect of the invention, and after the formation of the screen oxide film on a semiconductor substrate subjected to the well ion implantation process to form a month region in the semiconductor substrate, an ion implantation process using N 2 + or N + ions carried out by the steps of forming an N + doped layer in the vicinity of the upper surface of the semiconductor substrate, removing said screen oxide and subjected to pre-washing step in order to remove the damaged portion of the N + doped layer, and a total to conduct the oxidation process with respect to the structure upper portion, thereby preventing the step of forming the SiON film, the tunnel oxide film by oxidizing the N + doped layer, on which the tunnel oxide contamination of forming a passivation layer on the tunnel oxide film after the step, depositing the pad nitride film on the entire upper structure by implementing the STI step of forming a trench in the semiconductor substrate 계와, 상기 트렌치를 매립하도록 소자 분리막용 절연막을 증착한 후 상기 패드 절연막을 식각하여 소자 분리막을 형성하는 단계와, 전체 구조 상부에 플로팅 게이트용 폴리 실리콘막을 증착한 후 식각공정을 실시하여 상기 소자 분리막을 경계로 분리된 플로팅 게이트를 형성하는 단계를 포함하는 플로팅 게이트 형성방법을 제공한다. After the system and, depositing an element-isolation film to fill the trench with an insulating film by performing the steps and, after depositing a polysilicon film for the floating gate to the entire structure, the upper etching step of forming the isolation film by etching the pad insulating the device It provides a method for forming the floating gate comprises forming the floating gate, separated by a separation membrane boundary.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. With reference to the accompanying drawings will be described a preferred embodiment of the present invention. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. This invention may, however, not limited to the embodiments set forth herein may be embodied in many different forms, but the present embodiment is the scope of the invention to those, and conventional knowledge to complete the disclosure of the invention It will be provided to fully inform.

도 1 내지 도 13은 본 발명의 바람직한 실시예에 따른 터널 산화막 형성방법 및 플래시 메모리 소자의 플로팅 게이트 형성방법을 설명하기 위하여 도시한 단면도들이다. Figures 1 to 13 are a sectional view for explaining a method of forming a floating gate tunnel oxide film forming method and a flash memory device according to an embodiment of the present invention. 여기서, 도 1 내지 도 13에 도시된 참조부호들 중 동일한 참조부호는 서로 동일한 기능을 하는 구성요소를 가리킨다. Here, the same reference of the reference numerals shown in Figs. 1 to 13 reference numeral refers to the same components that function together.

도 1을 참조하면, 전처리 세정공정을 통해 상부 표면이 세정된 반도체 기판(102)을 제공한다. 1, provides a semiconductor substrate 102, the upper surface washing over a pre-cleaning process. 이때, 전처리 세정공정은 DHF(Diluted HF; 50:1의 비율로 H 2 0로 희석된 HF용액)와 SC-1(NH 4 OH/H 2 O 2 /H 2 O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시하거나, BOE(Buffer Oxide Etchant; 100:1 또는 300:1의 비율로 H 2 O로 희석된 HF와 NH 4 F의 혼합용액[1:4 내지 1:7])와 SC-1을 이용하여 실시하는 것이 바람직하다. At this time, the pre-washing step is DHF;: The (Diluted HF 50 The HF solution was diluted with H 2 0 in a ratio of 1) and SC-1 (NH 4 OH / H 2 O 2 / H 2 O solution was mixed at a predetermined ratio solution) was carried out or, BOE (Buffer Oxide Etchant used; 100: 1 or 300: mixed solution of HF and NH 4 F diluted with H 2 O ratio of 1: 1 - 1: 4 to 1: 7]) and SC best carried out using a -1 is preferred.

이어서, 전체 구조 상부에 후속 웰 이온주입(well implant)공정시 반도체 기판(102)의 상부 표면의 손상(damage)을 방지하기 위하여 스크린 산화막(screen oxide; 104)을 증착한다. Then, the subsequent ion implantation the well (well implant) screen oxide film during the process in order to prevent damage (damage) of the top surface of the semiconductor substrate 102, the entire structure of the upper; to deposit a (screen oxide 104). 이때, 스크린 산화막(104)은 건식산화방식 또는 습식산화방식을 이용한 산화공정을 750 내지 1100℃의 온도범위 내에서 실시하여 30 내지 100Å의 두께로 형성한다. At this time, the screen oxide film 104 is formed to a thickness of 30 to 100Å to carry out the oxidation step using a dry oxidation method or wet oxidation method at a temperature range of 750 to 1100 ℃.

이어서, 전체 상부에 대하여 웰 이온주입공정을 실시하여 반도체 기판(102)의 일부에 P-웰 또는 N-웰 영역(미도시)을 형성한다. Then, by performing the well ion implantation process with respect to the upper frame to form a P- well or N- well region (not shown) in a part of the semiconductor substrate 102. 이때, P-웰은 보론(boron) 이온을 주입하여 형성하고, N-웰은 인(Phosphorus) 또는 비소(Arsenic)를 이용하여 형성한다. At this time, the P- well N- well is formed by implanting boron (boron) ions are formed by using a phosphorus (Phosphorus) or arsenic (Arsenic).

이어서, 전체 구조 상부에 대하여 N 2 + 또는 N + 이온을 이용한 이온주입공정을 실시하여 반도체 기판(102)의 상부표면, 즉 스크린 산화막(104)과 접촉되는 부위에 N + 도핑층(102a)을 형성한다. Then, the N 2 + or N + subjected to ion-ion implantation process using the top surface of the semiconductor substrate 102, that is, N + doped layer (102a) in the region in contact with the screen oxide film 104 with respect to the total structural top forms. 이때, N 2 + 또는 N + 이온주입공정의 소오스 가스(source gas)로는 N 2 , NH 4 또는 NH 3 를 사용할 수 있다. At this time, N + 2 or N + source gas (source gas) of the ion implantation process can be used roneun N 2, NH 4 or NH 3. 또한, N 2 + 또는 N + 이온주입공정에서 N + 의 도즈(dose)량은 1E13 내지 1E16ions/cm 2 로 하고, 이온 주입에너지는 반도체 기판(102)의 상부 표면의 주변을 도핑시키기 위하여 1KeV 내지 10KeV로 비교적 저에너지에서 실시한다. In addition, N 2 + or N + in the ion implantation dose (dose) amount of N + is and to 1E13 to 1E16ions / cm 2, the ion implantation energy is 1KeV to in order to dope the vicinity of the upper surface of the semiconductor substrate 102 carried out at a relatively low energy to 10KeV.

도 2를 참조하면, 전체 구조 상부에 대하여 전처리 세정공정을 실시한다. 2, subjected to pre-washing step with respect to the entirety of the upper structure. 이때, 전처리 세정공정은 스크린 산화막(104)과, 스크린 산화막(104) 상부에 생성되는 자연 산화막(미도시)을 제거하고, 도 1에서 실시되는 N 2 + 또는 N + 이온주입공정시 손상되는 반도체 기판(102)의 상부, 즉 손상되는 N + 도핑층(102a)의 일부를 제거하기 위하여 실시한다. At this time, the pre-cleaning process is a semiconductor that is removing a natural oxide film (not shown) that is generated in the upper screen oxide film 104 and the screen oxide layer 104, N 2 +, or damage during N + ion implantation process is carried out in Figure 1 is conducted to the top of the substrate 102, that is, removing a portion of the N + doped layer (102a) from being damaged. 바람직하게는 N + 도핑층(102a)은 20 내지 50Å의 정도 제거되도록 한다. Preferably from N + doped layer (102a) is such that removal extent of 20 to 50Å. 여기에서, 상기 전처리 세정공정은 H 2 SO 4 와, DHF(Diluted HF; 50:1의 비율로 H 2 0로 희석된 HF용액)와, SC-1(NH 4 OH/H 2 O 2 /H 2 O 용액이 소정 비율로 혼합된 용액)을 이용하여 실시한다. Here, the pre-washing step is H 2 SO 4 and, DHF (Diluted HF; 50: an HF solution diluted with H 2 0 in a ratio of 1), SC-1 (NH 4 OH / H 2 O 2 / H the 2 O solution is performed using a solution) were mixed at a predetermined ratio. 이때, SC-1의 화학적 온도(chemical temperature)는 30 내지 80℃ 정도로 한다. At this time, the temperature of the chemical SC-1 (chemical temperature) is about 30 to 80 ℃.

도 3을 참조하면, 전체 구조 상부에 대하여 건식산화방식 또는 습식산화방식으로 산화공정을 실시하고, 이로 인해 N + 도핑층(102a)을 산화시켜 SiON막으로 터널 산화막(102b)을 형성한다. Referring to Figure 3, with respect to the entirety of the upper structure subjected to the oxidation step as a dry oxidation method or wet oxidation method and, thereby oxidizing the N + doped layer (102a) to form a tunnel oxide film (102b) in the SiON film. 이때, 산화공정이 진행동안 N + 는 O - 와 결합하여 반도체 기판(102) 내에 SiON막을 형성하게 된다. At this time, the oxidation process is N + O for progress - in combination with the SiON film is formed in the semiconductor substrate (102). 여기서, 건식산화방식은 증착 타겟을 30 내지 100Å의 두께로 하여 900 내지 1100℃의 온도범위 내에서 실시한다. Here, a dry oxidation method is a deposition target to a thickness of 30 to 100Å is performed in a temperature range of 900 to 1100 ℃. 한편, 습식산화방식은 증착 타겟을 30 내지 100Å의 두께로 하여 750 내지 850℃의 온도범위 내에서 실시한다. On the other hand, wet-oxidation method is a deposition target to a thickness of 30 to 100Å is performed in a temperature range of 750 to 850 ℃.

도 4를 참조하면, 전체 구조 상부에 터널 산화막(102b)의 오염을 방지하기 위하여 패시베이션층(passivation layer; 106)을 증착한다. 4, the passivation layer to prevent contamination of the entire structure above the tunnel oxide film (102b); and depositing (passivation layer 106). 이때, 패시베이션층(106)은 언도프트(undoped) 실리콘막 또는 도프트(doped) 실리콘막으로 형성한다. At this time, the passivation layer 106 to form the sentence prompt (undoped) silicon film or doping agent (doped) silicon film. 예컨대, 언도프트 실리콘막으로 형성할 경우에는 SiH 4 또는 Si 2 H 6 가스를 이용하고, 450 내지 530℃의 온도범위 내에서 0.1 내지 1torr의 압력으로 200 내지 700Å의 두께로 형성한다. For example, in the case of forming the undoped silicon film it is soft and using SiH 4 or Si 2 H 6 gas, and forming within a temperature range of 450 to 530 ℃ in the range of 200 to 700Å thickness in a range of 0.1 to 1torr pressure. 한편, 도프트 실리콘막으로 형성할 경우에는 언도프트 실리콘막의 형성방법과 동일한 방법으로 형성하되, SiH 4 또는 Si 2 H 6 가스에 PH 3 가스를 유입시켜 형성한다. On the other hand, if the doping agent formed of a silicon film is undoped, but formed in the same manner as soft silicon film forming method, and formed by introducing a PH 3 gas to SiH 4 or Si 2 H 6 gas.

도 5를 참조하면, 전체 구조 상부에 패드 산화막(108)과 패드 질화막(110)을 순차적으로 증착한다. 5, is sequentially deposited on the pad oxide film 108 and the pad nitride layer 110 on the entire upper structure. 이때, 패드 산화막(108)은 증착하지 않을 수도 있다. At this time, the pad oxide film 108 may not be deposited. 패드 질화막(110)은 패드 산화막(108) 상에 LPCVD(Low Pressure Chemical Vapor Deposition) 방식을 이용한 증착공정을 실시하여 증착한다. Pad nitride layer 110 is deposited by carrying out the deposition process using the LPCVD (Low Pressure Chemical Vapor Deposition) method on the pad oxide film 108.

도 6을 참조하면, 소자분리 마스크를 이용한 STI 공정을 실시하여 패드 질화막(110), 패드 산화막(108), 패시베이션층(106), 터널 산화막(102b) 및 반도체 기판(102)의 일부를 식각하여 트렌치(112)를 형성한다. Referring to Figure 6, and subjected to STI process using a device isolation mask etching a portion of the pad nitride 110, pad oxide film 108, the passivation layer 106, a tunnel oxide film (102b) and the semiconductor substrate 102 to form a trench (112). 이로써, 반도체 기판(102)은 액티브 영역과 필드영역(즉, 트렌치 형성영역)으로 분리된다. Thus, the semiconductor substrate 102 is divided into an active region and a field region (i.e., a trench formation region). 이때, STI 공정은 트렌치(112)의 내부 경사면이 80 내지 90°정도의 경사각(α)을 가지도록 실시하는 것이 바람직하다. At this time, STI process is preferably carried out so as to have an inclination angle (α) of approximately 80 to 90 ° slope of the inner trench (112).

도 7 및 도 8을 참조하면, 도 6에서 STI 공정후 트렌치(112)의 내측면의 손상을 보상하기 위하여 월(wall) 희생산화공정을 건식산화방식으로 실시하여 희생 산화막(114)을 형성할 수도 있다. 7 and 8, by implementing the month (wall), the sacrificial oxidation process in order to compensate for damage to the inner surface of the trench 112 after the STI process in Figure 6 by the dry oxidation method to form a sacrificial oxide film (114) may. 또한, 세정공정을 실시하여 희생 산화막(114)을 제거한 후 월 산화공정을 건식산화방식 또는 습식산화방식으로 실시하여 트렌치(112)의 내측면에 월 산화막(116)을 형성할 수도 있다. Further, by carrying out the cleaning step may form a month oxide film 116 on the inner surface of the trench (112) after removing the sacrificial oxide film 114 is subjected to dry oxidation in a manner month oxidation process or wet oxidation method.

도 9를 참조하면, HDP(High Density Plasma) 산화막(도 10의 '120'참조)과 트렌치(112) 내부면과의 부착력(adhesion)을 강화하고, 후속 공정에 따른 모트(moat)를 방지하기 위한 일환으로, 트렌치(112)를 포함한 전체 구조 상부에 라이너 산화막(liner oxide; 118)을 형성한다. Even to 9, enhance the HDP (High Density Plasma) oxide (see '120' in FIG. 10) and trenches (112) adhesive strength (adhesion) of the inner surface and prevent the mote (moat) according to the subsequent step as part, the entire upper structure including the trench 112 liner oxide layer for; to form a (liner oxide 118). 라이너 산화막(118)은 DCS(SiH 2 Cl 2 )를소오스로 하는 고온 산화막(High Temperature Oxide; 이하, 'HTO'라 함)을 이용한다. Liner oxide layer 118 is a high temperature oxide film to the DCS (SiH 2 Cl 2) to a source; uses (High Temperature Oxide hereinafter referred to as, 'HTO').

한편, 라이너 산화막(118)에 대하여 1000 내지 1100℃의 온도범위 내에서 질소(N 2 ) 분위기로 20 내지 30분 동안 치밀화 공정을 실시할 수도 있다. On the other hand, with respect to the liner oxide film 118 within a temperature range of 1000 to 1100 ℃ densification process may be carried out for 20 to 30 minutes with a nitrogen (N 2) atmosphere. 이때, 치밀화 공정은 라이너 산화막(118)의 조직을 치밀하게 하여 후속 식각공정시 식각 저항성을 높혀 모트의 형성을 억제함과 아울러 누설 전류(leakage current)를 방지하기 위하여 실시한다. In this case, the densification process is carried out and also nophyeo etch resistance during the subsequent etching process to make dense the tissue of the liner oxide layer 118, suppressing the formation of Mott well in order to prevent the leakage current (leakage current).

도 10 및 도 11을 참조하면, 트렌치(112)의 내부에 보이드(void)가 발생하지 않도록 HDP 산화막(120)을 갭 필링(gap filling)시킨다. Referring to FIGS. 10 and 11, the void (void) is gap-filling (gap filling), the HDP oxide film 120 so as not to occur within the trench (112). 그런 다음, 패드 질화막(110)을 식각 정지층(etch stop layer)으로 이용한 평탄화공정을 실시하여 HDP 산화막(120)을 평탄화하여 트렌치(112)를 매립시킨다. Then, by performing a planarization process using the pad nitride layer 110 as an etch stop layer (etch stop layer) to planarize the HDP oxide layer 120, thereby filling the trenches (112). 이로써, 소자 분리막이 형성된다. Thus, the device isolation film is formed. 이때, 평탄화공정은 화학적 기계적 연마(Chemical Mechanical Polihing; 이하, 'CMP'라 함) 방식으로 실시하는 것이 바람직하다. In this case, the planarization process is chemical-mechanical polishing; is preferably performed by (Chemical Mechanical Polihing hereinafter referred to as 'CMP') scheme.

이어서, 패드 질화막(110)의 상에 잔재하는 HDP 산화막(120)을 제거하기 위하여 BOE 또는 HF를 이용한 세정공정을 실시할 수도 있다. Then, it may be subjected to a cleaning process using a BOE or HF to remove the HDP oxide layer 120, which residues on the pad nitride layer (110). 이때, 세정공정은 패드 질화막(110) 사이에 갭 필링된 HDP 산화막(120)의 높이가 감소되지 않도록 실시하는 것이 바람직하다. In this case, the washing step is preferably performed so as not reduce the height of the pad nitride 110, HDP oxide gap-filling a 120 between.

도 12를 참조하면, 패시베이션층(106)을 식각 정지층으로 이용한 세정공정을 실시하여 패드 질화막(110) 및 패드 산화막(108)을 제거한다. 12, subjected to a cleaning process using the passivation layer 106 as an etch stop layer, to remove pad nitride layer 110 and pad oxide film 108. 이로써, HDP산화막(120)은 상부가 돌출되어 니플(120a) 형태를 갖게 된다. Thus, HDP oxide layer 120 is an upper protrusion will have a nipple (120a) form. 이때, 세정공정은 인산(H 3 PO 4 )을 이용하는 것이 바람직하다. At this time, the cleaning process is preferred to use phosphoric acid (H 3 PO 4).

도 13을 참조하면, 전체 구조 상부에 LPCVD 방식으로 증착공정을 실시하여 폴리 실리콘막(122)을 형성한다. 13, the entire upper structure by carrying out a deposition process to the LPCVD method to form the polysilicon film 122. 이때, LPCVD 방식은 SiH 4 또는 Si 2 H 6 와 PH 3 가스를 이용하고, 580 내지 620℃의 온도범위 내에서 0.1 내지 3Torr의 낮은 압력으로 실시한다. At this time, LPCVD method is carried out in a temperature range of SiH 4 or Si 2 H 6 and PH 3 gas using, and 580 to 620 ℃ at a low pressure of 0.1 to 3Torr.

이어서, 전체 구조 상부에 대하여 평탄화공정을 실시하여 폴리 실리콘막(122)을 평탄화한다. Then subjected to the planarization process with respect to the entirety of the upper structure will be to planarize the polysilicon film 122. 이때, 평탄화공정은 CMP 방식으로 실시하되, HDP 산화막(120)의 니플(120a)의 상부가 노출되도록 실시한다. In this case, the planarization process is performed, but the CMP method, is performed such that the exposure of the upper nipple (120a) of the HDP oxide layer (120). 이로써, 니플(120a)을 경계로 하여 고립된 플로팅 게이트(124)가 형성된다. Thus, the floating gate 124 is isolated by the boundary of the nipple (120a) is formed. 이때, 플로팅 게이트(124)는 패시베이션층(106)과 폴리 실리콘막(122)으로 이루어진다. At this time, the floating gate 124 comprises a passivation layer 106 and the polysilicon film 122.

이어서, HDP 산화막(120)의 니플(120a)을 적정 두께로 제거하기 위하여 전체 구조 상부에 대하여 전처리 세정공정을 실시할 수도 있다. Then, it may be subjected to pre-treatment cleaning step with respect to the entirety of the upper structure to remove the nipple (120a) of the HDP oxide layer 120 to the appropriate thickness. 이때, 전처리 세정공정은 HF 또는 BOE를 이용하여 실시하는 것이 바람직하다. At this time, the pre-cleaning process is preferably carried out using a HF or BOE.

상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. While the spirit of the present invention described above is specifically described in the preferred embodiment, the above-described embodiment is for a description thereof, to be noted that not for the limitation. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다. In addition, the present invention one of ordinary experts in the art will appreciate the various embodiments are possible examples within the scope of the technical concept of the present invention.

이상 설명한 바와 같이, 본 발명에서는 순수 산화막에 비해 유전상수가 큰 SiON막을 이용하여 터널 산화막을 형성함으로써 리텐션 특성의 열화없이 터널 산화막의 전기적인 두께를 감소시킬 수 있는 것이 가능하여 공정 마진(margine)을 확보할 수 있다. Process margin it is possible that, in the present invention can have a dielectric constant decreases the electrical thickness of the tunnel oxide film, without deterioration of the retention characteristic by forming the tunnel oxide film by using a film greater SiON than the pure oxide film as described above (margine) the can be secured.

또한, 본 발명에서는 SiON막의 단일층으로 터널 산화막을 형성하여 결점(defect) 발생을 감소시킴으로써 터널 산화막의 특성을 향상시킬 수 있으며, 플래시 메모리 소자의 누설전류, 전하항복, 항복전압 등을 개선시켜 리텐션 특성을 강화시킬 수 있다. In addition, the Li in the present invention, by forming a tunnel oxide film as a SiON film, a single layer can enhance the properties of the tunnel oxide film by reducing the defect (defect) generation, and improves the flash memory device leakage current, the charge breakdown, breakdown voltage, etc. It can enhance the retention characteristics.

또한, 본 발명에서는 터널 산화막 상에 연속적인 공정으로 비정질 실리콘막으로 패시베이션층을 형성함으로써 후속 공정에 의한 터널 산화막의 오염을 방지하여 신뢰성을 향상시킬 수 있다. In the present invention, it may be to prevent contamination of the tunnel oxide film by subsequent process to improve the reliability by forming a passivation layer of an amorphous silicon film in a continuous process on the tunnel oxide film.

Claims (15)

  1. (a) 반도체 기판에 대하여 N 2 + 또는 N + 이온을 이용한 이온주입공정을 실시하여 상기 반도체 기판의 일부에 N + 도핑층을 형성하는 단계; comprising the steps of: (a) by conducting an ion implantation process using N + 2 or N + ions to the semiconductor substrate to form an N + doped layer to a portion of the semiconductor substrate; And
    (b) 전체 구조 상부에 대하여 산화공정을 실시하고, 이로 인해 상기 N + 도핑층을 산화시켜 SiON막을 형성하는 단계를 포함하는 것을 특징으로 하는 터널 산화막 형성방법. (b) subjected to the oxidation process with respect to the entirety of the upper structure and, thereby a tunnel oxide film formation method comprising the steps of forming a film by oxidizing the N + doped layer SiON.
  2. 제 1 항에 있어서, According to claim 1,
    상기 이온주입공정은 소오스 가스로 N 2 , NH 4 또는 NH 3 를 사용하는 것을 특징으로 하는 터널 산화막 형성방법. The ion implantation process is the tunnel oxide film forming method characterized by using the N 2, NH 4 or NH 3 as a source gas.
  3. 제 1 항에 있어서, According to claim 1,
    상기 이온주입공정은 N 2 + 또는 N + 의 도즈량을 1E13 내지 1E16ions/cm 2 로 하고, 이온 주입에너지를 1KeV 내지 10KeV로 하여 실시하는 것을 특징으로 하는 터널산화막 형성방법. The ion implantation process is N 2 +, or the dose of the N + to 1E13 to 1E16ions / cm 2 and an ion tunnel oxide film forming method for the implantation energy characterized in that it carried out in 1KeV to 10KeV.
  4. 제 1 항에 있어서, According to claim 1,
    상기 산화공정은 건식산화방식 또는 습식산화방식으로 실시하는 것을 특징으로 하는 터널 산화막 형성방법. The oxidation step is a step manner to form a tunnel oxide film, characterized in that for performing a dry oxidation method or wet oxidation method.
  5. 제 4 항에 있어서, 5. The method of claim 4,
    상기 건식산화방식은 증착 타겟을 30 내지 100Å로 하여 900 내지 1100℃의 온도범위 내에서 실시하는 것을 특징으로 하는 터널 산화막 형성방법. The dry oxidation method tunnel oxide film forming method characterized in that it carried out in a temperature range from 900 to 1100 ℃ by the deposition target 30 to 100Å.
  6. 제 4 항에 있어서, 5. The method of claim 4,
    상기 습식산화방식은 증착 타겟을 30 내지 100Å로 하여 750 내지 850℃의 온도범위 내에서 실시하는 것을 특징으로 하는 터널 산화막 형성방법. The wet oxidation method is a tunnel oxide film forming method characterized in that it carried out in a temperature range of 750 to 850 ℃ by the deposition target 30 to 100Å.
  7. 제 1 항에 있어서, According to claim 1,
    상기 (a) 단계와 상기 (b) 단계 사이에 전체 구조 상부에 생성된 자연 산화막과 상기 N + 도핑층 중 손상된 부위를 제거하기 위하여 전처리 세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 터널 산화막 형성방법. The (a) step and the (b) Tunnel according to claim 1, further comprising the step of performing pre-washing step in order to remove the damaged part of the natural oxide film and the N + doped layer forming the entire structure, the top between steps an oxide film forming method.
  8. 제 7 항에 있어서, The method of claim 7,
    상기 전처리 세정공정은 H 2 SO 4 와, DHF와, SC-1을 이용하여 실시하되, 상기 SC-1의 화학적 온도는 30 내지 80℃ 정도로 하는 것을 특징으로 하는 터널 산화막 형성방법. The pre-washing step is H 2 SO 4 and, DHF, and synthesis was carried out by using the SC-1, tunnel oxide film forming method characterized in that about the SC-1 chemical temperature of from 30 to 80 ℃.
  9. 제 7 항에 있어서, The method of claim 7,
    상기 전처리 세정공정에 의해 식각되는 상기 N + 도핑층은 20 내지 50Å 정도의 두께가 제거되는 것을 특징으로 하는 터널 산화막 형성방법. The pre-washing the N + doped layer is etched by the process 20 to the tunnel oxide film forming method characterized in that the removal thickness of approximately 50Å.
  10. 제 1 항에 있어서, According to claim 1,
    상기 (a) 단계 전에 상기 (b) 단계에서 실시되는 상기 이온주입공정에 의해 상기 반도체 기판의 일부가 손상되는 것을 방지하기 위하여 상기 반도체 기판 상에 스크린 산화막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널 산화막 형성방법. Further comprising the step of forming a screen oxide film on said semiconductor substrate in order to prevent a part of the semiconductor substrate damaged by the ion implantation process is carried out in the step (b) prior to step (a) tunnel oxide film forming method.
  11. 제 1 항에 있어서, According to claim 1,
    상기 (b) 단계후 상기 SiON막의 오염을 방지하기 위하여 상기 SiON막 상에 패시베이션층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 터널 산화막 형성방법. The step (b) after the tunnel oxide film forming method according to claim 1, further comprising forming a passivation layer on the SiON film to prevent the SiON film contamination.
  12. 제 11 항에 있어서, 12. The method of claim 11,
    상기 패시베이션층은 언도프트 실리콘막 또는 도프트 실리콘막으로 형성하는 것을 특징으로 하는 터널 산화막 형성방법. The passivation layer is a tunnel oxide film forming method so as to form a sentence prompt silicon film or doped silicon film agent.
  13. 제 12 항에 있어서, 13. The method of claim 12,
    상기 언도프트 실리콘막은 SiH 4 또는 Si 2 H 6 가스를 이용하고, 450 내지 530℃의 온도범위 내에서 0.1 내지 1torr의 압력으로 200 내지 700Å의 두께로 형성하는 것을 특징으로 하는 터널 산화막 형성방법. The prompt undoped silicon film is SiH 4 or Si 2 H 6, and using the gas, 450 to within a temperature range of 530 to a pressure of 0.1 ℃ 1torr 200 to the tunnel oxide film forming method so as to form a thickness of 700Å.
  14. 제 12 항에 있어서, 13. The method of claim 12,
    상기 도프트 실리콘막은 SiH 4 또는 Si 2 H 6 가스와 PH 3 가스를 유입시켜 사용하고, 450 내지 530℃의 온도범위 내에서 0.1 내지 1torr의 압력으로 200 내지 700Å의 두께로 형성하는 것을 특징으로 하는 터널 산화막 형성방법. The doping agent silicon film is SiH 4 or Si 2 H used by introducing a 6 gas and PH 3 gas, as to form in a temperature range of 450 to 530 ℃ in the range of 200 to 700Å thickness in a range of 0.1 to 1torr pressure tunnel oxide film forming method.
  15. (a) 반도체 기판 상에 스크린 산화막을 형성한 후 웰 이온주입공정을 실시하여 상기 반도체 기판 내에 월 영역을 형성하는 단계; Comprising the steps of: (a) After the formation of the screen oxide film on a semiconductor substrate subjected to ion implantation process to form a well region in the semiconductor substrate month;
    (b) N 2 + 또는 N + 이온을 이용한 이온주입공정을 실시하여 상기 반도체 기판의 상부 표면의 주변에 N + 도핑층을 형성하는 단계; (b) a step of performing the ion implantation process using N + 2 or N + ions to form an N + doped layer at the periphery of the top surface of the semiconductor substrate; And
    (c) 상기 스크린 산화막을 제거하고, 상기 N + 도핑층 중 손상된 부위를 제거하기 위하여 전처리 세정공정을 실시하는 단계; (c) removing said screen oxide and subjected to pre-washing step in order to remove the damaged portion of the N + doped layer;
    (d) 전체 구조 상부에 대하여 산화공정을 실시하고, 이로 인해 상기 N + 도핑층을 산화시켜 SiON막의 터널 산화막을 형성하는 단계; and (d) performing an oxidation process with respect to the entirety of the upper structure, and this was due to the oxidation of the N + doped layer to form a SiON film, a tunnel oxide film;
    (e) 상기 터널 산화막이 오염되는 것을 방지하기 위하여 상기 터널 산화막 상에 패시베이션층을 형성하는 단계; (E) forming a passivation layer on the tunnel oxide film so as to prevent the contamination on the tunnel oxide film;
    (f) 전체 구조 상부에 패드 질화막을 증착한 후 STI 공정을 실시하여 상기반도체 기판 내에 트렌치를 형성하는 단계; (F) depositing a pad nitride layer on the entire upper structure forming a trench in the semiconductor substrate subjected to the STI process;
    (g) 상기 트렌치를 매립하도록 소자 분리막용 절연막을 증착한 후 상기 패드 절연막을 식각하여 소자 분리막을 형성하는 단계; (G) forming a device isolation film for depositing a dielectric film to fill the trench isolation film by etching the pad insulating film; And
    (h) 전체 구조 상부에 플로팅 게이트용 폴리 실리콘막을 증착한 후 식각공정을 실시하여 상기 소자 분리막을 경계로 분리된 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플로팅 게이트 형성방법. (H) the floating gate forming method comprising the steps of: after depositing a polysilicon film for the floating gate to the entire upper structure by performing an etching process to form a floating gate separated by a boundary of the device isolation film.
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