KR20040023187A - Circuit for generating signal of pulsed sense enable - Google Patents

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KR20040023187A KR1020020054854A KR20020054854A KR20040023187A KR 20040023187 A KR20040023187 A KR 20040023187A KR 1020020054854 A KR1020020054854 A KR 1020020054854A KR 20020054854 A KR20020054854 A KR 20020054854A KR 20040023187 A KR20040023187 A KR 20040023187A
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Abstract

PURPOSE: A circuit for generating a pulsed sense enable signal is provided to improve a voltage difference between DB/DBB lines and the pulse width of the pulsed sense enable signal by controlling the pulse width and the enable period at a low operating voltage. CONSTITUTION: A circuit for generating a pulsed sense enable signal includes the first NOR gate, the first to the third delay units(10-30), the second NOR gate, the third NOR gate, the fourth delay unit(40), and an output unit(50). The circuit for generating the pulsed sense enable signal further includes a pulse width control unit(100) and an enable period control unit(200). The pulse width control unit(100) enlarges the pulse width of reduced pulsed sense enable signals to stabilize operations of sense amplifier when the supply voltage is in the state of low level. The enable period control unit(200) delays enable periods of the pulsed sense enable signals in order to decide an enable point as an operating point when a voltage difference between DB/DBB lines approaches a predetermined value.

Description

펄스드 센스 인에이블 신호 발생 회로{Circuit for generating signal of pulsed sense enable} Pulsed sense enable signal generating circuit for generating signal {Circuit of pulsed sense enable}

본 발명은 저전압 동작 특성 개선을 위한 펄스드 센스 인에이블(Pulsed sense enable ; 이하, PSE라 칭함) 회로에 관한 것으로, 특히 SRAM, DRAM, FLASH등 메모리 디바이스에서 동작 전압의 범위가 넓은 와이드 전압(Wide Voltage)형 디바이스에 적합 하도록 한 저전압 동작 특성 개선을 위한 펄스드 센스 인에이블 신호(PSE) 발생회로에 관한 것이다. The invention Pulsed sense enable for the improvement of low-voltage operating characteristics (Pulsed sense enable; hereinafter, PSE quot;) relates to a circuit, in particular, SRAM, DRAM, FLASH, etc. in a memory device have a wide range of operating voltages wide voltage (Wide Voltage) is one of the pulses de sense enable signal (PSE) generating circuit for improving low-voltage operating characteristics to suit the type device.

종래 기술에 의한 PSE회로는 도 1에 도시된 바와 같다. PSE circuit according to the prior art is as shown in Fig. 이에 도시된 바와 같이, 펄스 이퀄라이징신호(이하, peq신호)와 데이터 이퀄라이징신호(이하, deq신호)를 입력받는 제1노아게이트(NOR1)와, 그 제1노아게이트(NOR1)의 신호를 지연시키는 제1, 제2, 제3지연부(10)(20)(30)와, 그 제3지연부(30)의 출력신호(cop3)와 상기 peq 신호를 노아(NOR) 조합하여 프리_펄스드 센스 인에이블 신호(이하, pre_pse)로서 출력하는 제2노아 게이트(NOR2)와, 그 pre_pse 신호와 상기 peq 신호 및인버터(I3)를 통한 쓰기 인에이블 제어신호(web)를 조합하여 읽기 모드시에만 펄스드 센스 인에이블 신호를 출력할 수 있도록 제어하는 제3노아게이트(NOR3)와, 그 제3노아게이트(NOR3)의 출력신호를 지연시키는 제4지연부(40)와, 그 제4지연부(40)의 출력신호(cop4)와 상기 pre_pse신호 및 칩 셀렉트 버퍼(csb)신호를 노아 게이트(NOR4)를 통해 조합한후 인버터(I4,I5)를 통 Thus As shown, the pulse equalization signal (hereinafter, peq signal) and data equalized signal a first NOR gate (NOR1) receiving (hereinafter, deq signal), for delaying the signal of the first NOR gate (NOR1) first, second, and third delay unit 10, 20, 30, the third delay unit 30, the output signal (cop3) above to a peq signal quinoa (NOR) combining pre _ pulse de the sense enable signal and a second NOR gate (NOR2) outputs a (hereinafter, pre_pse), that pre_pse signal and the peq signal and via an inverter (I3) write enable control signal (web) by combining only during a read mode, and a third NOR gate (NOR3) for controlling to output the enable signal pulse de sense, the third 4 and the delay unit 40, the unit that the fourth delay for delaying the output signal of the NOR gate (NOR3) 40, the output signal (cop4) and the pre_pse signal and the chip select buffer (csb) signal through the inverters (I4, I5) and then combined through a NOR gate (NOR4) of 서 버퍼링하여 펄스드 센스 인에이블 신호(pse)로서 출력하는 신호 출력부(50)로 구성된다. Stand buffer and is composed of the signal output unit 50 for outputting an enable signal (pse) Pulsed sense. 여기서 도면의 미설명부호 2개의 M3는, 반도체 구조에서의 메탈라인 등가회로이다. The reference numeral 2 in the drawing M3 is a metal line in the equivalent circuit of the semiconductor structure.

이와 같이 구성된 종래 PSE 발생회로는, 어드레스에 의한 peq신호와 데이타에 의한 deq신호가 제1노아게이트(NOR1)를 통해서 입력되고, 제1지연부(10)와 제2지연부(20) 및 제3지연부(30)를 거치면서 지연된다. Thus conventional PSE generating circuit is configured is a deq signal by peq signal and data according to an address is input via a first NOR gate (NOR1), the first delay unit 10 and the second delay unit 20 and the It is delayed while passing through the third delay unit (30). 지연동작은 모스트랜지스터들과 인버터들을 통해서 신호레벨을 반전시키면서 소정시간 지연시키게 된다. Delay operation, while the inverted signal through the level of the MOS transistor and the inverter, thereby a predetermined time delay. 그 제3지연부(30)의 출력신호(cop3)는 상기 peq신호와 함께 제2노아 게이트(NOR2)에 입력되고, 그 노아게이트(NOR2)에서 지연된 신호의 위상이 검출되어 프리_펄스드 센스 인에이블신호(pre_pse)가 출력된다. The third output signal (cop3) of the delay section 30 is the second input to the NOR gate (NOR2) with the peq signal, which is detected that the phase of the delayed signal from the NOR gate (NOR2) free _ Pulsed sense the enable signal (pre_pse) is output.

그리고, 상기 프리_펄스드 센스 인에이블신호(pre_pse)와 상기 peq신호 및 쓰기 인에이블 버퍼 신호(web)가 제3노아게이트(NOR3)에서 조합되어 읽기 모드에서만 펄스드 센스 인에이블 신호를 발생할 수 있도록 제어되고, 제4지연부(40)를 통해서 그 인에이블 제어신호가 지연된다. In addition, the pre-_ Pulsed sense enable signal (pre_pse) and the peq signal and a write-enable buffer signal (web) the third NOR gate are combined in (NOR3) reading mode only may cause the enable signal pulse de-sense so that the control is, that the enable control signal through a fourth delay unit 40 is delayed. 그 제4지연부(40)의 출력신호(cop4)와 상기 프리_펄스드 센스 인에이블신호(pre_pse) 및 칩선택신호(csb)가 출력부(50)의 노아게이트(NOR4)에서 조합되고 인버터 게이트(I4)(I5)를 통해서 펄스드 센스 인에이블신호(pse)로서 출력된다. The fourth output signal (cop4) and the free _ Pulsed sense enable signal (pre_pse) and a chip select signal (csb) of the delay section 40 are combined in a NOR gate (NOR4) of the output section 50, the inverter through the gate (I4) (I5) is output as the enable signal (pse) pulsed sense.

이와 같은 종래 펄스드 센스 인에이블(PSE) 회로는 어드레스에 의한 peq 또는 데이터에 의한 deq 신호를 입력받아 지연부(10 - 40)를 통하여 신호를 지연시켜서 발생시킨다. The conventional pulse de sense enable (PSE) circuitry receives the same signal by the deq peq or data by the address delay section (10 - 40) is generated by delaying the signal through.

그런데 반도체 동작 전압이 떨어짐에 따라 트랜지스터의 동작은 세츄레이션 모드(satulation mode)에서 레지스티브 모드(Resistive mode)로 접근함에 따라 동작특성이 저하되어 동작속도 및 전류 구동능력이 떨어지게 된다. However, operation of the transistor in accordance with the operating voltage of the semiconductor is Off saturation mode, the operation characteristics is reduced as it approaches to the cash register Steve mode (mode Resistive) in (satulation mode) will drop the operation speed and current drive capability. 동작전압이 낮은 경우 PSE 펄스 폭이 줄어들게 되고, 또한 메모리셀의 데이타가 bit/bitb 라인을 통하여 DB/DBB 라인으로 서로간의 전압의 차가 전원전압이 낮아짐으로 역시 전압차이는 더욱 작아지게 된다. If operating voltage is low PSE pulse width is reduced, and the DB / DBB line to the car power supply voltage of the voltage is lowered between each other the data in the memory cell through the bit / bitb line voltage difference also it becomes smaller. 전압차이가 작아질 경우 센스 앰프의 동작점이 불안정하게 되고, PSE 펄스 폭도 줄어들어 역시 센스 앰프의 동작 시간도 줄어들어 잘못된 데이타 출력을 하는 경우가 발생된다. When the voltage difference becomes smaller and the operating point of the sense amplifier becomes unstable, PSE pulse width is also reduced which is generated when an invalid data output operation period of the sense amplifier is also reduced.

메모리에서는 하나의 데이타라도 오류가 발생하게 되면, 불량으로 판정이 되므로 생산 수율을 떨어뜨리는 결과를 초래한다. When the memory is any one of a data error occurs, so the determination results in a poor product yield to drop.

도 2는 종래 펄스드 센스 인에이블(PSE) 회로의 동작파형을 나타낸다. 2 shows operation waveforms of the conventional pulse de sense enable (PSE) circuitry. 도면에 나타난 바와 같이, 화살표로 표시된 부분이 PSE 펄스의 인에이블 시점에서의 DB/DBB 라인 전압차(Δdb)가 92mV이고, PSE 펄스 폭이 9.8ns가 된다. As shown in the drawing, a portion indicated by an arrow and the DB / DBB line voltage difference (Δdb) at the enable time of the pulse is 92mV PSE, the PSE is a pulse width 9.8ns.

따라서, 본 발명은 전원전압이 낮아질 경우 센스앰프의 안정적인 동작을 위해 줄어드는 펄스드 센스 인에이블 신호(PSE)의 펄스 폭을 확장시켜 주고, PSE 펄스의 인에이블 시점을 DB/DBB 라인의 전압 차이가 충분히 벌어지는 시점으로 동작점을 맞추기 위해 지연시켜 줌으로써 로우 전원전압시의 동작 특성을 개선시키기 위한 것이다. Accordingly, the present invention is to give to extend the pulse width of the reduced Pulsed sense enable signal (PSE) for stable operation of the sense amplifier when a drop in supply voltage, the voltage difference between an enable time of PSE pulse DB / DBB line by giving sufficiently takes place delayed in order to meet the operating point to a point in time is to improve the operating characteristics at the time of low power supply voltage.

도 1은 종래 기술에 따른 펄스드 센스 인에이블 신호 발생 회로도. An enable signal generating circuit 1 is Pulsed sense according to the prior art.

도 2는 도 1에 따른 종래 펄스드 센스 인에이블 신호 발생 회로의 파형 특성도. 2 is a waveform characteristic of a conventional pulse de sense enable signal generating circuit according to Fig.

도 3은 본 발명에 의한 펄스드 센스 인에이블 신호 발생 회로도. Figure 3 is a pulse de sense enable signal generating circuit according to the present invention.

도 4는 도 3에 따른 도 1은 본 발명의 펄스드 센스 인에이블 신호 발생 회로의 파형 특성도. 4 is a waveform characteristic of Figure 1 is Pulsed sense enable signal generating circuit of the present invention according to Fig.

도 5는 본 발명의 다른 실시예를 보인 펄스드 센스 인에이블 신호 발생 회로도. Figure 5 is another embodiment showing the pulses de sense enable signal generating circuit of the present invention.

도 6은 본 발명의 또 다른 실시예를 보인 펄스드 센스 인에이블 신호 발생 회로도. 6 is shown yet another embodiment of pulse de-sense enable signal generating circuit of the present invention.

<도면의 주요 부분에 대한 부호의 설명> <Description of the Related Art>

10, 20, 30, 40 : 제1, 제2, 제3, 제4 지연부 10, 20, 30, 40: first, second, third and fourth delay unit

50 : 출력부 100 : 펄스폭 제어부 50: output unit 100: a pulse width control unit

200 : 인에이블 시점 제어부 110 - 130, 210 - 230 : 패스게이트 200: the enable time of the control unit 110 - 130, 210 - 230: the pass-gate

NOR1 - NOR4 : 제1 내지 제4 노아 게이트 NOR1 - NOR4: first to fourth NOR gate

I1 - I5, I110, I210 : 인버터(NOT) 게이트 I1 - I5, I110, I210: an inverter (NOT) gate

P11, - P230 : 피모스 트랜지스터 P11, - P230: PMOS transistor

N11, - N230 : 앤모스트랜지스터 N11, - N230: NMOS transistors

NOR110 - NOR130, NOR210 - NOR230 : 노아 게이트 NOR110 - NOR130, NOR210 - NOR230: NOR gate

NAND110 - NAND130, NAND210 - NAND230 : 낸드게이트 NAND110 - NAND130, NAND210 - NAND230: NAND gate

상기 목적을 달성하기 위한 본 발명은, 어드레스에 의한 peq신호와 데이타에 의한 deq신호를 입력받아 지연시켜 펄스드 센스 인에이블 신호를 발생시키는 회로에 있어서, 전원전압이 낮아질 경우 센스앰프의 안정적인 동작을 위해 줄어드는 펄스드 센스 인에이블 신호(PSE)의 펄스 폭을 확장시켜 주는 펄스폭 제어수단과, PSE 펄스의 인에이블 시점을 DB/DBB 라인의 전압 차이가 충분히 벌어지는 시점으로 동작점을 맞추기 위해 지연시켜 주는 인에이블 시점 제어수단을 더 포함시켜 구성함에 특징이 있다. The present invention for achieving the above object is achieved by delaying the deq signal by peq signal and data according to the address receiving, in the circuit for generating the enable signal pulse de sense, a stable operation of the sense amplifier when a drop in supply voltage and pulse width control means that extends the pulse width of the reduced pulsed sense enable signal (PSE) in order, by a voltage difference between an enable time of PSE pulse DB / DBB line delay to match the operating point as well taking place point as including the enable time of the control means which further is characterized by the configuration.

상기 펄스폭 제어수단과 인에이블 시점 제어수단은, 동일한 구성으로 이루어지고, 패스게이트를 이용하여 정상전압 모드에서는 단일 통로를 통하고, 저전압 모드에서는 2단 통로를 통하여 지연시켜 신호를 전달 하도록 구성함으로써 달성된다. Said pulse width control means and an enable timing control means is composed of the same structure, using the pass gates in the normal voltage mode, by configuring to transfer the signal to via a single pass, and the low-voltage mode, the delay through the two-stage pathway It is achieved.

또한, 본 발명은 패스 게이트 대신에 노아게이트 또는 낸드 게이트를 대체하여 사용할 수 있고, 상기 패스게이트, 노아게이트, 낸드게이트들은, 정상모드에서의 기준전압(vref)과 그 기준전압을 반전시킨 저전압 모드시의 기준전압(vrefb)를 사용하여 단일 통로 또는 2단 통로를 선택 제어하도록 구성함에 특징이 있다. In addition, the present invention can be used to replace a NOR gate or a NAND gate instead of a pass gate, the pass gate, NOR gate, NAND gates, a reference voltage in the normal mode (vref) and the standard obtained by reversing the voltage the low voltage mode using the reference voltage (vrefb) at the time are characterized as configured to control selecting a single pass or two-stage passage.

이하, 본 발명의 실시예를 첨부된 도면을 참조해서 상세히 설명하면 다음과 같다. Hereinafter, it will be described in detail with reference to the accompanying drawings, an embodiment of the present invention.

도 3은 본 발명에 의한 펄스드 센스 인에이블 신호 발생회로도이다. 3 is an enable signal generating circuit in the pulse de sense of the present invention. 도면에 도시된 바와 같이, 어드레스에 의한 peq신호와 데이타에 의한 deq신호를 입력받는 제1노아게이트(NOR1)와, 입력신호를 지연시키는 제1,제2, 제3지연부(10),(20),(30)와, 상기 제3지연부(30)의 신호와 상기 peq신호를 노아 조합에 의해 위상을 검출하여 프리_펄스드 센스 인에이블 신호(pre_pse)로서 출력하는 제2노아게이브(NOR2)와, 그 프리_펄스드 센스 인에이블 신호(pre_pse)와 상기 peq신호 및 web신호를 노아 조합하여 읽기모드에서 펄스드 센스 인에이블 신호가 발생되도록 하는 제3노아게이트(NOR3)와, 그 제3노아게이트(NOR3)의 출력신호를 지연시키는 제4지연부(40)와, 그 제4지연부(40)의 출력신호와 상기 프리_펄스드 센스 인에이블 신호(pre_pse) 및 칩 셀렉트 버퍼(csb)신호를 노아게이트(NOR4)를 통해 조합하여 펄스드 센스 인에이블 신호(pse)로서 출력하는 출력부(50 As shown in the figure, first, second, and third delay section 10 and the first NOR gate (NOR1) receiving the deq signal by peq signal and data according to the address, for delaying the input signal, ( 20), the second quinoa outputting as 30, the third delay unit 30 of the signal and the pre _ pulsed sense enable signal (pre_pse) to detect the phase by the peq signal Noah combination Gabe ( and NOR2), and that pre-_ pulsed sense enable signal (pre_pse) and a third NOR gate (NOR3) such that the peq signal and the pulses de sense enable signal generated in the reading mode by Noah combining the web signal, and a third fourth delay unit 40, the fourth delay unit 40 output signal and the pre-_ pulsed sense enable signal (pre_pse) and the chip select buffer for delaying the output signal of the NOR gate (NOR3) (csb) signal the output unit (50 to output as the enable signal (pse) combination pulsed sense through a NOR gate (NOR4) )로 이루어진 종래의 PSE회로에 있어서, 상기 제3 지연부(30)의 출력신호를 저전압 동작 모드시에 지연시켜 펄스폭을 제어하는 펄스폭 제어부(100)와, 상기 신호 제어부(40)의 출력신호를 저전압 동작 모드시에 인에이블 시점을 지연시켜 주는 인에이블 시점 제어부(200)가 추가 삽입된 구성이다. ) In a conventional PSE circuits in the third output signal of the delay unit 30 to delay when the low-voltage operation mode, the output of the pulse width controller 100 to control the pulse width, the signal control section 40 the configuration of the enable time of the controller 200 is added to the signal inserted to delay the enabling time at the time of low-voltage operation mode. 여기서 종래 PSE회로와 동일한 부분에 대해서는 동일한 부호를 부여하였고, 그 동작이나 구성에 대해서는 상세히 설명하지 않는다. Here were the same reference numerals for the same parts as the conventional PSE circuitry, and will not be described in detail for the operation or configuration.

상기 펄스폭 제어회로(100)는, 노어말 모드에서 상기 지연부(30)의출력신호(cop3)를 상기 제2노아게이트(NOR2)로 전달하는 제1 패스 게이트(110)와, 저전압 동작 모드에서 상기 지연부(30)의 출력신호(cop3)를 상기 제2노아게이트(NOR2)로 전달하는 2단 구성의 제2, 제3패스 게이트(120)(130)로 구성된다. Said pulse width control circuit 100, NOR end mode in the first pass gate 110 and a low-voltage operation mode for transmitting an output signal (cop3) of the delay section 30 to the second NOR gate (NOR2) in consists of a second and third pass gates 120, 130 of the two-stage configuration to deliver the output signal (cop3) of the delay section 30 to the second NOR gate (NOR2).

각 패스 게이트는 피모스 트랜지스터와 앤모스 트랜지스터가 서로 마주보게 접속된 쌍(P110, N110)(P120, N120)(P130, N130)으로 이루어지고, 상기 제1패스게이트(110)의 피모스 트랜지스터(P110)와 상기 제2, 제3패스게이트(120)(130)의 앤모스 트랜지스터(N120)(N130)는 노어말 모드에서의 기준전압(vref)에 의해 제어되고, 상기 제1패스게이트(110)의 앤모스 트랜지스터(N110)와 상기 제2, 제3패스게이트(120)(130)의 피모스 트랜지스터(P120)(P130)는 저전압 동작 모드 전압(vrefb)에 의해 제어되도록 구성된다. Each pass gate is a PMOS transistor, the PMOS transistor and the NMOS transistor is made of a pair (P110, N110) (P120, N120) (P130, N130) connected to face each other, the first pass gate 110 ( P110) and the second, the third pass NMOS transistor (N120) (N130) of the gate 120, 130 is controlled by a reference voltage (vref) of the NOR-end mode, the first pass gate (110 ) of the NMOS transistor (N110) and the second, the third PMOS transistor (P120) of the pass gate (120) (130) (P130) is configured to be controlled by the low-voltage operation mode, the voltage (vrefb). 상기 기준전압(vref)과 저전압 동작모드 전압(vrefb)은, 통상의 기준전압 발생장치(도면에 도시안됨)에서 발생시킨 정상적인 동작 전압일때 발생되는 기준전압(vref)과 그 기준전압(vref)을 인버터를 통해 반전시켜 저전압 동작 전압(vrefb)으로 사용한 것이다. Said reference voltage (vref) and the low-voltage operation mode, the voltage (vrefb) is, the conventional reference voltage generating unit based on the voltage generated in which the normal operating voltage when generated in the (not shown in the figure) (vref) and the reference voltage (vref) by inverting through an inverter to use the low-voltage operating voltage (vrefb).

또한, 상기 인에이블 시점 제어부(200)는, 상기 펄스폭 제어부(100)와 동일한 구성으로서, 노어말 모드에서 상기 제4지연부(40)의 출력신호(cop4)를 상기 출력부(50)의 노아게이트(NOR4)로 전달하는 제4 패스 게이트(210)와, 저전압 동작 모드에서 상기 제4지연부(40)의 출력신호(cop4)를 상기 출력부(50)의 노아게이트(NOR4)로 전달하는 2단 구성의 제5, 제6패스 게이트(220)(230)로 구성된다. In addition, the phosphorus of the enable time of the controller 200, the pulse width control unit as a same configuration as that of 100, the fourth delay unit 40, the output section 50, an output signal (cop4) of the NOR end mode a fourth pass gate (210), passed from the low-voltage operation mode to the NOR gate (NOR4) of the output section 50, an output signal (cop4) of the fourth delay unit (40) to pass to the NOR gate (NOR4) the two-stage configuration in which 5, 6 consists of pass gates 220, 230.

이와 같이 구성된 본 발명은, 종래의 PSE회로에 있어서, PSE 펄스의 폭을 늘려주기 위한 펄스폭 제어부(100)와, PSE 펄스의 인에이블 시점을 지연시켜주는 인에이블 시점 제어부(200)가 추가되어 구성된 것이다. The present invention constructed in this manner is, in a conventional PSE circuit, a pulse width controller 100 to cycle to increase the width of the PSE pulse and the enable time of the controller 200 to delay the enable time of the PSE pulse is added it is configured.

노어말 모드에서는, 기준전압(vref)이 로우 신호("L")로 입력되고, 저전압 동작 전압(vrefb)은 하이 신호("H")로 입력된다. In the NOR-end mode, the reference voltage (vref) is input to a low signal ( "L"), low-voltage operating voltage (vrefb) is input to a high signal ( "H"). 이에따라 펄스폭 제어부(100)의 제1패스게이트(110)의 피모스 게이트(P110)와 앤모스 트랜지스터(N110)는 둘다 턴온 되어 제3지연부(30)의 신호를 제2노아게이트(NOR3)로 전달한다. Yiettara first PMOS gate (P110) and the NMOS transistor (N110) are both turned on and the third the signals of the delay section 30, second NOR gate (NOR3) of the pass gate 110 of the pulse width control unit 100 It is delivered to. 이때 제2, 제3 패스게이트(120(130)는 모두 오프 상태이다. The second and third pass gates (120 130 are all turned off.

만약, 저전압 모드가 되면, 상기 기준전압(vref)이 하이 신호("H")가 되고, 저전압 동작전압(vrefb)은 로우 신호("L")가 된다. If, when the low-voltage mode, the reference voltage (vref) is a high signal ( "H"), low-voltage operating voltage (vrefb) is a Low signal ( "L"). 이에따라 제1패스게이트(110)는 오프상태가 되고, 제2, 제3 패스게이트(120)(130)는 각각의 피모스 트랜지스터 및 앤모스 트랜지스터(P120, N120)(P130, N130)이 모두 턴온되면서 2단의 패스게이트를 통해서 상기 제3지연부(30)의 신호를 제2노아게이트(NOR2)로 전달하게 된다. Yiettara the first pass gate 110 is turned off, second, and third pass gates 120, 130 are all turned on at each of the PMOS transistor and NMOS transistor (P120, N120) (P130, N130) as it will pass the signal of the third delay unit 30 to the second NOR gate (NOR2) through the pass gate of the second stage.

따라서, 저전압 동작 모드에서는 2단의 패스게이트(120(130)를 통과하게 되므로 지연이 발생되어 펄스폭을 조절하게 되는 것이다. Therefore, in the low voltage mode of operation it is delayed because it passes through the pass gates (120 130 of the second stage is caused to be controlled by pulse width.

마찬가지로, 인에이블 시점 제어부(200)의 동작도 상기 펄스폭 제어부(100)와 동일하게 이루어지며, 정상전인 전압인 노어말 모드에서는 제4패스게이트(210)만 온 상태이고, 저전압 동작 모드에서는 제5, 제6패스게이트(220)(230)가 도통상태에 있게 되어 신호의 지연이 발생된다. Similarly, the operation of the enable time of the controller 200 also becomes the same place and the pulse width control unit 100, in the normal before the voltage of NOR end mode, the first four and only turned on pass gate 210, a low-voltage operation mode, the 5, the sixth pass gate is to be in a conduction state 220 230, the delay of the signal is generated. 따라서, 저전압 동작 모드에서 인에이블 시점을 지연시켜 출력부(50)로 전달하게 된다. Thus, by delaying the enable time in the low-voltage operation mode it is transmitted to the output unit 50.

도 4는 본 발명에 의한 PSE 회로의 동작 파형도이다. 4 is an operation waveform of the PSE circuit according to the present invention. 이에 나타난 바와 같이, PSE 펄스의 인에이블 시점에서의 DB/DBB 라인 전압차(Δdb)가 116mV이고, PSE 펄스 폭이 13.6ns가 된다. As shown in this, and the DB / DBB line voltage difference (Δdb) at the enable time of the pulse is 116mV PSE, the PSE is a pulse width 13.6ns. 따라서, 종래 회로의 동작 파형도인 도 2와 비교하여 볼때, PSE 펄스의 인에이블 시점에서의 DB/DBB 라인 전압차(Δdb)와, PSE 펄스 폭이 개선 되었음을 확인할 수 있다. Therefore, as compared with the conventional judging circuit 2 operating waveform diagram of the Figure, it can be confirmed with the PSE pulse DB / DBB line voltage difference (Δdb) at the enable time of PSE that the pulse width is improved.

한편, 본 발명의 다른 실시예로서, 상기 펄스 폭 제어부(100)와, 상기 인에이블 시점 제어부(200)는 각각 패스 게이트 대신에 노아게이트나 낸드 게이트를 사용해서도 구현할수 있다. On the other hand, according to another embodiment of the present invention, can be also implemented using the the pulse width controller 100, a NOR gate or a NAND gate instead of each pass-gate is the enable time of the controller 200.

도 5는 본 발명의 다른 실시예를 보인 PSE 발생회로도이다. 5 is a circuit diagram illustrating PSE occurrence of another embodiment of the present invention.

상기 펄스폭 제어부(100)는, 상기 지연부(30)의 출력신호(cop3)를 반전시키는 인버터(I110)와, 그 인버터(I110)의 출력신호와 상기 정상 모드의 기준전압(vref)을 노아 조합하여 상기 제2노아 게이트(NOR2)로 전달하는 노아게이트(NOR110)와, 상기 지연부(30)의 출력신호(cop3)와 저전압 모드의 기준전압(vrefb)을 노아 조합하는 노아게이트(NOR120)와, 그 노아 게이트(NOR120)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 제2노아게이트(NOR2)로 전달하는 노아게이트(NOR130)로 구성된다. The pulse width control unit 100, Noah, the output signal output signal and a reference voltage (vref) of the normal mode of the inverter (I110) and the inverter (I110) for inverting the (cop3) of the delay section 30 and a NOR gate (NOR110) to combine the second pass to the NOR gate (NOR2), NOR gate (NOR120) of quinoa combining the output signal (cop3) and a low-voltage mode of the reference voltage (vrefb) of the delay section 30 and, that consists of a NOR gate (NOR130) the output signal and a reference voltage (vrefb) of the low-voltage mode of the NOR gate (NOR120) by Noah combination of the second pass to the NOR gate (NOR2).

상기 인에이블 시점 제어부(200)는, 상기 제4지연부(40)의 출력신호(cop4)를 반전시키는 인버터(I210)와, 그 인버터(I210)의 출력신호와 상기 정상 모드의 기준전압(vref)을 노아 조합하여 상기 출력부(50)의 제4노아 게이트(NOR4)로 전달하는 노아게이트(NOR210)와, 상기 제4지연부(40)의 출력신호(cop4)와 저전압 모드의 기준전압(Vrefb)을 노아 조합하는 노아게이트(NOR220)와, 그 노아 게이트(NOR220)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 출력부(50)의 제4노아게이트(NOR4)로 전달하는 노아게이트(NOR230)로 구성된다. The enable time control section 200, the fourth delay unit 40 and the inverter (I210) for inverting the output signal (cop4) of the inverter (I210), the reference voltage (vref of the output signal and the normal mode of ), the fourth reference voltage of the NOR gate (NOR4), NOR gate (NOR210) and an output signal (cop4) of said fourth delay section 40 and the low-voltage mode to pass to the output section 50 to the quinoa combination ( and a NOR gate (NOR220) of quinoa combining Vrefb), the fourth NOR gate of the NOR gate (the output signal and the low-voltage mode, the reference voltage (vrefb) quinoa combined to the output section (50 to the NOR220)) (NOR4) It consists of a NOR gate (NOR230) to pass to. 여기서 미설명부호 N140, N240은 각각 다이오드 역할로서 풀다운을 위한 앤모스 트랜지스터이다. Here, reference numeral N140, N240 is a NMOS transistor for pull-down as each diode role.

이와 같은 구성은 상기 제1실시예(도 3)의 패스게이트를 사용한 것과 동일한 기능을 수행한다. This configuration performs the same function as that used for pass-gate of the first embodiment (Fig. 3). 즉, 정상 모드에서 기준전압(vref)이 로우신호가 되면, 저전압 모드의 기준전압(vrefb)은 하이신호가 된다. That is, when the reference voltage (vref) in the normal mode is at a low signal, the reference voltage (vrefb) of the low-voltage mode is a High signal. 그러므로 정상 전압에서 동작될때에는, 노아게이트(NOR110)(NOR210)가 각각 동작되어 앞단의 신호를 뒷단으로 전달한다. Therefore, when the operation is in the normal voltage, the NOR gate (NOR110) (NOR210) are each operation delivers a signal to the front end of the rear end. 이에 반해 저전압 동작시에는 저전압 모드의 기준전압(vrefb)이 로우신호가 되고 정상모드의 기준전압(vref)이 하이신호가 되므로, vrefb에 의해 제어되는 2개의 노아게이트(NOR120, NOR130)(NOR220, NOR230)가 각각 동작되어 앞단의 신호를 뒷단으로 전달하게 된다. On the other hand, during low-voltage operation, since the reference voltage (vref) of the reference voltage (vrefb) of the low-voltage mode and the low signal in normal mode is the high signal, the two NOR gate (NOR120, NOR130) which is controlled by the vrefb (NOR220, NOR230) are each operation and delivers a signal to the front end of the rear end. 따라서, 저전압 동작시에 펄스폭 제어부(100)와 인에이블 시점 제어부(200)가 각각 2단의 노아게이트를 통해서 신호를 다음단에 전달하기 때문에 그만큼의 지연이 발생되면서, 펄스폭을 넓게하여 주고 아울러 인에이블 시점이 지연되므로 DB/DBB라인의 전압 차이가 커져서 동작점이 안정하게 된다. Thus, while the much delay for generating a signal through the NOR gate of the pulse width control unit 100 at the time of low-voltage operation and the enable time of the controller 200 are each two-stage since the transfer to the next stage, a wider pulse width giving the in addition, because of the enable time of the delay is large, the voltage difference DB / DBB line operating point stable.

도 6은 본 발명의 또다른 실시예를 보인 PSE 발생회로도이다. 6 is a circuit diagram showing a generation PSE further embodiment of the invention.

상기 펄스폭 제어부(100)는, 상기 지연부(30)의 출력신호(cop3)와 상기 정상 모드의 기준전압(vref)을 낸드 조합하는 낸드게이트(NAND110)와, 그 낸드게이트(NAND110)의 출력신호를 반전시켜 상기 제2노아 게이트(NOR2)로 전달하는 인버터(I110)와, 상기 지연부(30)의 출력신호(cop3)와 저전압 모드의 기준전압(Vrefb)을 노아 조합하는 낸드게이트(NAND120)와, 그 낸드 게이트(NAND120)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 낸드 조합하여 상기 제2노아게이트(NOR2)로 전달하는 낸드게이트(NAND130)로 구성된다. The pulse width control unit 100, the output of the output signal (cop3) and NAND gate (NAND110) to NAND combination of a reference voltage (vref) of the normal mode, and the NAND gate (NAND110) of the delay section 30 by inverting the signal of the second NAND gate (NAND120 to Noah and inverter (I110) to pass the gate (NOR2), quinoa combining the output signal (cop3) and a low-voltage mode of the reference voltage (Vrefb) of the delay section 30 ) and, that to the NAND-NAND gate (the output signal and the low-voltage mode, the reference voltage (vrefb) of NAND120) combining the second consists of a NAND gate (NAND130) to pass to the NOR gate (NOR2).

상기 인에이블 시점 제어부(200)는, 상기 제4지연부(40)의 출력신호(cop4)와 상기 정상 모드의 기준전압(vref)을 낸드 조합하는 낸드게이트(NOR210)와, 그 낸드 게이트(NAND210)의 출력신호를 반전시켜 상기 출력부(50)의 제4노아게이트(NOR4)로 전달하는 인버터(I210)와, 상기 제4지연부(40)의 출력신호(cop4)와 저전압 모드의 기준전압(Vrefb)을 낸드 조합하는 낸드게이트(NAND220)와, 그 낸드 게이트(NAND220)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 출력부(50)의 제4노아게이트(NOR4)로 전달하는 낸드게이트(NAND230)로 구성된다. The enable time control section 200, the fourth output signal (cop4) and NAND gate (NOR210) to NAND combination of a reference voltage (vref) of the normal mode, the delay unit 40, the NAND gate (NAND210 ) by inverting the output signal 4 Noah and inverter (I210) to pass the gate (NOR4), the fourth delay unit (the reference voltage of the output signal (cop4) and a low-voltage mode at 40) of the output section 50 of the and (vrefb) NAND combination of a NAND gate (NAND220) to a, the NAND fourth gate (NAND220) output signal and the low-voltage mode, the output section 50, a reference voltage (vrefb) by Noah combination of the NOR gate (NOR4 ) consists of a NAND gate (NAND230) to pass to.

이와 같은 구성은 상기 제1실시예(도 3)의 패스게이트를 사용한 것과 동일한 기능을 수행한다. This configuration performs the same function as that used for pass-gate of the first embodiment (Fig. 3). 즉, 정상 모드에서 기준전압(vref)이 로우신호가 되면, 저전압 모드의 기준전압(vrefb)은 하이신호가 된다. That is, when the reference voltage (vref) in the normal mode is at a low signal, the reference voltage (vrefb) of the low-voltage mode is a High signal. 그러므로 정상 전압에서 동작될때에는, 낸드게이트(NAND110)(NAND210)가 각각 동작되어 앞단의 신호를 뒷단으로 전달한다. Therefore, when the operation is in the normal voltage, a NAND gate (NAND110) (NAND210) are each operation delivers a signal to the front end of the rear end. 이에 반해 저전압 동작시에는 저전압 모드의 기준전압(vrefb)이 로우신호가 되고 정상모드의 기준전압(vref)이 하이신호가 되므로, vrefb에 의해 제어되는 2개의 낸드 게이트(NAND120, NAND130)(NAND220, NAND230)이 각각 동작되어 앞단의 신호를 뒷단으로 전달하게 된다. On the other hand, during low-voltage operation, since the reference voltage (vref) of the reference voltage (vrefb) of the low-voltage mode and the low signal in normal mode is the high signal, the two NAND gates (NAND120, NAND130) which is controlled by the vrefb (NAND220, NAND230) are each operation and delivers a signal to the front end of the rear end. 따라서, 저전압 동작시에 펄스폭 제어부(100)와 인에이블 시점 제어부(200)가 각각 2단의 낸드게이트를 통해서 신호를 다음단에 전달하기 때문에 그만큼의 지연이 발생되면서, 펄스폭을 넓게하여 주고 아울러 인에이블 시점이 지연되므로 DB/DBB라인의 전압 차이가 커져서 동작점이 안정하게 된다. Thus, while the much delay for generating a signal through a NAND gate of the pulse width control unit 100, and the enable time of the controller 200 are each two-stage during low-voltage operation since the delivery to the next stage, a wider pulse width giving the in addition, because of the enable time of the delay is large, the voltage difference DB / DBB line operating point stable.

상기에서 설명한 바와 같이, 본 발명은, 동작전압이 낮은 경우 펄스폭 제어 및 인에이블 시점을 제어하도록 함으로써, 종래의 회로에 비해 DB/DBB 라인 전압차(Δdb)와, PSE 펄스 폭을 개선한 효과가 있다. As described above, the present invention, the operation voltage is lower case by ensuring that controls the pulse width control and the enable time, DB / DBB line voltage difference (Δdb) and, PSE improved pulse width effect compared with the conventional circuit a. 이에따라 본 발명은 SRAM, DRAM, FLASH 등의 메모리 반도체 디바이스에 적용이 가능하며, 동작 전압의 범위가 넓은 와이드 볼테지(Wide Voltage)형 디바이스에 적합한 효과가 있다. Yiettara present invention can be applied to a semiconductor memory device such as SRAM, DRAM, FLASH, and there is a range of operating voltages for large wide bolte support (Wide Voltage) type device effects.

Claims (8)

  1. 펄스 이퀄라이징 신호(peq 신호)와 데이터 이퀄라이징 신호(deq 신호)를 입력받는 제1노아게이트와, 그 제1노아게이트의 신호를 순차로 지연시키는 제1,제2,제3지연부와, 상기 제3지연부의 지연신호(cop3)를 상기 peq신호와 노아 조합 프리_펄스드 센스 인에이블 신호(pre_pse 신호)로 출력하는 제2노아게이트와, 그 pre_pse 신호와, 상기 peq신호 및 반전 입력받은 쓰기 인에이블 버퍼신호(web 신호)를 노아 조합하는 제3노아게이트와, 그 제3노아게이트의 신호를 지연시키는 제4지연부와, 그 제4지연부의 지연신호(cop4)와 칩선택신호(csb) 및 상기 pre_pse신호를 제4노아게이트를 통해 조합하여 버퍼링후 펄스드 센스 인에이블 신호(pse 신호)를 출력하는 출력부로 구성된 펄스드 센스 인에이블 신호(pse)를 출력하는 회로에 있어서, A first NOR gate receiving the pulse equalization signal (peq signal) and a data equalizing signal (deq signal), a first, a second, a third delay unit, said first delaying the signal of the first NOR gate are sequentially wherein the third delay unit delays the signal (cop3) peq signal and quinoa combined pre _ pulsed sense of the second NOR gate which outputs the enable signal (pre_pse signal), the pre_pse signal, the writing the received peq signal and the inverting input enable buffer signal a third NOR gate, and the third the fourth delay unit, the fourth delay unit delays the signal (cop4) and a chip select signal (csb) for delaying the signal of the NOR gate to Noah combining (web signals) and in the circuit which outputs a pulse de sense enable signal (pse) configured to signal the pre_pse claim 4 as an output by combining through NOR gate outputs an enable signal (signal pse) pulsed sense after the buffering,
    전원전압이 낮아질 경우 센스앰프의 안정적인 동작을 위해 줄어드는 펄스드 센스 인에이블 신호(PSE)의 펄스 폭을 확장시켜 주는 펄스폭 제어수단과; Pulse width control means that extends the pulse width of the pulse decreases de sense enable signal (PSE) for stable operation of the sense amplifier when a drop in the supply voltage;
    PSE 펄스의 인에이블 시점을 DB/DBB 라인의 전압 차이가 충분히 벌어지는 시점으로 동작점을 맞추기 위해 지연시켜 주는 인에이블 시점 제어수단을 더 포함시켜 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. PSE pulses of the enable time DB / further comprising an enable time of the control means the voltage difference between the DBB line is that sufficiently takes place delayed in order to meet the operating point to a point by Pulsed sense enable signal (PSE), characterized in that consisting of generating circuit.
  2. 제 1 항에 있어서, 상기 펄스폭 제어수단은, According to claim 1, wherein said pulse width control means includes:
    정상적인 전원전압에 의해 동작되는 노어말 모드에서 상기 지연부의 출력신호(cop3)를 상기 제2노아게이트로 전달하는 제1 패스 게이트(110)와, In the NOR-end mode, it operated by a normal power supply voltage and the first pass gate 110 to the second NOR gate to transfer the output signal (cop3) of said delay,
    저전압 전원전압에서 동작되는 저전압 모드에서 상기 지연부의 출력신호(cop3)를 지연시켜 상기 제2노아게이트로 전달하는 2단 구성의 제2, 제3패스 게이트(120)(130)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. In the low voltage mode to be operated at a low voltage power supply voltage, wherein by delaying the output signal (cop3) of said delay consisting of the second and third pass gates (120, 130) of the two-stage configuration in which the second transfer to the NOR gate pulsed sense enable signal (PSE) generating circuit.
  3. 제 1 항에 있어서, 상기 인에이블 시점 제어부(200)는, The method of claim 1 wherein the enable timing control unit 200,
    노어말 모드에서 상기 제4지연부(40)의 출력신호(cop4)를 상기 출력부(50)의 노아게이트(NOR4)로 전달하는 제4 패스 게이트(210)와, And a fourth pass gate (210) for delivering an output signal (cop4) of the fourth delay unit 40 to the NOR gate (NOR4) of the output section 50 in the NOR-end mode,
    저전압 동작 모드에서 상기 제4지연부(40)의 출력신호(cop4)를 상기 출력부(50)의 노아게이트(NOR4)로 전달하는 2단 구성의 제5, 제6패스 게이트(220)(230)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. In the low-voltage operation mode, wherein the two-stage configuration to deliver the output signal (cop4) of the fourth delay unit 40 to the NOR gate (NOR4) of the output section 50, the fifth, the sixth pass gate (220, 230 ) of pulse de-sense, characterized in that consists of the enable signal (PSE) generating circuit.
  4. 제 2 항 또는 제 3항중 어느 한 항에 있어서, According to claim 2 or claim 3, wherein any one of,
    상기 제1 내지 제6 패스 게이트는, It is the first to sixth pass gate,
    피모스 트랜지스터와 앤모스 트랜지스터가 서로 마주보게 접속된 쌍으로 이루어지고, A PMOS transistor and an NMOS transistor made of a connected pair facing each other,
    상기 제1패스게이트 및 제4패스게이트의 피모스 트랜지터와 상기 제2, 제3, 제5, 제6패스게이트의 앤모스 트랜지스터는, 노어말 모드에서의 기준전압(vref)에 의해 제어되고, The first pass gate and a four-pass-gate PMOS transient jitter and the second, the third, the fifth, and the sixth of the pass-gate NMOS transistor is controlled by a reference voltage (vref) of the NOR end mode ,
    상기 제1패스게이트 및 제4패스게이트의 앤모스 트랜지터와 상기 제2, 제3, 제5, 제6패스게이트의 피모스 트랜지스터는, 상기 기준전압(vref)을 반전 시킨 저전압 동작 모드의 기준전압(vrefb)에 의해 제어되도록 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. Above that of the first pass gate and a fourth NMOS transient jitter of the pass gate second, third, fifth, six pass-gate PMOS transistor is based on the low-voltage operation mode by inverting said reference voltage (vref) in that is configured to be controlled by the voltage (vrefb), characterized pulsed sense enable signal (PSE) generating circuit.
  5. 제 1 항에 있어서, 상기 펄스폭 제어부는, The method of claim 1, wherein the pulse width control unit,
    상기 제3지연부의 출력신호(cop3)를 반전시키는 인버터(I110)와, 그 인버터(I110)의 출력신호와 상기 정상 모드의 기준전압(vref)을 노아 조합하여 상기 제2노아 게이트(NOR2)로 전달하는 노아게이트(NOR110)와, 상기 제3지연부의 출력신호(cop3)와 저전압 모드의 기준전압(Vrefb)을 노아 조합하는 노아게이트(NOR120)와, 그 노아 게이트(NOR120)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 제2노아게이트(NOR2)로 전달하는 노아게이트(NOR130)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. The inverter (I110) and the inverter (I110) output signal and to Noah combining reference voltage (vref) of the normal mode, the second NOR gate (NOR2) for inverting the third delay unit output signal (cop3) and a NOR gate (NOR110) to pass, and an output signal of the third delay unit output signal (cop3) and NOR gate (NOR120) of quinoa combining reference voltage (Vrefb) of the low-voltage mode, and the NOR gate (NOR120) the of quinoa to a combination of a low-voltage mode of the reference voltage (vrefb) the second quinoa to pass the gate (NOR2), characterized in that consisting of a NOR gate (NOR130) pulsed sense enable signal (PSE) generating circuit.
  6. 제 1 항에 있어서, 상기 인에이블 시점 제어부(200)는, The method of claim 1 wherein the enable timing control unit 200,
    상기 제4지연부의 출력신호(cop4)를 반전시키는 인버터(I210)와, 그 인버터(I210)의 출력신호와 상기 정상 모드의 기준전압(vref)을 노아 조합하여 상기 출력부의 제4노아 게이트(NOR4)로 전달하는 노아게이트(NOR210)와, 상기 제4지연부의 출력신호(cop4)와 저전압 모드의 기준전압(Vrefb)을 노아 조합하는 노아게이트(NOR220)와, 그 노아 게이트(NOR220)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 출력부의 제4노아게이트(NOR4)로 전달하는 노아게이트(NOR230)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. And an inverter (I210) for inverting the output signal (cop4) of said fourth delay, the inverter (I210) a fourth NOR gate (NOR4 combination quinoa the output signal and a reference voltage (vref) of the normal mode, the output of the ) output of the NOR gate (NOR210) and the fourth delay unit output signal (cop4) and the NOR gate (NOR220) of quinoa combining reference voltage (Vrefb) of the low-voltage mode, the NOR gate (NOR220) to pass to the signal and the low-voltage mode, the reference voltage (vrefb) Noah combination with the output of the fourth NOR gate (NOR4) NOR gate (NOR230) pulsed sense enable signal (PSE), characterized in that consisting of a generating circuit to pass to the.
  7. 제 1 항에 있어서, 상기 펄스폭 제어부(100)는, The method of claim 1, wherein the pulse width control unit 100,
    상기 제3지연부의 출력신호(cop3)와 상기 정상 모드의 기준전압(vref)을 낸드 조합하는 낸드게이트(NAND110)와, 그 낸드게이트(NAND110)의 출력신호를 반전시켜 상기 제2노아 게이트(NOR2)로 전달하는 인버터(I110)와, 상기 제3지연부의 출력신호(cop3)와 저전압 모드의 기준전압(Vrefb)을 노아 조합하는 낸드게이트(NAND120)와, 그 낸드 게이트(NAND120)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 낸드 조합하여 상기 제2노아게이트(NOR2)로 전달하는 낸드게이트(NAND130)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. And a NAND gate (NAND110) to NAND combination of a reference voltage (vref) of the third delay unit output signal (cop3) and the normal mode, inverting the output signal of the NAND gate (NAND110) and the second NOR gate (NOR2 ) and the inverter (I110) to pass into, and an output signal of the third delay unit output signal (cop3) and NAND gate (NAND120 to Noah combining reference voltage (Vrefb) of the low voltage mode), and the NAND gate (NAND120) It said second NOR gate (NOR2) NAND gates (NAND130) pulsed sense enable signal (PSE), characterized in that consisting of a generator circuit for delivering to the NAND combining the reference voltage (vrefb) of the low-voltage mode.
  8. 제 1 항에 있어서, 상기 인에이블 시점 제어부(200)는, The method of claim 1 wherein the enable timing control unit 200,
    상기 제4지연부의 출력신호(cop4)와 상기 정상 모드의 기준전압(vref)을 낸드 조합하는 낸드게이트(NOR210)와, 그 낸드 게이트(NAND210)의 출력신호를 반전시켜 상기 출력부의 제4노아게이트(NOR4)로 전달하는 인버터(I210)와, 상기 제4지연부의 출력신호(cop4)와 저전압 모드의 기준전압(Vrefb)을 낸드 조합하는 낸드게이트(NAND220)와, 그 낸드 게이트(NAND220)의 출력신호와 상기 저전압 모드의 기준전압(vrefb)을 노아 조합하여 상기 출력부의 제4노아게이트(NOR4)로 전달하는 낸드게이트(NAND230)로 구성된 것을 특징으로 하는 펄스드 센스 인에이블 신호(PSE) 발생 회로. Said first NAND gate (NOR210) and, that by inverting the output signal of the NAND gate (NAND210) of claim wherein the output of four NOR gate to a NAND combining four delay unit output signal (cop4) and a reference voltage (vref) of the normal mode, an inverter for transmitting a (NOR4) (I210), an output of the fourth delay unit output signal (cop4) and NAND gate (NAND220) of NAND combining the reference voltage (Vrefb) of the low-voltage mode, and the NAND gate (NAND220) signal and the low-voltage mode, the reference voltage (vrefb) quinoa combination of NAND gates (NAND230) pulsed sense enable signal (PSE), characterized in that consists of passing a fourth NOR gate (NOR4) the output of the generator .
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US7315198B2 (en) 2004-10-20 2008-01-01 Samsung Electronics Co., Ltd. Voltage regulator
RU2493759C2 (en) * 2011-07-11 2013-09-27 Сун Ён ЧХАН Method for fabrication of false nail with 3d decoration

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