KR20040004866A - Method for forming trench type isolation layer in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를 위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다. 본 발명은 트렌치 매립 절연막의 평탄화를 위한 CMP 공정의 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다. 본 발명은 패드 질화막 상에 추가적으로 폴리실리콘막을 형성한 후, 트렌치 식각을 수행한다. 즉, 트렌치 마스크 패턴으로 패드 산화막/패드 질화막/폴리실리콘막의 구조를 적용한다. 이 경우, 트렌치 매립 산화막의 평탄화를 위한 CMP 공정시 폴리실리콘막을 연마 정지막으로 사용한 후, 잔류하는 폴리실리콘막을 제거하면 후속 패드 질화막 제거 공정시 패드 질화막을 균일하게 제거할 수 있게 된다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film. SUMMARY OF THE INVENTION An object of the present invention is to provide a method of forming a trench type isolation layer for a semiconductor device capable of securing a margin of a CMP process for planarization of a trench filling insulating film. According to the present invention, a polysilicon film is additionally formed on the pad nitride film, and then trench etching is performed. That is, the structure of the pad oxide film / pad nitride film / polysilicon film is applied to the trench mask pattern. In this case, when the polysilicon film is used as the polishing stop film during the CMP process for planarization of the trench buried oxide film, the remaining polysilicon film is removed to uniformly remove the pad nitride film during the subsequent pad nitride film removing process.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 소자간의 전기적 분리를위한 소자분리 공정에 관한 것이며, 더 자세히는 트렌치형 소자분리막 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly, to a device isolation process for electrical separation between devices, and more particularly, to a method of forming a trench type device isolation film.
전통적인 소자분리 공정인 실리콘국부산화(LOCOS) 공정은 근본적으로 버즈비크(Bird's beak)로부터 자유로울 수 없으며, 버즈비크에 의한 활성영역의 감소로 인하여 초고집적 반도체 소자에 적용하기 어렵게 되었다.The silicon isolation process (LOCOS) process, which is a traditional device isolation process, cannot fundamentally be free from Bird's beak and is difficult to apply to ultra-high density semiconductor devices due to the reduction of the active area caused by Buzzbeek.
한편, 트렌치 소자분리(shallow trench isolation, STI) 공정은 반도체 소자의 디자인 룰(design rule)의 감소에 따른 필드 산화막의 열화와 같은 공정의 불안정 요인을 근본적으로 해결할 수 있고, 활성영역의 확보에 유리한 소자분리 공정으로 부각되고 있으며, 향후 1G DRAM 또는 4G DRAM급 이상의 초고집적 반도체 소자 제조 공정에의 적용이 유망한 기술이다.Meanwhile, the trench trench isolation (STI) process can fundamentally solve instability factors such as deterioration of the field oxide film due to the reduction of the design rule of the semiconductor device, and is advantageous for securing the active region. It is emerging as a device separation process, and it is a promising technology to be applied to an ultra-high density semiconductor device manufacturing process of 1G DRAM or 4G DRAM level in the future.
종래의 STI 공정은 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하고, 이를 선택 식각하여 트렌치 마스크를 형성한 다음, 패터닝된 패드 질화막을 식각 마스크로 사용하여 실리콘 기판을 건식 식각함으로써 트렌치를 형성하고, 계속하여 측벽 열산화 공정을 실시하고, 고밀도플라즈마(high density plasma, HDP) 산화막을 증착하여 트렌치를 매립하고, 화학·기계적 연마(chemical mechanical polishing, CMP) 공정을 실시하여 평탄화를 이룬 다음, 패드 질화막 및 패드 산화막을 제거하여 소자분리막을 형성하게 된다.In the conventional STI process, a trench is formed by forming a pad oxide film and a pad nitride film on a silicon substrate, selectively etching the trench mask to form a trench mask, and then dry etching the silicon substrate using the patterned pad nitride film as an etching mask, Subsequently, a sidewall thermal oxidation process is performed, a high density plasma (HDP) oxide film is deposited to fill the trench, and a chemical mechanical polishing (CMP) process is performed to planarize the pad nitride film. And removing the pad oxide layer to form an isolation layer.
전술한 바와 같이 STI 공정에서는 주로 갭-필 산화막으로 HDP 산화막을 사용하고 있는 바, HDP 산화막은 스텝-커버리지가 우수한 반면 증착 프로파일 자체에 단차가 큰 단점이 있다. 한편, 메모리 소자를 예로 들어, 하나의 소자 내에도 메모리 셀 영역과 같이 소자분리 영역 및 활성 영역의 폭이 좁은 부분이 있는 반면, 주변회로 영역과 같이 소자분리 영역 및 활성 영역의 폭이 넓은 부분이 존재하기 마련이다. 통상적으로, HDP 산화막을 증착하게 되면, 좁은 활성 영역에 증착되는 높이 보다 넓은 활성 영역 상부에 증착되는 높이가 높게 나타난다. 따라서, 종래에는 이러한 HDP 산화막의 단차를 줄이기 위하여 상대적으로 토폴로지가 낮은 부분을 마스킹한 상태에서 상대적으로 토폴로지가 높은 HDP 산화막을 선택적으로 식각한 후 후속 CMP 공정을 진행해 왔다.As described above, in the STI process, an HDP oxide film is mainly used as a gap-fill oxide film, and the HDP oxide film has excellent step-coverage, but has a large step in the deposition profile itself. On the other hand, taking a memory device as an example, there is a narrow portion of the device isolation region and the active region, such as the memory cell region within a single device, while a wide portion of the device isolation region and the active region, such as the peripheral circuit region It will exist. In general, when the HDP oxide film is deposited, the height deposited over the wide active area is higher than the height deposited in the narrow active area. Therefore, in order to reduce the step of the HDP oxide film, a relatively high topology HDP oxide film is selectively etched in a state where a relatively low topology is masked, and then a subsequent CMP process is performed.
그러나, 패턴 밀도에 따른 연마 속도의 차이 때문에 HDP 산화막의 평탄화를 위한 CMP 공정시 공정 마진이 부족하여 활성 영역 및 소자분리막의 손실이 발생하거나 패드 질화막이 잔류하는 문제점이 있었다.However, due to the difference in polishing rate according to the pattern density, there is a problem in that the process margin is insufficient in the CMP process for planarization of the HDP oxide film, so that the loss of the active region and the device isolation film occurs or the pad nitride film remains.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 트렌치 매립 절연막의 평탄화를 위한 CMP 공정의 마진을 확보할 수 있는 반도체 소자의 트렌치형 소자분리막 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for forming a trench type isolation layer for a semiconductor device that can secure a margin of the CMP process for planarization of the trench filling insulating film. .
도 1 내지 도 7은 본 발명의 일 실시예에 따른 STI 공정도.1 to 7 are STI process diagram according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
10 : 실리콘 기판10: silicon substrate
11 : 패드 산화막11: pad oxide film
12 : 패드 질화막12: pad nitride film
13 : 폴리실리콘막13: polysilicon film
14, 16 : 포토레지스트 패턴14, 16: photoresist pattern
15 : HDP 산화막15: HDP oxide film
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 실리콘 기판 상에 패드 산화막 및 패드 질화막을 형성하는 단계; 상기 패드 질화막 상에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막, 상기 패드 질화막, 상기 패드산화막을 선택적으로 식각하여 트렌치 마스크 패턴을 형성하는 단계; 노출된 상기 실리콘 기판을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치가 형성된 전체 구조 상부에 트렌치 매립 절연막을 형성하는 단계; 상기 폴리실리콘막을 연마 정지막으로 사용하여 상기 트렌치 매립 절연막의 화학·기계적 연마 공정을 수행하는 단계; 잔류하는 상기 폴리실리콘막을 제거하는 단계; 및 상기 패드 질화막 및 상기 패드 산화막을 제거하는 단계를 포함하는 반도체 소자의 트렌치형 소자분리막 형성방법이 제공된다.According to an aspect of the present invention for achieving the above technical problem, forming a pad oxide film and a pad nitride film on a silicon substrate; Forming a polysilicon film on the pad nitride film; Selectively etching the polysilicon layer, the pad nitride layer, and the pad oxide layer to form a trench mask pattern; Selectively etching the exposed silicon substrate to form a trench; Forming a trench filling insulating layer on the entire structure in which the trench is formed; Performing a chemical and mechanical polishing process of the trench filling insulating film using the polysilicon film as a polishing stop film; Removing the remaining polysilicon film; And removing the pad nitride film and the pad oxide film.
본 발명은 패드 질화막 상에 추가적으로 폴리실리콘막을 형성한 후, 트렌치 식각을 수행한다. 즉, 트렌치 마스크 패턴으로 패드 산화막/패드 질화막/폴리실리콘막의 구조를 적용한다. 이 경우, 트렌치 매립 산화막의 평탄화를 위한 CMP 공정시 폴리실리콘막을 연마 정지막으로 사용한 후, 잔류하는 폴리실리콘막을 제거하면 후속 패드 질화막 제거 공정시 패드 질화막을 균일하게 제거할 수 있게 된다.According to the present invention, a polysilicon film is additionally formed on the pad nitride film, and then trench etching is performed. That is, the structure of the pad oxide film / pad nitride film / polysilicon film is applied to the trench mask pattern. In this case, when the polysilicon film is used as the polishing stop film during the CMP process for planarization of the trench buried oxide film, the remaining polysilicon film is removed to uniformly remove the pad nitride film during the subsequent pad nitride film removing process.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 1 내지 도 7은 본 발명의 일 실시예에 따른 STI 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1 to 7 illustrate an STI process according to an embodiment of the present invention, which will be described with reference to the following.
본 실시예에 따른 STI 공정은 우선, 도 1에 도시된 바와 같이 실리콘 기판(10) 표면을 열산화시켜 50∼200Å 두께의 패드 산화막(11)을 형성하고, 그 상부에 500∼2500Å의 두께의 패드 질화막(12)과 1000∼5000Å의 두께의 폴리실리콘막(13)을 차례로 증착한 다음, 포토레지스트를 도포하고 트렌치 마스크(소자분리 마스크)를 이용한 노광 및 현상 공정을 통해 폴리실리콘막(14) 상에 포토레지스트 패턴(14)을 형성한다.In the STI process according to the present embodiment, first, as shown in FIG. 1, the surface of the silicon substrate 10 is thermally oxidized to form a pad oxide film 11 having a thickness of 50 to 200 kPa, and a thickness of 500 to 2500 kPa is formed thereon. After depositing the pad nitride film 12 and the polysilicon film 13 having a thickness of 1000 to 5000 kPa in sequence, the polysilicon film 14 is applied through a photoresist and an exposure and development process using a trench mask (element isolation mask). The photoresist pattern 14 is formed on it.
다음으로, 도 2에 도시된 바와 같이 포토레지스트 패턴(14)을 식각 베리어로 사용하여 폴리실리콘막(13), 패드 질화막(12), 패드 산화막(11)을 차례로 식각하고, 잔류하는 포토레지스트 패턴(14)을 제거한 다음, 폴리실리콘막(13)을 식각 베리어로 사용하여 실리콘 기판(10)을 2000∼5000Å 깊이로 건식 식각함으로써 트렌치를 형성한다.Next, as illustrated in FIG. 2, the polysilicon film 13, the pad nitride film 12, and the pad oxide film 11 are sequentially etched using the photoresist pattern 14 as an etching barrier, and the remaining photoresist pattern is etched. After removing (14), the trench is formed by dry etching the silicon substrate 10 to a depth of 2000 to 5000 microseconds using the polysilicon film 13 as an etching barrier.
계속하여, 도 3에 도시된 바와 같이 전체 구조 상부에 HDP 산화막(15)을 증착하여 트렌치 갭-필을 이룬 다음, HDP 산화막(15)의 토폴로지가 낮은 영역에 포토레지스트 패턴(16)을 형성한다.Subsequently, as shown in FIG. 3, the HDP oxide layer 15 is deposited on the entire structure to form a trench gap-fill, and then the photoresist pattern 16 is formed in a region where the topology of the HDP oxide layer 15 is low. .
이어서, 도 4에 도시된 바와 같이 포토레지스트 패턴(16)을 식각 베리어로 사용하여 노출된 HDP 산화막(15)의 일부를 건식 식각 방식으로 제거한 다음, 잔류하는 포토레지스트 패턴(16)을 제거한다. 이때, 식각 타겟은 노출된 HDP 산화막(15)이 토폴로지가 낮은 부분의 높이만큼 잔류하도록 조절하는 것이 바람직하다.Subsequently, a portion of the exposed HDP oxide film 15 is removed by dry etching using the photoresist pattern 16 as an etching barrier as shown in FIG. 4, and then the remaining photoresist pattern 16 is removed. At this time, the etching target is preferably adjusted so that the exposed HDP oxide layer 15 remains as high as the height of the low topology.
다음으로, 도 5에 도시된 바와 같이 CMP 공정을 실시하여 HDP 산화막(15)을 평탄화시킨다. 이때, CMP 공정은 폴리실리콘막(13)을 연마 정지막으로 사용하여 진행하며, 연마 과정에서 폴리실리콘막(13)의 일부 두께가 제거되어 가장 두꺼운 부분이 1000Å 정도 잔류되도록 하는 것이 바람직하다.Next, as shown in FIG. 5, the CMP process is performed to planarize the HDP oxide film 15. In this case, the CMP process is performed using the polysilicon film 13 as the polishing stop film, and it is preferable that some thickness of the polysilicon film 13 is removed in the polishing process so that the thickest portion is left at about 1000 kPa.
계속하여, 도 6에 도시된 바와 같이 잔류하는 폴리실리콘막(13)을 습식 식각 방식으로 제거한다. 이때, 폴리실리콘막(13)의 제거를 위한 습식 식각 타겟은 가장 두꺼운 부분을 기준으로 하여 1000Å 이상으로 설정하는 것이 바람직하다.Subsequently, as shown in FIG. 6, the remaining polysilicon film 13 is removed by a wet etching method. At this time, the wet etching target for removing the polysilicon film 13 is preferably set to 1000 kPa or more based on the thickest portion.
이어서, 도 7에 도시된 바와 같이 질화막 식각 용액(예컨대, 인산 용액)을 사용하여 노출된 패드 질화막(12)을 습식 제거한다.Subsequently, as shown in FIG. 7, the exposed pad nitride layer 12 is wet removed using a nitride layer etching solution (eg, a phosphoric acid solution).
이후, 패드 산화막(11)을 습식 제거하여 STI 공정을 완료한다.Thereafter, the pad oxide layer 11 is wet removed to complete the STI process.
전술한 바와 같이 본 실시예에 따른 STI 공정에서는 기존과 같이 패드 질화막을 연마 정지막으로 사용하여 트렌치 매립 절연막의 CMP를 수행하지 않고, 패드 질화막 상에 폴리실리콘막을 추가로 증착하여 폴리실리콘막을 CMP 공정시 연마 정지막으로 사용한다. CMP 공정이 완료된 상태에서 폴리실리콘막은 국부적인 단차에 의해 균일한 프로파일을 나타내지 못하지만, 후속 공정에 의해 제거되므로 패드 질화막의 입장에서 보면 평탄한 프로파일을 확보할 수 있게 된다. 따라서, CMP 공정의 마진과 후속 공정의 마진을 확보할 수 있다.As described above, in the STI process according to the present exemplary embodiment, a polysilicon film is additionally deposited by using a pad nitride film as a polishing stop film and additionally depositing a polysilicon film on the pad nitride film without performing CMP of the trench filling insulation film. It is used as a polishing stop film. In the state where the CMP process is completed, the polysilicon film does not exhibit a uniform profile due to a local step, but is removed by a subsequent process, thereby ensuring a flat profile from the standpoint of the pad nitride film. Therefore, the margin of the CMP process and the subsequent process can be secured.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 HDP 산화막 증착 후 마스킹 공정과 부분 식각공정을 수행하여 어느 정도 평탄화를 이룬 상태에서 CMP 공정을 진행하는 경우를 일례로 들어 설명하였으나, 본 발명은 상기와 같은 마스킹 공정과 부분 식각 공정을 생략하는 경우에도 적용된다.For example, in the above-described embodiment, the masking process and the partial etching process are performed after the deposition of the HDP oxide layer, and the CMP process is performed in a planarized state as an example. The same applies to the case where the etching process is omitted.
또한, 전술한 실시예에서는 트렌치 매립 절연막으로 HDP 산화막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 트렌치 매립 절연막으로 다른 절연막을 사용하는 경우에도 적용될 수 있다.In addition, in the above-described embodiment, the case where the HDP oxide film is used as the trench filling insulating film has been described as an example, but the present invention may be applied to the case where another insulating film is used as the trench filling insulating film.
전술한 본 발명은 STI 공정시 CMP 공정 및 후속 공정의 마진을 확보할 수 있으며, 이에 따라 소자 특성 개선과 수율 향상을 기대할 수 있는 효과가 있다.The present invention described above can secure the margins of the CMP process and subsequent processes during the STI process, thereby improving the device characteristics and yield can be expected.
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Cited By (1)
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|---|---|---|---|---|
| KR100565759B1 (en) * | 2004-07-12 | 2006-03-29 | 동부아남반도체 주식회사 | Manufacturing method of semiconductor device |
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2002
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| PC1203 | Withdrawal of no request for examination | ||
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |