KR20030095758A

KR20030095758A - Forming method of via stud

Info

Publication number: KR20030095758A
Application number: KR1020020033319A
Authority: KR
Inventors: 유문상; 차상석
Original assignee: 주식회사 심텍
Priority date: 2002-06-14
Filing date: 2002-06-14
Publication date: 2003-12-24

Abstract

PURPOSE: A method for forming a via stud is provided to enhance the accuracy of a via hole and improve the productivity by forming the via stud by means of a plating method. CONSTITUTION: A method for forming a via stud includes an exposure process, a development process, a copper plating process, and a removal process. The exposure process is to expose a dry film installed on raw materials of Cu/Al/Cu by using a mask having a predetermined pattern and expose. The development process is to form a predetermined pattern on an exposed region. The copper plating process is to plate a copper material on a CCL(Copper Clad Laminate). The copper-plated layer is removed therefrom.

Description

Forming method of via stud}

본 발명은 다층인쇄회로기판(multi-layer printed circuit board)의 제조방법에 관한 것으로서, 보다 상세하게는 다층인쇄회로기판의 제조시 내부비어홀(inner via hole)의 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a multi-layer printed circuit board, and more particularly, to a method of forming an inner via hole in the manufacture of a multi-layer printed circuit board.

오늘날 전자제품의 개인휴대화 등으로 제품이 경박단소화하는 추세에 따라 다층인쇄회로기판 역시 설계시 배선의 밀도를 높이기 위한 노력이 진행되고 있다. 다층인쇄회로기판의 배선밀도를 향상시키는 방법은 다양하다. 예를들면, 기판상에 부품과 부품과의 전기적 신호를 위한 패턴(pattern)을 미세화하든가 기판의 층간 신호선 연결을 위한 비어홀(via hole)을 형성시키는 방법이 있다.Today, due to the trend of thin and short products due to personalized portable electronics, efforts have been made to increase the density of wirings in multilayer printed circuit boards. There are various ways to improve the wiring density of a multilayer printed circuit board. For example, there is a method of minimizing a pattern for an electrical signal between components and components or forming a via hole for connecting signal lines between layers of the substrate.

그 중에서 현재는 비어홀 형성에 의해 기판의 고밀도 실장을 도모하고 있는 추세에 있다. 비어홀은 외층과 내층의 회로를 연결하여 층간도통을 해주는 블라인드 비어홀(blind viahole)과 내층과 다른 내층을 연결하는 층간도통을 해주는 내부비어홀(inner via hole 또는 buried via hole;이하, 단지 '비어홀')로 대별된다. 비어홀은 내층에 내장되므로서 기판의 표층에는 실제 부품이 실장될 수 있는 공간이 많아질 수 있고, 이에 따라 기판의 고밀도 실장을 가능하게 한다.Among them, there is a trend toward high density mounting of substrates by forming via holes. The via hole is a blind via hole that connects the circuits of the outer layer and the inner layer to conduct interlayer conduction, and an inner via hole or buried via hole which connects the inner layer to another inner layer (hereinafter, simply referred to as a 'via hole'). It is roughly divided into. Since the via hole is embedded in the inner layer, the surface layer of the substrate may have more space in which the actual component may be mounted, thereby enabling high density mounting of the substrate.

이와 같이 일반 다층 인쇄 회로 기판의 제조공정 중에서 필수적으로 수반되는 종래의 비어 홀 형성 과정을 도면을 통해 기술하면, 도1에 도시된 바와 같이 우선 상하층에 각각 동박(copper foil)이 마련되고 상기 동박(5) 사이에 세 개의 프리플랙(prepreg: 6)과 내층 회로패턴(2)이 인쇄된 두 장의 동박 적층판(copper clad laminate: 이하 단지 'CCL': 1) 이 순차적으로 적층된 후 가압된 기판(10)을 마련한 다음, 기계적인 드릴공정을 통해 비어 홀이 형성된다. 상기 드릴공정은 기판(10)을 지지판(8)에 올려놓고, 기판(10)의 상부에는 드릴시 발생되는 방열 효과와 기판의 표면홈을 방지하기 위해 알루미늄판과 같은 보호판을 놓은 상태에서 드릴비트(9)가 Z축으로 드릴링하므로서 외층과 내층이 도통되어야 할 회로까지만 가공되어 비어 홀이 형성된다. 이후, 드릴공정을 거친 기판(10)은 적층공정을 거쳐 관통홀이 형성된다. 그 다음, 드릴링후 가열가압으로 인해 홀속에 프리플랙이 수지 잔유물을 제거한 후 기판전체를 동도금한다.As described above, a conventional via hole forming process, which is essentially required in the manufacturing process of a general multilayer printed circuit board, is illustrated through drawings. First, copper foils are provided on upper and lower layers, respectively, as shown in FIG. (5) a pressurized substrate after two copper clad laminates (hereinafter only referred to as 'CCL': 1) on which three prepregs 6 and an inner layer circuit pattern 2 are printed between them. After providing 10, a via hole is formed through a mechanical drill process. In the drill process, the substrate 10 is placed on the support plate 8, and the drill bit is placed on the upper portion of the substrate 10 in a state in which a protective plate such as an aluminum plate is placed in order to prevent heat radiation effects and surface grooves of the substrate. As (9) drills on the Z axis, only the circuit to which the outer and inner layers are to be conducted is processed to form a via hole. Subsequently, the drilled substrate 10 has a through hole formed through the lamination process. Then, after drilling, the preflag removes the resin residue in the hole due to the heating and pressurizing, and the entire substrate is copper plated.

그러나, 종래의 비어 홀 형성방법은 드릴과정에 있어 드릴 비트(9)의 하강시 기계적인 공차등의 문제가 있어 Z축방향으로 드릴링을 할 때 기계적 정도가 떨어져 정확히 내층의 도통위치까지 제어하기가 곤란하다. 더욱이 비어 홀은 거의 대부분 기판의 양면에 형성되기에 종래의 방법에 의하면 양면을 각각 한번씩 가공해야 하는 데, 이는 일반 비어홀이 기판을 적어도 3매 이상씩 중첩해서 가공한다는 점을 고려한다면 생산성이 극히 떨어지는 단점이 있다.However, the conventional method of forming a via hole has a problem such as mechanical tolerances when the drill bit 9 is lowered in the drilling process, and thus it is difficult to control to the conduction position of the inner layer due to the poor mechanical accuracy when drilling in the Z-axis direction. It is difficult. Moreover, since the via holes are almost formed on both sides of the substrate, the conventional method requires processing both sides once, which is extremely inferior in productivity considering that the normal via holes overlap at least three sheets. There are disadvantages.

따라서, 본 발명은 종래에 비하여 휠씬 개선된 비어 홀 형성공정을 이용하므로서, 정확한 비어 홀이 형성될 뿐만 아니라 생산성이 극히 향상되는 비어 스터드 형성방법을 제공하는데 그 목적이 있다.Accordingly, an object of the present invention is to provide a via stud formation method in which a via hole forming process is much improved as compared with the conventional art, and not only an accurate via hole is formed but also productivity is extremely improved.

도 1은 기판의 적층 과정을 나타낸 도면.1 is a view showing a lamination process of a substrate.

도 2은 종래의 비어홀 형성방법을 설명하기 위한 기판의 단면도2 is a cross-sectional view of a substrate for explaining a conventional method of forming a via hole;

도 3는 본 발명의 비어홀 형성방법을 설명하기 위한 기판의 단면도3 is a cross-sectional view of a substrate for explaining a method of forming a via hole of the present invention;

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

1: CCL 2: 회로 패턴1: CCL 2: Circuit Pattern

5: 동박 6: 프리플랙5: copper foil 6: preflag

8: 지지판 9: 드릴8: support plate 9: drill

본 발명은 Cu/Al/Cu 원재료의 드라이 필름을 소정 패턴의 마스크로 덮고 노광시키는 노광단계, 상기 노광된 부위에 소정의 패턴을 형성하는 현상단계, 비어 홀이 가공된 CCL을 동도금하는 단계, 상기 동도금된 도금막을 완전히 제거하는 박리단계로 이루어지는 비어 스터드 형성방법에 관한 것으로, 금속의 선택적인 에칭차이를 이용하여 산에칭, 알카라인 에칭을 하므로서 원하는 형태의 스터드를 형성하고, 상기 스터드를 반대편의 패드에 접합하여 층간 전기를 통하도록 한다.The present invention provides an exposure step of covering and exposing a dry film of Cu / Al / Cu raw material with a mask of a predetermined pattern, a developing step of forming a predetermined pattern on the exposed portion, and copper plating the CCL having the via hole processed therein, The present invention relates to a via stud forming method comprising a stripping step of completely removing a copper plated plating film, wherein an acid etching and alkaline etching are performed using a selective etching difference of a metal to form a stud of a desired shape, and the stud is formed on an opposite pad. Bonding to make the electricity between the layers.

이하, 본 발명을 첨부된 도면을 통해 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

본 발명은 도 2에 도시된 바와 같이, 우선 절연층의 양면에 동박(copper foil: 30)이 부착된 동박적층판(copper clad laminate; 이하, 단지 'CCL'이라 칭함: 20)을 가공하여 내층에 비어홀을 형성한다. 상기 비어홀의 가공은 기계적인 드릴 또는 레이저를 이용할 수 있다. 비어홀이 가공된 CCL(20)은 동도금하여 비어홀내측을 연결하여 상하층의 회로가 서로 연결될 수 있도록 층간도통 시킨다. 이후 동도금된 CCL은 통상의 사진 식각에 의해 필요한 패턴을 인쇄한다.As shown in FIG. 2, the present invention first processes a copper clad laminate (hereinafter referred to as “CCL”) 20 having copper foil 30 attached to both sides of an insulating layer. Form a via hole. The via hole may be machined using a mechanical drill or laser. The via hole processed CCL 20 is copper plated to connect the inside of the via hole so that the upper and lower circuits can be connected to each other. The copper plated CCL then prints the required pattern by conventional photolithography.

통상적으로, PCB등의 층간 연결 방법은 드릴후 홀 내부 벽면을 무전해, 전기 도금 순서로 진행하여 전기가 통하게 하고, 동표면을 에칭하여 회로를 형성하는 방법을 적용하여 왔다. 그러나, 위에서 살펴 본 바와 같은 단점 때문에 새로운 방법으로 에칭약품에 대한 금속의 선택적인 에칭차이를 이용하여 Cu/Al/Cu 한쪽면에 DFR(드라이 필림 레지스트)를 적용하여 산에칭, 알카라인 에칭을 하므로서 원하는 형태의 스터드를 형성하고 상기 스터드를 반대편의 패드에 접합하여 층간 전기를 통하게 한다.In general, a method of connecting layers such as PCBs has been applied to a method of forming a circuit by electrolessly drilling the inner wall surface of a hole after drilling and performing electroplating, and etching the copper surface. However, due to the shortcomings as described above, by using a selective etching difference of metals for etching chemicals in a new method, dry etching and alkaline etching are performed by applying DFR (dry film resist) to one side of Cu / Al / Cu. A stud of the form is formed and the stud is joined to the pad on the opposite side to allow electrical interlayer.

본 발명은 Cu/Al/Cu 원재료의 드라이 필름을 소정 패턴의 마스크로 덮고 노광시키고, 상기 노광된 부위에 소정의 패턴을 형성하는 현상하고, 비어 홀이 가공된 CCL을 동도금하며, 상기 동도금된 도금막을 완전히 제거하는 박리단계로 이루어지는 비어 스터드 형성방법으로, 종래에는 현상단계 이후에 에칭 공정이 있었으나, 본 발명은 에칭공정대신에 금속의 선택적인 에칭차이를 이용하여 산에칭, 알카라인 에칭을 하므로서 원하는 형태의 스터드를 형성하고, 상기 스터드를 반대편의 패드에 접합하여 층간 전기를 통하도록 한다.The present invention is developed by covering and exposing a dry film of Cu / Al / Cu raw material with a mask of a predetermined pattern, forming a predetermined pattern on the exposed portion, copper plating the CCL processed via holes, and plating the copper plated plating. A method of forming a via stud comprising a peeling step of completely removing a film. In the related art, the etching step is performed after the developing step, but the present invention uses acid etching and alkaline etching using a selective etching difference of metal instead of an etching step. Studs are formed and the studs are joined to pads on the opposite side to allow for interlaminar electricity.

도면부호 40은 에칭된 CCL부위를 나타내고 50은 스터드를 도시한다.Reference numeral 40 represents an etched CCL site and 50 represents a stud.

이렇게 본 발명의 요지는 스터드를 형성하는 방법에 있어 도금을 적용하는 것이다.Thus, the gist of the present invention is to apply plating in the method of forming the stud.

본 기술 분야에 통상의 지식을 가진 자라면 이로부터 다양한 변형이 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 범위는 첨부된 특허 청구 범위에 의해서만 정해져야 할 것이다.Those skilled in the art will appreciate that various modifications are possible therefrom. Therefore, the true scope of the invention should be defined only by the appended claims.

상술한 바와 같이, 본 발명은 도금에 의해 스터드 비어를 형성하여 홀에 대한 신뢰를 향상하고, 스터드의 직각도를 높이며, 상부 패드의 획일적인 크기를 유지할 수 있다. 또한, 비어홀의 층간 신뢰성을 향상시킬 수 있는 효과가 있다.As described above, the present invention can form a stud via by plating to improve the reliability of the hole, increase the squareness of the stud, and maintain the uniform size of the upper pad. In addition, there is an effect that can improve the interlayer reliability of the via hole.

Claims

An exposure step of covering and exposing a dry film on a Cu / Al / Cu raw material with a mask of a predetermined pattern, a developing step of forming a predetermined pattern in the exposed portion, copper plating a CCL having the via hole processed therein, the copper plated A via stud forming method comprising a peeling step of completely removing a plating film.

The via of claim 1, wherein a selective stud is formed by acid etching and alkaline etching using a selective etching difference of the metal, and the stud is bonded to the pad on the opposite side so as to conduct electricity between layers. Stud formation method.