KR20030068951A - a level shifter and a liquid crystal display using the same - Google Patents

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Abstract

PURPOSE: A level shifter and a liquid crystal display using the same are provided to simplify a circuit shifting a logic signal to negative level and positive level, thereby reducing an area occupied by the circuit and preventing mis-operation according to a change in threshold voltage. CONSTITUTION: A timing controller(200) generates a logic signal. A display unit(140) has a plurality of gate lines, a plurality of data lines crossing the gate lines, pixel areas formed at areas where the gate lines and the data lines cross each other, and displays pictures by frames. A gate driving unit(120) is driven by applied signals for supplying gate driving voltage to the gate lines. A source driving unit(130) is synchronized with the driving of the gate driving unit according to applied signal for supplying data signals to the data lines. A level shifter(110) is driven by voltage of positive level and voltage of negative level applied from the outside, and level-shifts the logic signal output from the timing controller for outputting the logic signal to the gate driving unit and the source driving unit. The level shifter differentially amplifies a first input signal of the logic signal and a second input signal of the logic signal to be output.

Description

레벨 시프터 및 이를 이용한 액정 표시 장치{a level shifter and a liquid crystal display using the same}Level shifter and a liquid crystal display using the same
본 발명은 액정 표시 장치에 관한 것으로 더욱 상세하게 말하면, 레벨 시프터(level shift circuit) 및 이를 이용한 액정 표시 장치에 관한 것이다.The present invention relates to a liquid crystal display, and more particularly, to a level shift circuit and a liquid crystal display using the same.
액정 표시 장치는 다수의 게이트 라인과 다수의 데이터 라인이 교차하여 이루어지는 다수의 화소 영역이 매트릭스 형태로 이루어지며, 각각의 게이트 라인과 데이터 라인에 데이터 신호 및 게이트 온 신호가 인가되어 프레임별 화상을 디스플레이(display)한다.In the liquid crystal display, a plurality of pixel regions formed by crossing a plurality of gate lines and a plurality of data lines is formed in a matrix form, and data signals and gate-on signals are applied to each gate line and data line to display an image for each frame. display.
일반적으로, 액정 표시 장치는 데이터 신호와 게이트 온 신호를 인가받아 프레임별 화상을 표시하는 액정 패널과, 상기 게이트 온 신호를 액정 패널의 각 게이트 라인에 공급하는 게이트 구동부와, 상기 데이터 신호를 액정 패널의 각 데이터 라인에 공급하는 소스 구동부와, 상기 게이트 구동부 및 소스 구동부 등에 적합한 레벨의 신호를 시프팅하기 위한 레벨 시프터를 포함한다.In general, a liquid crystal display includes a liquid crystal panel for receiving a data signal and a gate on signal to display an image for each frame, a gate driver for supplying the gate on signal to each gate line of the liquid crystal panel, and transmitting the data signal to the liquid crystal panel. And a level shifter for shifting a signal having a level suitable for the gate driver, the source driver, and the like.
여기서, 레벨 시프터는 외부의 타이밍 콘트롤러에서 디지탈 신호를 입력받아 적정 레벨로 시프팅하여 게이트 구동부 및 소스 구동부에 제공한다.Here, the level shifter receives a digital signal from an external timing controller and shifts the digital signal to an appropriate level to provide the gate driver and the source driver.
종래의 레벨 시프터는 타이밍 컨트롤로부터 그라운드 전위와 3V 정도의 레벨 사이를 스윙하는 로직 신호를 입력받아 양의 전압(Positive voltage)으로 레벨 시프팅하는 부분(이하, 양의 레벨 시프터)과, 음의 전압(Negative voltage)으로 레벨 시프팅하는 부분(이하, 음의 레벨 시프터)으로 분리되어 있다.The conventional level shifter receives a logic signal swinging between a ground potential and a level of about 3V from the timing control, and level shifts to a positive voltage (hereinafter, referred to as a positive level shifter) and a negative voltage. It is separated into a part for level shifting (negative voltage shifter) with (negative voltage).
양의 레벨 시프터는 상기 0V~3V 사이를 스윙하는 로직 신호를 양의 레벨로만 증폭하여 출력(예를 들어 0V~10V 사이를 스윙하는 출력)을 발생시키고, 음의 레벨 시프터는 상기 양의 레벨 시프터의 출력을 입력 신호로 받아 음의 레벨로만 증폭하여 출력(예를 들어 -6V~10V 사이를 스윙하는 출력)을 발생시킴으로써, 소스 구동부 및 게이트 구동부에 적합한 레벨의 신호로 레벨 시프팅하게 된다.A positive level shifter amplifies the logic signal swinging between 0V and 3V only to a positive level to generate an output (e.g., an output swinging between 0V and 10V), and a negative level shifter to produce the positive level shifter. By taking the output of the signal as an input signal and amplifying only the negative level to generate an output (for example, an output swinging between -6V to 10V), the level shift is performed with a signal having a level suitable for the source driver and the gate driver.
이와 같이, 종래의 레벨 시프터는 양의 레벨 시프터 및 음의 레벨 시프터가 분리되어 있기 때문에 회로 부피가 큰 문제점이 있다.As described above, the conventional level shifter has a large circuit volume problem because the positive level shifter and the negative level shifter are separated.
특히, 상기 게이트 구동부와 소스 구동부가 COG(Chip on glass)로 액정 패널내부에 장착되는 구조에서는 레벨 시프터의 부피가 커서 액정 패널에 함께 장착하기가 어렵다.In particular, in the structure in which the gate driver and the source driver are mounted inside the liquid crystal panel by chip on glass (COG), the volume of the level shifter is large, and thus it is difficult to be mounted on the liquid crystal panel.
한편, 이러한 종래의 레벨 시프터는 오동작을 일으킬 수 있는데 예를 들어, 양의 레벨 시프터의 입력단이 엔모스 트랜지스터이고, 음의 레벨 시프터의 입력단은 피모스 트랜지스터로 구성된 경우에, 양의 레벨 시프터는 엔모스 트랜지스터의 문턱 전압이 로직 신호의 하이 레벨 이상이 될 때 동작하지 못하게 되며, 음의 레벨 시프터는 피모스 트랜지스터의 문턱 전압이 로직 신호의 하이 레벨 이상이 될 때 동작하지 못하게 된다. 따라서, 상기 문턱 전압에 의한 동작 불능 문제를 개선하기 위하여 레벨 시프터의 양의 레벨 시프터의 입력단을 개선하는 방법도 개발되고 있으나, 이러한 방법 또한, 레벨 시프터의 부피가 더 커지게 되는 문제점이 있다.On the other hand, such a conventional level shifter may cause a malfunction. For example, when the input terminal of the positive level shifter is an NMOS transistor and the input terminal of the negative level shifter is composed of a PMOS transistor, the positive level shifter is an N. When the threshold voltage of the MOS transistor is higher than the high level of the logic signal, it does not operate, and the negative level shifter does not operate when the threshold voltage of the PMOS transistor is above the high level of the logic signal. Therefore, a method of improving the input terminal of the positive level shifter of the level shifter has also been developed to improve the inoperability problem caused by the threshold voltage. However, such a method also has a problem that the volume of the level shifter becomes larger.
그러므로, 본 발명의 목적은 상기한 종래의 문제점을 해결하기 위한 것으로서, 부피가 줄어들면서도 신뢰성 있게 동작하는 레벨 시프터를 제공하는데 있다. 또한, 본 발명의 다른 목적은 이러한 레벨 시프터를 이용한 액정 표시 장치를 제공하는데 있다.Therefore, an object of the present invention is to solve the above-mentioned conventional problems, and to provide a level shifter that operates reliably while reducing volume. In addition, another object of the present invention is to provide a liquid crystal display device using such a level shifter.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 구조를 나타낸 도이다.1 illustrates a structure of a liquid crystal display according to an exemplary embodiment of the present invention.
도 2는 본 발명의 제1 실시예에 따른 레벨 시프터이다.2 is a level shifter according to a first embodiment of the present invention.
도 3은 상기 도 1에 도시된 회로의 주요부 신호의 파형도이다.FIG. 3 is a waveform diagram of a main part signal of the circuit shown in FIG.
도 4는 본 발명의 제2 실시예에 따른 레벨 시프터이다.4 is a level shifter according to a second embodiment of the present invention.
도 5는 상기 도 3에 도시된 회로의 주요부 신호의 파형도이다.FIG. 5 is a waveform diagram of signals of main parts of the circuit shown in FIG.
도 6은 본 발명의 제3 실시예에 따른 레벨 시프터이다.6 is a level shifter according to a third embodiment of the present invention.
도 7은 본 발명의 제4 실시예에 따른 레벨 시프터이다.7 is a level shifter according to a fourth embodiment of the present invention.
상기한 목적을 달성하기 위한 본 발명의 액정 표시 장치는, 로직 신호를 발생하는 타이밍 콘트롤러; 다수의 게이트 라인, 상기 게이트 라인에 교차하는 다수의 데이터 라인, 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성되는 화소 영역을 가지며 프레임별 화상을 표시하는 디스플레이부; 인가되는 신호에 따라 구동되어 게이트 구동 전압을 상기 게이트 라인에 공급하는 게이트 구동부; 인가되는 신호에 따라 상기 게이트 구동부의 구동에 동기하여 데이터 신호를 상기 데이터 라인에 공급하는 소스 구동부; 외부로부터 인가되는 양의 레벨의 전압과 음의 레벨의 전압으로 구동되며, 상기 타이밍 콘트롤러로부터 출력되는 로직 신호를 레벨 시프트하여 상기 게이트 구동부 및 상기 소스 구동부에 출력하는 레벨 시프터를 포함하여 이루어지고, 상기 레벨 시프터는 상기 로직 신호의 제1 입력신호 및 상기 로직 신호의 제2 입력신호를 차동 증폭하여 출력하는 것을 특징으로 한다.A liquid crystal display of the present invention for achieving the above object comprises a timing controller for generating a logic signal; A display unit having a plurality of gate lines, a plurality of data lines crossing the gate lines, a pixel region formed in an area where the gate lines and the data lines intersect, and displaying an image for each frame; A gate driver driven according to an applied signal to supply a gate driving voltage to the gate line; A source driver configured to supply a data signal to the data line in synchronization with driving of the gate driver according to an applied signal; And a level shifter which is driven by a positive level voltage and a negative level voltage applied from the outside, and level shifts a logic signal output from the timing controller to output the gate driver and the source driver. The level shifter may differentially amplify and output the first input signal of the logic signal and the second input signal of the logic signal.
여기서, 상기 레벨 시프터는, 상기 제1 입력신호를 인가받는 제1 트랜지스터; 상기 제1 트랜지스터와 공통 드레인으로 연결되는 제2 트랜지스터 및 상기 제2 트랜지스터와 공통 게이트로 연결되는 제3 트랜지스터를 포함하고, 상기 제2 및 상기 제3 트랜지스터의 상기 공통 게이트는 상기 제1 및 상기 제2 트랜지스터의 상기 공통 드레인에 연결되어 형성된 전류 미러부; 상기 제3 트랜지스터와 공통 드레인으로 연결되어 제2 입력신호를 인가받는 제4 트랜지스터를 포함하여 이루어지고, 상기 제1 내지 상기 제4 트랜지스터의 소스는 외부로부터 인가되는 상기 음의 레벨 전압 또는 상기 양의 레벨 전압과 커플링되며, 상기 제3 및 상기 제4 트랜지스터의 공통 드레인을 통하여 상기 제1 입력신호와 상기 제2 입력신호의 차동 증폭된 출력 신호가 생성되는 것이 바람직하다.Here, the level shifter may include a first transistor configured to receive the first input signal; A second transistor connected to the first transistor through a common drain, and a third transistor connected to the second transistor through a common gate, wherein the common gate of the second and third transistors includes the first and the second transistors; A current mirror unit connected to the common drain of two transistors; And a fourth transistor connected to the third transistor through a common drain to receive a second input signal, wherein the source of the first to fourth transistors is externally applied to the negative level voltage or the positive voltage. It is preferable that a differentially amplified output signal of the first input signal and the second input signal is generated through a common drain of the third and fourth transistors.
이때, 상기 제1 입력신호는 그라운드 전위와 제1 전위 사이를 스윙하는 구형파이고, 상기 제2 입력신호는 상기 제1 입력신호의 반전된 신호일 수 있다.In this case, the first input signal may be a square wave swinging between the ground potential and the first potential, and the second input signal may be an inverted signal of the first input signal.
또한, 상기 제1 입력신호는 그라운드 전위와 제1 전위 사이를 스윙하는 구형파이고, 상기 제2 입력신호는 상기 제1 입력신호의 평균전압을 일정 레벨로 공급하는 기준 전압일 수도 있다.The first input signal may be a square wave swinging between a ground potential and a first potential, and the second input signal may be a reference voltage for supplying an average voltage of the first input signal to a predetermined level.
또, 상기 제1 및 상기 제4 트랜지스터의 소스에 드레인이 연결되고, 게이트에 인가되는 제어신호에 따라 동작하여 상기 제1 및 상기 제4 트랜지스터의 턴 오프를 제어하는 제5 트랜지스터를 더 포함하는 것이 바람직하다.The method may further include a fifth transistor having a drain connected to a source of the first and fourth transistors and operating according to a control signal applied to a gate to control turn-off of the first and fourth transistors. desirable.
여기서, 상기 제1, 상기 제4 및 상기 제5 트랜지스터는 피모스(PMOS) 트랜지스터이고, 상기 제2 및 상기 제4 트랜지스터는 엔모스(NMOS) 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 외부로부터 인가되는 음의 레벨 전압과 커플링되고, 상기 엔모스 트랜지스터의 소스는 외부로부터 인가되는 양의 레벨 전압과 커플링될 수 있다.Here, the first, fourth and fifth transistors are PMOS transistors, the second and fourth transistors are NMOS transistors, and the source of the PMOS transistor is applied from the outside. The NMOS transistor may be coupled to a positive level voltage applied from an external source.
또한, 상기 제1, 상기 제4 및 상기 제5 트랜지스터는 엔모스 트랜지스터이고, 상기 제2 및 상기 제4 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 외부로부터 인가되는 음의 레벨 전압과 커플링되고, 상기 엔모스 트랜지스터의 소스는 외부로부터 인가되는 양의 레벨 전압과 커플링될 수 있다.The first, fourth, and fifth transistors are NMOS transistors, the second and fourth transistors are PMOS transistors, and the source of the PMOS transistor is connected to a negative level voltage applied from the outside. Coupled, the source of the NMOS transistor may be coupled with a positive level voltage applied from the outside.
액정 표시 장치의 타이밍 콘트롤러로부터 제공되는 로직 신호를 레벨 시프트하여 게이트 구동부 및 소스 구동부에 인가하는 본 발명의 레벨 시프터는, 상기 로직 신호의 제1 입력신호를 인가받는 제1 트랜지스터; 상기 제1 트랜지스터와 공통 드레인으로 연결되는 제2 트랜지스터 및 상기 제2 트랜지스터와 공통 게이트로 연결되는 제3 트랜지스터를 포함하고, 상기 제2 및 상기 제3 트랜지스터의 상기 공통게이트는 상기 제1 및 상기 제2 트랜지스터의 상기 공통 드레인에 연결되어 형성된 전류 미러부; 상기 제3 트랜지스터와 공통 드레인으로 연결되며, 상기 로직 신호의 제2 입력신호를 인가받는 제4 트랜지스터를 포함하여 이루어지고, 상기 제1 내지 상기 제4 트랜지스터의 소스는 외부로부터 인가되는 상기 음의 레벨 전압 또는 상기 양의 레벨 전압과 커플링되며, 상기 제3 및 상기 제4 트랜지스터의 공통 드레인을 통하여 상기 제1 입력신호와 상기 제2 입력신호의 차동 증폭된 출력 신호가 생성되는 것이 바람직하다.The level shifter of the present invention, which level shifts a logic signal provided from a timing controller of a liquid crystal display and applies the gate driver and a source driver, includes: a first transistor configured to receive a first input signal of the logic signal; A second transistor connected to the first transistor through a common drain, and a third transistor connected to the second transistor through a common gate, wherein the common gate of the second and third transistors includes the first and the second transistors; A current mirror unit connected to the common drain of two transistors; And a fourth transistor connected to the third transistor and a common drain and receiving a second input signal of the logic signal, wherein the source of the first to fourth transistors is applied from an external level. Preferably, a differentially amplified output signal of the first input signal and the second input signal is generated through a common drain of the third and fourth transistors, coupled to a voltage or the positive level voltage.
이때, 상기 제1 및 상기 제4 트랜지스터의 소스에 드레인이 연결되고, 게이트에 인가되는 제어신호에 따라 동작하여 상기 제1 및 상기 제4 트랜지스터의 턴 오프를 제어하는 제5 트랜지스터를 더 포함하는 것이 바람직하다.At this time, the drain is connected to the source of the first and the fourth transistor, and further comprising a fifth transistor for controlling the turn-off of the first and fourth transistor by operating in accordance with a control signal applied to the gate. desirable.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 액정 표시 장치의 구조를 나타낸 도이다.1 illustrates a structure of a liquid crystal display according to an exemplary embodiment of the present invention.
도 1에 도시한바와 같이, 본 발명의 액정 표시 장치는 액정 패널(100), 타이밍 콘트롤러(timing controller)(200), 전원공급부(300)를 포함한다.As shown in FIG. 1, the liquid crystal display of the present invention includes a liquid crystal panel 100, a timing controller 200, and a power supply unit 300.
액정 패널(100)에 레벨 시프터(110), 게이트 구동부(120), 소스 구동부(130) 및 디스플레이부(140)가 형성되어 있다. 본 발명의 실시예에서는 COG 구조의 액정 표시 장치를 예로 들어 설명하였으나, 본 발명은 이에 한정하지 않고 각 구동부 및 레벨 시프터가 액정 패널 상에 형성되지 않는 액정 표시 장치에도 동일하게 적용될 수 있다.The level shifter 110, the gate driver 120, the source driver 130, and the display 140 are formed in the liquid crystal panel 100. In the exemplary embodiment of the present invention, a liquid crystal display device having a COG structure has been described as an example, but the present invention is not limited thereto, and the present invention can be equally applied to a liquid crystal display device in which each driver and a level shifter are not formed on the liquid crystal panel.
레벨 시프터(110)는 타이밍 콘트롤러(200)로부터 로직 신호를 입력받아 게이트 구동부(120) 및 소스 구동부(130)에 적정 신호를 인가하며, 전원공급부(300)의 Vpos, Vneg의 전압으로 구동된다. 특히, 본 발명에 따른 레벨 시프터는 차동 증폭기의 구조를 이용하여 차동 입력단인 두 개의 입력을 갖는다. 여기서, 로직 신호는 클럭 신호, 스타트 신호를 포함하며 게이트 구동부 및 데이터 구동부를 구동하기 위한 모든 디지털 신호를 말한다.The level shifter 110 receives a logic signal from the timing controller 200, applies a proper signal to the gate driver 120 and the source driver 130, and is driven by voltages of Vpos and Vneg of the power supply 300. In particular, the level shifter according to the present invention has two inputs which are differential input stages using the structure of the differential amplifier. Here, the logic signal includes a clock signal and a start signal, and refers to all digital signals for driving the gate driver and the data driver.
게이트 구동부(120)는 레벨 시프터(110)로부터 게이트 클럭과 게이트 온 인에이블 신호를 입력받아 이 두 신호에 동기하는 게이트 온 신호를 게이트 라인에 순차적으로 인가한다.The gate driver 120 receives a gate clock and a gate on enable signal from the level shifter 110 and sequentially applies a gate on signal to the gate line in synchronization with the two signals.
소스 구동부(130)는 레벨 시프터(110)로부터 게이트 구동부(120)의 구동에 동기하는 데이터 신호를 입력받아 모든 데이터 라인에 인가한다.The source driver 130 receives a data signal synchronized with the driving of the gate driver 120 from the level shifter 110 and applies it to all data lines.
디스플레이부(140)는 다수의 게이트 라인과 다수의 데이터 라인이 교차하여 매트릭스 형태를 이루는 다수의 화소 영역으로 이루어지며, 게이트 구동부(120)와 소스 구동부(130)에서 출력하는 데이터 전압과 게이트 온 신호를 인가받아 프레임별 화상을 디스플레이(display)한다.The display unit 140 includes a plurality of pixel areas in which a plurality of gate lines and a plurality of data lines cross each other to form a matrix, and a data voltage and a gate-on signal output from the gate driver 120 and the source driver 130. Is applied to display an image for each frame.
다음은, 본 발명의 따른 액정 표시 장치의 레벨 시프터(110)에 대하여 더욱 상세하게 설명하기로 한다.Next, the level shifter 110 of the liquid crystal display according to the present invention will be described in more detail.
도 2는 본 발명의 제1 실시예에 따른 레벨 시프터이고, 도 3은 상기 도 2에 도시된 회로의 주요부 신호의 파형도이다.FIG. 2 is a level shifter according to a first embodiment of the present invention, and FIG. 3 is a waveform diagram of main part signals of the circuit shown in FIG.
도 2에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 레벨 시프터는, 세 개의 엔모스 트랜지스터(M1, M4, M5)와 두 개의 피모스 트랜지스터(M2, M3)로 구성된다.As shown in FIG. 2, the level shifter according to the first embodiment of the present invention includes three NMOS transistors M1, M4, and M5 and two PMOS transistors M2 and M3.
엔모스 트랜지스터(M1, M4)는 차동 증폭기(differential amplifier)의 입력단으로 작용하며, 도 2에서와 같은 입력 신호(IN) 및 입력 반전 신호(INB)를 인가 받아 엔모스 트랜지스터(M4)와 피모스 트랜지스터(M3)의 공통 드레인을 통해 출력 신호(OUT)를 발생시킨다.The NMOS transistors M1 and M4 serve as input terminals of the differential amplifiers, and receive the input signal IN and the input inversion signal INB as shown in FIG. 2 to receive the NMOS transistors M4 and PMOS. The output signal OUT is generated through the common drain of the transistor M3.
엔모스 트랜지스터(M1)의 드레인과 피모스 트랜지스터(M2)의 드레인은 연결되어 있으며, 엔모스 트랜지스터(M1)의 게이트단에는 입력 반전 신호(INB)가 인가된다.A drain of the NMOS transistor M1 and a drain of the PMOS transistor M2 are connected, and an input inversion signal INB is applied to a gate terminal of the NMOS transistor M1.
피모스 트랜지스터(M2, M3)는 각 게이트가 공통으로 연결되어 피모스 트랜지스터(M2) 및 엔모스 트랜지스터(M1)의 공통 드레인에 연결된다. 또한, 피모스 트랜지스터(M2, M3)의 소스단은 외부 전압 공급부의 양의 레벨 전압(Vpos)과 연결된다.PMOS transistors M2 and M3 have their respective gates connected in common and are connected to a common drain of PMOS transistor M2 and NMOS transistor M1. In addition, the source terminal of the PMOS transistors M2 and M3 is connected to the positive level voltage Vpos of the external voltage supply unit.
피모스 트랜지스터(M3)의 드레인은 엔모스 트랜지스터(M4)의 드레인과 연결되고, 엔모스 트랜지스터(M4)의 게이트단은 입력 신호(IN)가 인가된다.The drain of the PMOS transistor M3 is connected to the drain of the NMOS transistor M4, and an input signal IN is applied to the gate terminal of the NMOS transistor M4.
엔모스 트랜지스터(M1, M4)의 각 소스단은 함께 연결되어 엔모스 트랜지스터(M5)의 드레인과 연결된다. 엔모스 트랜지스터(M5)의 소스단은 외부 전압 공급부의 음의 레벨 전압(Vneg)과 연결된다. 또한, 엔모스 트랜지스터(M5)의 게이트단은 모드 신호(Mode)가 인가된다. 모드 신호(Mode)는 대기 모드 상태에서 0V를 인가하여 레벨 시프터가 동작하지 않도록 하는 제어 신호이다.Each source terminal of the NMOS transistors M1 and M4 is connected together to be connected to the drain of the NMOS transistor M5. The source terminal of the NMOS transistor M5 is connected to the negative level voltage Vneg of the external voltage supply unit. In addition, a mode signal Mode is applied to the gate terminal of the NMOS transistor M5. The mode signal Mode is a control signal for applying the 0V in the standby mode state so that the level shifter does not operate.
이러한 본 발명의 제1 실시예에 따른 레벨 시프터의 동작을 설명한다.The operation of the level shifter according to the first embodiment of the present invention will be described.
먼저, 엔모스 트랜지스터(M1)는 타이밍 컨트롤러(Timing controller)에서 발생하는 구형파 신호인 입력 반전 신호(INB)를 게이트 단으로 입력받아 드레인에 제1 전류를 도통시킨다. 여기서, 입력 반전 신호(INB)는 후술하는 입력 신호(IN)가 반전된 신호이다.First, the NMOS transistor M1 receives an input inversion signal INB, which is a square wave signal generated from a timing controller, through the gate terminal to conduct a first current to the drain. Here, the input inversion signal INB is a signal in which the input signal IN described later is inverted.
엔모스 트랜지스터(M1)와 피모스 트랜지스터(M2)는 드레인이 연결되어 같은 전류가 흐르며, 공통 게이트로 연결되어 전류미러를 형성하는 피모스 트랜지스터(M2, M3)에 의해 상기 제1 전류는 피모스 트랜지스터(M3)의 드레인에도 흐르게 된다.In the NMOS transistor M1 and the PMOS transistor M2, drains are connected to flow the same current, and the first current is connected to the PMOS transistors M2 and M3 connected to a common gate to form a current mirror. It also flows to the drain of the transistor M3.
또한, 엔모스 트랜지스터(M4)의 게이트 단에는 입력 신호(IN)가 인가되어, 드레인에 제2 전류를 도통시킨다. 이때, 상기 복사되어 흐르는 피모스 트랜지스터(M3)의 드레인에 흐르는 제1 전류와 합쳐져 출력 전압(OUT)을 발생시킨다. 여기서, 입력 신호(IN)는 타이밍 컨트롤러에서 발생한 구형파의 신호로서, 그라운드 전위와 3V 정도의 전압 레벨 사이를 스윙한다. 또한, 상기 출력 전압(OUT)은 피모스 트랜지스터(M3)의 소스단에 연결된 양의 전압 레벨(Vpos)과 엔모스 트랜지스터(M4)의 소스단에 연결된 음의 전압 레벨(Vneg) 사이에서 스윙하게 된다. 여기서, 양의 전압 레벨(Vpos)과 음의 전압 레벨(Vneg)의 신호는 외부의 전압 공급부에서 출력된 신호로 Vpos는 10V 정도이고, Vneg는 -6V 정도의 레벨을 갖는다.In addition, an input signal IN is applied to the gate terminal of the NMOS transistor M4 to conduct a second current to the drain. In this case, the output current OUT is generated by combining with the first current flowing in the drain of the radiated PMOS transistor M3. Here, the input signal IN is a signal of a square wave generated by the timing controller, and swings between a ground potential and a voltage level of about 3V. In addition, the output voltage OUT swings between a positive voltage level Vpos connected to the source terminal of the PMOS transistor M3 and a negative voltage level Vneg connected to the source terminal of the NMOS transistor M4. do. Here, the signals of the positive voltage level Vpos and the negative voltage level Vneg are signals output from an external voltage supply unit, and Vpos is about 10V and Vneg has a level of about -6V.
한편, 엔모스 트랜지스터(M1, M4)의 소스단이 음의 전압(Vneg)과 연결되므로, 엔모스 트랜지스터(M1, M4)의 문턱 전압을 Vthn이라 할 때, Vthn < |Vneg| 식을 만족할 경우에, 레벨 시프터가 동작하게 되어 종래의 기술에서 문제되었던 문턱전압(Vthn) 변화에 따른 문제점이 개선될 수 있다.On the other hand, since the source terminals of the NMOS transistors M1 and M4 are connected to the negative voltage Vneg, when the threshold voltages of the NMOS transistors M1 and M4 are Vthn, Vthn <| Vneg | When the equation is satisfied, the level shifter may be operated to improve the problem caused by the change of the threshold voltage Vthn, which has been a problem in the related art.
또한, 대기 모드 상태 등 레벨 시프터가 동작하지 않아도 될 때는 엔모스 트랜지스터(M5)의 게이트에 0V를 인가하여 제어할 수도 있다.When the level shifter does not need to operate, such as in a standby mode, 0V may be applied to the gate of the NMOS transistor M5 for control.
즉, 본 발명의 제1 실시예에 따른 레벨 시프터는 차동 증폭기의 원리를 이용하여 입력 신호(IN)와, 입력 반전 신호(INB)를 차동 증폭기의 입력 양단에 입력하여 상기 입력 신호와 입력 반전 신호의 차를 출력으로 증폭한다.That is, the level shifter according to the first embodiment of the present invention inputs the input signal IN and the input inverted signal INB to both ends of the input of the differential amplifier by using the principle of the differential amplifier. Amplify the difference between
도 3에 도시한 바와 같이, 입력 신호(IN)는 그라운드 전위와 3V 정도의 전압 레벨 사이를 스윙하는 구형파이고, 입력 반전 신호(INB)는 입력 신호(IN)가 반전된 신호이다. 입력 신호(IN)와 입력 반전 신호(INB)의 차이가 0V 이상일 경우에 차동 증폭기의 출력 신호(OUT)가 유효한 상태를 가지게 되며, 출력 신호(OUT)의 스윙은 차동 증폭기의 전압원인 양의 전압 레벨(Vpos) 내지 음의 전압 레벨(Vneg)에서 스윙하게 된다.As shown in FIG. 3, the input signal IN is a square wave swinging between a ground potential and a voltage level of about 3V, and the input inversion signal INB is a signal in which the input signal IN is inverted. When the difference between the input signal IN and the input inverted signal INB is 0V or more, the output signal OUT of the differential amplifier has a valid state, and the swing of the output signal OUT is a positive voltage that is a voltage source of the differential amplifier. Swing at level Vpos to negative voltage level Vneg.
본 발명의 제1 실시예에 따른 레벨 시프터는 단지 5개의 트랜지스터만으로 회로를 구성하여, 회로가 차지하는 면적을 줄일 수 있으며, 문턱 전압 변동에 따른 오동작을 막을 수 있다. 또한, 대기 모드시에 동작하지 않도록 하여 전력 소비를 줄일 수 있다.The level shifter according to the first embodiment of the present invention forms a circuit with only five transistors, so that the area occupied by the circuit can be reduced, and malfunctions due to threshold voltage variations can be prevented. In addition, power consumption can be reduced by not operating in the standby mode.
다음은 본 발명의 제2 실시예에 대하여 도 4 및 도 5를 참조하여 설명한다.Next, a second embodiment of the present invention will be described with reference to FIGS. 4 and 5.
도 4는 본 발명의 제2 실시예에 따른 레벨 시프터이고, 도 5는 상기 도 3에 도시된 회로의 주요부 신호의 파형도이다.4 is a level shifter according to a second embodiment of the present invention, and FIG. 5 is a waveform diagram of main part signals of the circuit shown in FIG.
도 4에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 레벨 시프터는 본발명의 제1 실시예와 동일한 구조로 이루어지며, 단지 차동 증폭기의 입력단인 엔모스 트랜지스터(M3)의 게이트단에 입력 반전 신호(INB)가 아닌 기준 전압(Vref: reference voltage level)이 인가되는 것만이 다르다. 여기서 기준 전압(Vref)은 도 4에서와 같이, 입력 신호(IN)의 평균 전압으로 일정 레벨의 직류 전압이다. 이는 LCD 패널에 여러 개의 레벨 시프트를 내장할 경우, 패널 외부에서 인가해야 하는 입력 신호의 개수를 줄일 수 있다.As shown in FIG. 4, the level shifter according to the second embodiment of the present invention has the same structure as the first embodiment of the present invention, and is provided only at the gate end of the NMOS transistor M3, which is an input terminal of the differential amplifier. The only difference is that a reference voltage level (Vref) is applied, not the input inversion signal INB. Here, the reference voltage Vref is an average voltage of the input signal IN, as shown in FIG. 4, and is a DC voltage of a predetermined level. This can reduce the number of input signals that must be applied outside the panel when the LCD panel has multiple level shifts.
다시 설명하면, 일반적으로 LCD 패널은 여러 개의 레벨 시프트가 내장되어 있으며 각 레벨 시프트마다 타이밍이 다른 구형파 신호를 입력단에 입력해주어야 하는데, 본 발명의 제2 실시예는 직류 전압인 기준 전압(Vref)을 입력 반전 신호(INB) 대신 입력하여 각 레벨 시프트마다 동일한 기준 전압(Vref)을 인가할 수 있다.In other words, in general, an LCD panel has a built-in multiple level shift and inputs a square wave signal having a different timing at each level shift to an input terminal. A second embodiment of the present invention provides a reference voltage Vref, which is a DC voltage. The same reference voltage Vref may be applied to each level shift by inputting instead of the input inversion signal INB.
따라서, 본 발명의 제2 실시예는 제1 실시예와 같은 효과가 있을 뿐만 아니라, 입력 신호의 개수를 줄일 수 있는 장점이 있다.Therefore, the second embodiment of the present invention not only has the same effect as the first embodiment, but also has the advantage of reducing the number of input signals.
다음은 본 발명의 제3 실시예에 대하여 도 6을 참조하여 설명한다.Next, a third embodiment of the present invention will be described with reference to FIG.
도 6은 본 발명의 제3 실시예에 따른 레벨 시프터이다.6 is a level shifter according to a third embodiment of the present invention.
도 6에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 레벨 시프터는, 세 개의 피모스 트랜지스터(M6, M9, M10)와 두 개의 엔모스 트랜지스터(M7, M8)로 구성된다.As shown in FIG. 6, the level shifter according to the third embodiment of the present invention is composed of three PMOS transistors M6, M9, and M10 and two NMOS transistors M7 and M8.
피모스 트랜지스터(M6, M9)는 차동 증폭기(differential amplifier)의 입력단으로 작용하며, 입력 신호(IN) 및 입력 반전 신호(INB)를 인가 받아 피모스 트랜지스터(M9)와 엔모스 트랜지스터(M8)의 공통 드레인을 통해 출력 신호(OUT)를 발생시킨다.The PMOS transistors M6 and M9 serve as input terminals of the differential amplifiers, and receive the input signal IN and the input inverted signal INB to receive the PMOS transistors M9 and NMOS transistors M8. The output signal OUT is generated through the common drain.
피모스 트랜지스터(M6)의 드레인과 엔모스 트랜지스터(M7)의 드레인은 연결되어 있으며, 피모스 트랜지스터(M6)의 게이트단에는 입력 반전 신호(INB)가 인가된다.A drain of the PMOS transistor M6 and a drain of the NMOS transistor M7 are connected, and an input inversion signal INB is applied to a gate terminal of the PMOS transistor M6.
엔모스 트랜지스터(M7, M8)는 각 게이트가 공통으로 연결되어 엔모스 트랜지스터(M7) 및 피모스 트랜지스터(M6)의 공통 드레인에 연결된다. 또한, 엔모스 트랜지스터(M7, M8)의 소스단은 외부 전압 공급부의 음의 레벨의 전압과 연결된다.The NMOS transistors M7 and M8 have their respective gates connected in common, and are connected to the common drain of the NMOS transistor M7 and the PMOS transistor M6. In addition, the source terminal of the NMOS transistors M7 and M8 is connected to a negative level voltage of the external voltage supply unit.
엔모스 트랜지스터(M8)의 드레인은 피모스 트랜지스터(M9)의 드레인과 연결되고, 피모스 트랜지스터(M9)의 게이트단은 입력 신호(IN)가 인가된다.The drain of the NMOS transistor M8 is connected to the drain of the PMOS transistor M9, and an input signal IN is applied to the gate terminal of the PMOS transistor M9.
피모스 트랜지스터(M6, M9)의 각 소스단은 함께 연결되어 피모스 트랜지스터(M10)의 드레인과 연결된다. 피모스 트랜지스터(M10)의 소스단은 외부 전압 공급부의 양의 레벨 전압과 연결된다. 또한, 피모스 트랜지스터(M10)의 게이트단은 모드 신호(Mode)가 인가된다. 모드 신호(Mode)는 대기 모드 상태에 0V를 인가하여 레벨 시프터가 동작하지 않도록 하는 제어 신호이다.Each source terminal of the PMOS transistors M6 and M9 is connected together to be connected to the drain of the PMOS transistor M10. The source terminal of the PMOS transistor M10 is connected to the positive level voltage of the external voltage supply. In addition, a mode signal Mode is applied to the gate terminal of the PMOS transistor M10. The mode signal Mode is a control signal for applying the 0V to the standby mode state so that the level shifter does not operate.
즉, 본 발명의 제3 실시예에 따른 레벨 시프터는 본 발명의 제1 실시예와 기본적인 회로 구성은 유사하나, 입력 신호(IN) 및 입력 반전 신호(INB)를 받아들이는 부분을 피모스 트랜지스터로 한 것과 레벨 시프터의 동작을 결정하는 모드 신호(Mode)가 피모스 트랜지스터의 게이트에 인가되는 것만이 다르다. 따라서, 본 발명의 제3 실시예에 따른 레벨 시프터의 동작은 본 발명의 제1 실시예와 동일한원리이며, 피모스 트랜지스터(M6, M9)의 문턱 전압을 Vthp이라 할 때, Vthp < |Vpos| 식을 만족할 경우, 레벨 시프터가 동작하게 되어 종래의 기술에서 문제되었던 문턱전압(Vthp) 변화에 따른 문제점이 개선될 수 있다.That is, the level shifter according to the third embodiment of the present invention has a basic circuit configuration similar to that of the first embodiment of the present invention, but the portion which receives the input signal IN and the input inverted signal INB is a PMOS transistor. Only one mode signal (Mode) for determining the operation of the level shifter is applied to the gate of the PMOS transistor. Therefore, the operation of the level shifter according to the third embodiment of the present invention is the same principle as that of the first embodiment of the present invention. When the threshold voltages of the PMOS transistors M6 and M9 are Vthp, Vthp <| Vpos | If the equation is satisfied, the level shifter may be operated to improve the problem caused by the change of the threshold voltage Vthp, which has been a problem in the related art.
즉, 본 발명의 제3 실시예에 따른 레벨 시프터는 본 발명의 제1 실시예와 동일한 효과가 있다.That is, the level shifter according to the third embodiment of the present invention has the same effect as the first embodiment of the present invention.
다음은 본 발명의 제4 실시예에 대하여 도 7을 참조하여 설명한다.Next, a fourth embodiment of the present invention will be described with reference to FIG.
도 7은 본 발명의 제4 실시예에 따른 레벨 시프터이다.7 is a level shifter according to a fourth embodiment of the present invention.
도 7에 도시한 바와 같이, 본 발명의 제4 실시예에 따른 레벨 시프터는 본 발명의 제3 실시예와 동일한 구조로 이루어지며, 단지 차동 증폭기의 입력단인 피모스 트랜지스터(M6)의 게이트단에 입력 반전 신호(INB)가 아닌 기준 전압(Vref: reference voltage level)이 인가되는 것만이 다르다. 여기서 기준 전압(Vref)은 입력 신호(IN)의 평균 전압으로 일정 레벨의 직류 전압이다.As shown in FIG. 7, the level shifter according to the fourth embodiment of the present invention has the same structure as that of the third embodiment of the present invention, and is provided only at the gate terminal of the PMOS transistor M6, which is an input terminal of the differential amplifier. The only difference is that a reference voltage level (Vref) is applied, not the input inversion signal INB. The reference voltage Vref is an average voltage of the input signal IN and is a DC voltage of a predetermined level.
즉, 본 발명의 제2 실시예에 따른 레벨 시프터와 같이, 차동 증폭기의 입력단에 입력 반전 신호(INB) 대신 기준 전압(Vref)을 인가한 것과 동일한 원리이다.That is, like the level shifter according to the second embodiment of the present invention, the same principle as that of applying the reference voltage Vref instead of the input inversion signal INB to the input terminal of the differential amplifier.
따라서, 본 발명의 제4 실시예는 본 발명의 제3 실시예와 같은 효과가 있을 뿐만 아니라, 입력 신호의 개수를 줄일 수 있는 장점이 있다.Therefore, the fourth embodiment of the present invention not only has the same effect as the third embodiment of the present invention, but also has the advantage of reducing the number of input signals.
비록 본 발명은 가장 실제적이며 바람직한 실시예를 참조하여 설명되었지만, 상기 개시된 실시예에 한정되지 않으며, 후술되는 청구의 범위 내에 속하는 다양한 변형 및 등가물들도 포함한다.Although the present invention has been described with reference to the most practical and preferred embodiments, it is not limited to the embodiments disclosed above, but also includes various modifications and equivalents falling within the scope of the following claims.
본 발명에 따른 레벨 시프터는 음의 레벨 및 양의 레벨로 시프팅하는 회로를 단순화하여 회로가 차지하는 면적을 줄일 수 있으며, 문턱 전압 변동에 따른 오동작을 막을 수 있다. 또한, 대기 모드시에 동작하지 않도록 하여 전력 소비를 줄일 수 있다. 또, 상기 레벨 시프터를 본 발명의 액정 표시 장치에 효과적으로 이용할 수 있다.The level shifter according to the present invention can reduce the area occupied by the circuit by simplifying a circuit shifting to a negative level and a positive level, and can prevent malfunction due to a threshold voltage variation. In addition, power consumption can be reduced by not operating in the standby mode. Moreover, the said level shifter can be used effectively for the liquid crystal display device of this invention.

Claims (9)

  1. 로직 신호를 발생하는 타이밍 콘트롤러;A timing controller for generating a logic signal;
    다수의 게이트 라인, 상기 게이트 라인에 교차하는 다수의 데이터 라인, 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성되는 화소 영역을 가지며 프레임별 화상을 표시하는 디스플레이부;A display unit having a plurality of gate lines, a plurality of data lines crossing the gate lines, a pixel region formed in an area where the gate lines and the data lines intersect, and displaying an image for each frame;
    인가되는 신호에 따라 구동되어 게이트 구동 전압을 상기 게이트 라인에 공급하는 게이트 구동부;A gate driver driven according to an applied signal to supply a gate driving voltage to the gate line;
    인가되는 신호에 따라 상기 게이트 구동부의 구동에 동기하여 데이터 신호를 상기 데이터 라인에 공급하는 소스 구동부;A source driver configured to supply a data signal to the data line in synchronization with driving of the gate driver according to an applied signal;
    외부로부터 인가되는 양의 레벨의 전압과 음의 레벨의 전압으로 구동되며, 상기 타이밍 콘트롤러로부터 출력되는 로직 신호를 레벨 시프트하여 상기 게이트 구동부 및 상기 소스 구동부에 출력하는 레벨 시프터A level shifter driven by a positive level voltage and a negative level voltage applied from the outside, and level shifting a logic signal output from the timing controller to output the gate driver and the source driver.
    를 포함하고,Including,
    상기 레벨 시프터는 상기 로직 신호의 제1 입력신호 및 상기 로직 신호의 제2 입력신호를 차동 증폭하여 출력하는 것을 특징으로 하는 액정 표시 장치.And the level shifter differentially amplifies and outputs a first input signal of the logic signal and a second input signal of the logic signal.
  2. 제1항에서,In claim 1,
    상기 레벨 시프터는The level shifter
    상기 제1 입력신호를 인가받는 제1 트랜지스터;A first transistor receiving the first input signal;
    상기 제1 트랜지스터와 공통 드레인으로 연결되는 제2 트랜지스터 및 상기 제2 트랜지스터와 공통 게이트로 연결되는 제3 트랜지스터를 포함하고, 상기 제2 및 상기 제3 트랜지스터의 상기 공통 게이트는 상기 제1 및 상기 제2 트랜지스터의 상기 공통 드레인에 연결되어 형성된 전류 미러부;A second transistor connected to the first transistor through a common drain, and a third transistor connected to the second transistor through a common gate, wherein the common gate of the second and third transistors includes the first and the second transistors; A current mirror unit connected to the common drain of two transistors;
    상기 제3 트랜지스터와 공통 드레인으로 연결되어 제2 입력신호를 인가받는 제4 트랜지스터를 포함하고,A fourth transistor connected to the third transistor through a common drain and receiving a second input signal;
    상기 제1 내지 상기 제4 트랜지스터의 소스는 외부로부터 인가되는 상기 음의 레벨 전압 또는 상기 양의 레벨 전압과 커플링되며, 상기 제3 및 상기 제4 트랜지스터의 공통 드레인을 통하여 상기 제1 입력신호와 상기 제2 입력신호의 차동 증폭된 출력 신호가 생성되는 것을 특징으로 하는 액정 표시 장치.Sources of the first to fourth transistors are coupled to the negative level voltage or the positive level voltage applied from the outside, and are connected to the first input signal through a common drain of the third and fourth transistors. And a differentially amplified output signal of the second input signal.
  3. 제2항에서,In claim 2,
    상기 제1 입력신호는 그라운드 전위와 제1 전위 사이를 스윙하는 구형파이고, 상기 제2 입력신호는 상기 제1 입력신호의 반전된 신호인 것을 특징으로 하는 액정 표시 장치.And the first input signal is a square wave swinging between a ground potential and a first potential, and the second input signal is an inverted signal of the first input signal.
  4. 제2항에서,In claim 2,
    상기 제1 입력신호는 그라운드 전위와 제1 전위 사이를 스윙하는 구형파이고, 상기 제2 입력신호는 상기 제1 입력신호의 평균전압을 일정 레벨로 공급하는 기준 전압인 것을 특징으로 하는 액정 표시 장치.And the first input signal is a square wave swinging between a ground potential and a first potential, and the second input signal is a reference voltage for supplying an average voltage of the first input signal at a predetermined level.
  5. 제2항에서,In claim 2,
    상기 제1 및 상기 제4 트랜지스터의 소스에 드레인이 연결되고, 게이트에 인가되는 제어신호에 따라 동작하여 상기 제1 및 상기 제4 트랜지스터의 턴 오프를 제어하는 제5 트랜지스터를 더 포함하는 액정 표시 장치.A liquid crystal display further includes a fifth transistor connected to a source of the first and fourth transistors, the fifth transistor controlling a turn-off of the first and fourth transistors in response to a control signal applied to a gate. .
  6. 제5항에서,In claim 5,
    상기 제1, 상기 제4 및 상기 제5 트랜지스터는 피모스(PMOS) 트랜지스터이고, 상기 제2 및 상기 제4 트랜지스터는 엔모스(NMOS) 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 외부로부터 인가되는 음의 레벨 전압과 커플링되고, 상기 엔모스 트랜지스터의 소스는 외부로부터 인가되는 양의 레벨 전압과 커플링되는 것을 특징으로 하는 액정 표시 장치.The first, fourth and fifth transistors are PMOS transistors, the second and fourth transistors are NMOS transistors, and the source of the PMOS transistor is applied from outside. And a source voltage of the NMOS transistor coupled with a positive level voltage applied from the outside.
  7. 제5항에서,In claim 5,
    상기 제1, 상기 제4 및 상기 제5 트랜지스터는 엔모스 트랜지스터이고, 상기 제2 및 상기 제4 트랜지스터는 피모스 트랜지스터이며, 상기 피모스 트랜지스터의 소스는 외부로부터 인가되는 음의 레벨 전압과 커플링되고, 상기 엔모스 트랜지스터의 소스는 외부로부터 인가되는 양의 레벨 전압과 커플링되는 것을 특징으로 하는 액정 표시 장치.The first, fourth and fifth transistors are NMOS transistors, the second and fourth transistors are PMOS transistors, and a source of the PMOS transistor is coupled with a negative level voltage applied from the outside. And the source of the NMOS transistor is coupled with a positive level voltage applied from the outside.
  8. 액정 표시 장치의 타이밍 콘트롤러로부터 제공되는 로직 신호를 레벨 시프트하여 게이트 구동부 및 소스 구동부에 인가하는 레벨 시프터에 있어서,A level shifter for level shifting a logic signal provided from a timing controller of a liquid crystal display device and applying the level signal to a gate driver and a source driver,
    상기 로직 신호의 제1 입력신호를 인가받는 제1 트랜지스터;A first transistor receiving a first input signal of the logic signal;
    상기 제1 트랜지스터와 공통 드레인으로 연결되는 제2 트랜지스터 및 상기 제2 트랜지스터와 공통 게이트로 연결되는 제3 트랜지스터를 포함하고, 상기 제2 및 상기 제3 트랜지스터의 상기 공통 게이트는 상기 제1 및 상기 제2 트랜지스터의 상기 공통 드레인에 연결되어 형성된 전류 미러부;A second transistor connected to the first transistor through a common drain, and a third transistor connected to the second transistor through a common gate, wherein the common gate of the second and third transistors includes the first and the second transistors; A current mirror unit connected to the common drain of two transistors;
    상기 제3 트랜지스터와 공통 드레인으로 연결되며, 상기 로직 신호의 제2 입력신호를 인가받는 제4 트랜지스터를 포함하고,A fourth transistor connected to the third transistor through a common drain and receiving a second input signal of the logic signal,
    상기 제1 내지 상기 제4 트랜지스터의 소스는 외부로부터 인가되는 상기 음의 레벨 전압 또는 상기 양의 레벨 전압과 커플링되며, 상기 제3 및 상기 제4 트랜지스터의 공통 드레인을 통하여 상기 제1 입력신호와 상기 제2 입력신호의 차동 증폭된 출력 신호가 생성되는 것을 특징으로 하는 레벨 시프터.Sources of the first to fourth transistors are coupled to the negative level voltage or the positive level voltage applied from the outside, and are connected to the first input signal through a common drain of the third and fourth transistors. And a differentially amplified output signal of the second input signal is generated.
  9. 제8항에서,In claim 8,
    상기 제1 및 상기 제4 트랜지스터의 소스에 드레인이 연결되고, 게이트에 인가되는 제어신호에 따라 동작하여 상기 제1 및 상기 제4 트랜지스터의 턴 오프를 제어하는 제5 트랜지스터를 더 포함하는 레벨 시프터.And a fifth transistor having a drain connected to the sources of the first and fourth transistors and operating according to a control signal applied to a gate to control the turn-off of the first and fourth transistors.
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