KR20030056243A

KR20030056243A - 트리플렉서 회로 및 이를 구현한 적층칩형 트리플렉서

Info

Publication number: KR20030056243A
Application number: KR1020010086418A
Authority: KR
Inventors: 신유선; 나승현; 이창용
Original assignee: 삼성전기주식회사
Priority date: 2001-12-27
Filing date: 2001-12-27
Publication date: 2003-07-04
Also published as: CN1428889A; US20030124984A1; JP2003198309A; US6876840B2

Abstract

본 발명은, 상기 입력단에 서로 병렬로 연결된, 제1 주파수대역을 통과시키기 위한 제1 필터회로부와 상기 제1 주파수대역보다 낮은 소정의 주파수대역을 통과시키기 위한 저역필터회로부 및, 상기 저역필터통과회로부의 출력단에 병렬로 연결된, 상기 소정의 주파수대역 중 제2 주파수대역을 통과시키는 제2 필터회로부와 상기 소정의 주파수대역으로부터 제2 주파수대역보다 낮은 제3 주파수대역을 통과시키는 제3 필터회로부를 포함하며, 상기 저역통과필터회로부에는 상기 소정의 주파수대역 중 상기 제1 주파수 대역과 인접한 주파수대역을 확장하기 위한 노치회로부를 추가적으로 갖는 트리플렉서를 제공한다. 본 발명에 따르면, 하나의 입력단으로부터 수신된 신호를 제1, 제2 및 제3 주파수대역으로 분리할 수 있다.

Description

트리플렉서 회로 및 이를 구현한 적층칩형 트리플렉서{TRIPLEXER CIRCUIT AND CHIP MULTILAYER TRIPLEXER}

본 발명은 트리플렉서(triplexer)에 관한 것으로, 보다 상세하게는 3개의 서로 다른 주파수 대역을 갖는 입력신호를 분리할 수 있는 트리플렉서 및 이를 구현한 적층칩형 트리플렉서에 관한 것이다.

최근에 이동통신시스템은 소비자의 다양한 요구를 만족시키기 위해 보다 복잡한 기능을 구비하는 추세에 있다. 또한, 이동통신단말기는 실장되는 부품의 간소화와 소형화를 통해 휴대가 간편해야 한다는 제한사항이 따른다. 그 일환으로, 근래의 이동통신단말기는 서로 다른 2개의 주파수대역을 하나의 안테나를 통해 동시에 수신하여 분리할 수 있는 적층칩형 다이플렉서(multilayered diplexer)를 구비하여, 2개의 주파수대역을 갖는 신호를 함께 처리할 수 있는 듀얼밴드(dual-band) 단말기가 등장했다.

일반적으로, 듀얼밴드 이동통신단말기는 다른 주파수대역의 신호, 예를 들면 CDMA 주파수대역(약 824-894㎒)과 PCS 주파수대역(약 1850-1990㎒)의 신호를 하나의 입력단으로 수신하여 두개의 출력단으로 각각 분리할 수 있는 적층칩형 다이플렉서를 구비한다. 상기 적층칩형 다이플렉서란 고역통과필터와 저역통과필터를 도전성 패턴으로 구현한 복수개의 유전체기판을 적층하여 구성한 부품으로서, 하나의 안테나를 통해 입력된 신호를 각각의 주파수대역의 신호로 분리시키고, 분리된 주파수 신호를 그 후단에 배치된 각각 대역에 따른 주파수처리회로에 제공하는 역할을 한다.

나아가, 최근에는 이동통신단말기에 GPS(Grobal Position System)기능이 추가되면서, 3개의 주파수대역(예를 들면, f1= 824-894㎒, f2 = 1570-1580㎒, f3 = 1850-1990㎒)을 분리하여 처리할 수 있는 트리플 밴드(triple-band)방식이 요구되는 추세이다.

이러한 트리플밴드방식을 구현하기 위해서, 종래의 이동통신단말기는 별도의 안테나를 추가적으로 구비하거나, 안테나와 다이플렉서 사이에 다른 고역통과필터부품을 더 구비하는 방식을 사용하여 왔다.

이하, 종래의 이동통신단말기에서 채용되는 2가지의 트리플밴드방식을 보다 상세히 설명하기로 한다.

도1a 및 1b는 각각 종래의 이동통신단말기의 트리플 밴드방식을 나타내는 블록도이다. 도1a를 참조하면, f1대역 및 f3대역을 갖는 신호를 수신하기 위한 안테나(2)와 추가적인 f2대역의 신호를 수신하기 위한 안테나(4)를 구비하고 있다. 기존의 안테나(2)에 수신된 f1대역 및 f3대역을 갖는 신호는 통상의 다이플렉서(6)에 의해 분리되며, f2 신호는 별도의 안테나(4)를 통해 수신되어 f2신호를 위한 대역통과필터(8)를 통해 처리해준다.

이와 달리, 도1b와 같이, 추가적으로 안테나를 구비하는 대신에 기존의 안테나(2)를 이용하여 f2신호를 함께 수신하고, f2신호 또는 f3신호를 별도로 추출해내는 방식을 사용하기도 한다.

하지만, 상술한 종래의 이동통신단말기에 구현된 트리플밴드방식은, 단말기 내에 별도의 부품을 추가하여 실장하는 것이 요구되므로, 이동통신단말기의 소형화 및 경량화가 곤란해지며, 별도의 부품의 추가 사용으로 인해 비용이 상승된다는 문제가 있다.

또한, f2 주파수대역이 f1과 f3 주파수 대역의 사이에 존재하고, 특히 어느 하나에 인접한 주파수대역을 형성한 경우에, 인접한 대역으로부터 f3에 해당되는 주파수 대역을 정확하게 분기해내는 단일한 형태의 회로를 구현하는 것은 어려우며, 현재까지도 제시되고 있지 않다.

본 발명은 상기 문제점을 해결하기 위해서 안출된 것으로, 그 목적은 하나의 입력단자를 통해 입력된 신호를 서로다른 출력단자를 통해 3개의 각 주파수대역으로 정확하게 분리할 수 있는 분기특성(branching characteristic)을 갖는 트리플렉서를 제공하는데 있다.

본 발명의 다른 목적은 하나의 안테나롤 통해 수신된 신호를 3개의 주파수대역을 고성능으로 분리할 수 있으며, 이동통신단말기에 실장하기에 적합하도록 소형화된 적층칩형 트리플렉서를 제공하는데 있다.

도1a 및 1b는 종래의 이동통신단말기에 트리플밴드방식을 나타내는 블록도이다.

도2는 본 발명의 일실시형태에 따른 트리플렉서의 등가회로이다.

도3a 및 3b는 도2의 등가회로로 구현된 트리플렉서의 삽입손실특성을 나타내는 그래프이다.

도4a 및 4b는 본 발명의 일실시형태에 따른 적층칩형 트리플렉서를 구성하는 각 유전체층을 나타내는 개략도이다.

도5는 도4의 유전체층으로 이루어진 적층칩형 트리플렉서의 개략사시도이다.

<도면의 주요부분에 대한 부호설명>

10: 제1 필터회로부

20: 저역통과필터회로부

30: 제2 필터회로부

40: 제3 필터회로부

본 발명은, 입력단으로부터 수신된 신호를 제1, 제2 및 제3 주파수대역으로 분리하기 위한 회로를 포함하는 트리플렉서에서, 상기 회로를, 상기 입력단에 그 일단이 연결되며, 제1 주파수대역을 통과시키기 위한 제1 필터회로부와, 상기 입력단에 그 일단이 연결되며, 상기 제1 주파수대역보다 낮은 소정의 주파수대역을 통과시키기 위한 저역통과필터회로부와, 상기 저역통과필터회로부의 타단에 그 일단이 연결되어, 상기 소정의 주파수대역으로부터 제2 주파수대역을 통과시키는 제2 필터회로부와, 상기 저역통과필터회로부의 타단에 그 일단이 연결되어, 상기 소정의 주파수대역으로부터 제2 주파수대역보다 낮은 제3 주파수대역을 통과시키는 제3 필터회로부와, 상기 제1 필터회로부, 제2 필터회로부 및 제3 필터회로부의 타단에 각각 마련되어, 상기 제1 주파수대역, 제2 주파수대역 및 제3 주파수대역의 신호를 각각 제공하기 위한 제1, 제2 및 제3 출력단을 포함하며, 특히 상기 저역필터회로부는 상기 제1 주파수 대역과 인접한 주파수대역을 확장하기 위한 노치회로부를 갖는 트리플렉서를 제공한다.

본 발명의 바람직한 실시형태에서는, 상기 제1 필터회로부 또는 상기 제2 필터회로부 중 적어도 하나는 직렬로 연결된 2개의 캐피시턴스, 상기 2개의 캐패시턴스 사이에 일단이 연결된 추가적인 캐패시턴스 및, 상기 추가적인 캐패시턴스의 타단에 일단이 연결되고 타단은 접지된 인덕턴스로 구성할 수 있으며, 또한 상기 저역통과필터회로부 및 상기 제3 필터회로부 중 적어도 하나는 병렬로 연결된 캐패시턴스와 인덕턴스로 이루어진 병렬회로 및, 그 병렬회로의 타단에 일단이 연결되고, 타단은 접지된 추가적인 캐패시턴스로 구성할 수 있다. 보다 바람직한 형태에서는, 제1 내지 제3 필터회로부 및 저역통과필터회로부 모두를 상기 제시된 요소로 각각 형성한다.

특히, 본 발명에서 채용되는 노치회로부는, 상기 저역통과필터회로부의 병렬회로의 타단과 그 추가적인 캐패시턴스의 사이에 직렬로 연결된 인덕턴스로 구성할 수 있으며, 이를 통해 저역통과필터회로부에서 출력되는 소정의 주파수 대역 중 상기 제1 주파수 대역과 인접한 주파수대역을 확장하는 기능을 한다.

또한, 본 발명은, 입력단으로부터 수신된 신호를 제1, 제2 및 제3 주파수대역으로 분리하기 위한 회로가 구현되도록 도전성 패턴이 각각 형성된 복수개의 유전체 기판을 포함하는 적층칩형 트리플렉서에 있어서, 상기 도전성 패턴을 형성된 회로를 형성하되, 상기 입력단에 직렬로 연결된 제1 및 제2 캐피시턴스, 상기 제1 및 제2 캐패시턴스 사이에 연결된 제3 캐패시턴스 및, 상기 제3 캐패시턴스에 일단이 연결되고 타단이 접지된 제1 인덕턴스로 이루어진 제1 필터회로부와,

상기 입력단에 일단이 연결되며, 제4 캐패시턴스와 제2 인덕턴스를 병렬로 연결하여 이루어진 제1 병렬회로와, 상기 제1 병렬회로의 타단에 일단이 연결된 제3 인덕턴스와, 상기 제3 인덕턴스의 타단에 일단이 연결되고 타단은 접지된 제5 캐패시턴스로 이루어진 저역통과필터회로부와,

상기 저역통과필터회로부의 제1 병렬회로의 타단에 직렬로 연결된 제6 및 제7 캐피시턴스, 상기 제6 및 제7 캐패시턴스 사이에 연결된 제8 캐패시턴스 및, 상기 제8 캐패시턴스에 일단이 연결되고 타단이 접지된 제4 인덕턴스로 이루어진 제2 필터회로부와,

상기 저역통과필터회로부의 제1 병렬회로의 타단에 일단이 연결되며, 제9 캐패시턴스와 제5 인덕턴스로 이루어진 제2 병렬회로 및, 상기 제2 병렬회로의 타단에 일단이 연결되고 타단은 접지된 제10 캐패시턴스로 이루어진 제3 필터회로부를 포함하도록 형성된 적층칩형 다이플렉서를 제공한다.

본 발명의 일실시형태에서는, 적층칩형 트리플렉서의 상부에 표면실장형 안테나를 도전성 패턴으로 구현한 상면을 갖는 유전체 기판을 더 포함할 수 있으며, 상기 적층칩형 트리플렉서의 적어도 하나의 측면에 상기 유전체 기판이 적층된 방향으로 이루어진 단자로 상기 제1 필터회로부에 연결된 제1 출력단, 제2 필터회로부의 제2 출력단 및, 제3 필터회로부의 제2 출력단과, 적어도 하나의 접지단자를 각각 형성하는 것이 바람직하다.

본 발명의 바람직한 실시형태에 따른 적층칩형 트리플렉서는, 접지패턴이 형성된 제1 유전체층, 상기 제5 캐패시턴스 및 상기 제10 캐패시턴스의 패턴이 형성된 제2 유전체층, 상기 제1 내지 제5인덕턴스의 패턴이 형성된 제3 유전체층 및, 제1 내지 제4 캐패시턴스와 제6 내지 제9 캐패시턴스의 패턴이 형성된 제4 유전체층의 순서에 따라 하부에서 상부로 적층하여 형성할 수 있다.

또한, 상기 제3 유전체층 또는 제4 유전체층은 복수개의 유전체층으로 이루어지며, 상기 제3 유전체층에 형성된 적어도 하나의 인덕턴스는 적어도 2개의 유전체층 상면에 형성되어 비아홀로 연결될 수 있다. 나아가, 상기 제3 유전체층 또는 상기 제4 유전체층 중 적어도 하나의 유전체층은 캐패시턴스의 패턴과 인덕턴스의 패턴이 함께 형성될 수도 있다.

이하, 도면을 참조하여, 본 발명의 바람직한 실시형태를 상세히 설명하기로 한다.

도2는 본 발명의 바람직한 실시형태에 따른 트리플렉서의 등가회로도이다.

도2와 같이, 본 실시형태는 크게 입력단(IN)에 그 일단이 연결된 제1 필터회로부(10)와, 상기 제1 필터회로부(10)와 병렬로 상기 입력단(IN)에 연결된 저역필터회로부(20)와, 상기 저역필터회로부(20)에 포함된 노치회로부(25)와, 상기 저역필터회부(20)의 타단에 그 일단이 연결된 제2 필터회로부(30)와, 상기 제2 필터회로부(30)와 병렬로 상기 저역필터회로부(20)의 타단에 연결된 제3 필터회로부(30)로 구성되어 있다. 상기 제1, 제2 및 제3 필터회로부(10,30,40)의 타단에는 각각 제1, 제2 및 제3 출력단(OUT1, OUT2, OUT3)을 구비한다.

보다 상세히 설명하면, 제1 필터회로부(10)는 직렬로 연결된 2개의 캐피시턴스(C1, C2), 그 사이에 일단이 연결된 추가적인 캐패시턴스(C3) 및, 상기 추가적인 캐패시턴스(C3)의 타단에 일단이 연결되고 타단은 접지된 인덕턴스(L1)를 포함하며, 저역통과필터회로부(20)는 병렬로 연결된 캐패시턴스(C4)와 인덕턴스(L2)로 이루어진 병렬회로 및, 그 병렬회로의 타단에 일단이 연결되고 타단은 접지된 추가적인 캐패시턴스(C5)를 포함한다. 한편, 제2 필터회로부(30)는 상기 제1 필터회로부(10)의 배열과 동일하게 T자형으로 연결된 3개의 캐패시턴스(C6,C7,C8) 및 그 하나에 연결되어 접지된 인덕턴스(L4)로 이루어지며, 제3 필터회로부(40)는 상기 저역통과필터회로부(20)와 동일한 구조를 가지며, 병렬로 연결된 캐패시턴스(C9)와 인덕턴스(L5) 및 그 타단에 연결되어 접지된 캐패시턴스(C10)로 이루어져 있다.

이와 같이 구성된 등가회로에서, 제1 필터회로부(10) 및 제2 필터회로부(30)는 각각 다른 소정의 주파수 대역을 감쇄시켜 높은 대역의 주파수만을 통과시키는 고역통과필터로 작용하며, 제3 필터회로부(40)는 저역통과필터회로부(20)와 유사하게 소정의 주파수 대역을 감쇄시켜 낮은 대역의 주파수만을 통과시키는 저역통과필터로서 작용한다.

특히, 저역통과필터회로부(20)에는 인덕턴스(L3)로 구성된 노치회로(25)를 추가로 구성하여 특정주파수의 삽입손실을 크게 함으로써 그 저역통과필터회로부의 출력신호 주파수대역 중 제1 필터회로부에 인접한 부분을 확장시켜 분기특성을 향상시킬 수 있다. 즉, 제1 필터회로부(10)와 저역통과필터회로부(20)을 통해 정확하게 분기할 때, 저역통과필터회로부(20)의 출력신호를 제2 필터회로부(30)에 통과시킬 주파수대역에 미칠 수 있는 삽입손실의 영향을 저감시킬 수 있다.

이하, 도2의 등가회로를 구현한 트리플렉서의 작동에 대해 도3을 참조하여 보다 상세히 설명하기로 한다. 도3a 및 3b는 도2의 등가회로의 삽입손실특성을 나타내는 그래프이다.

도3a 및 3b는 하나의 신호로부터 3가지 주파수대역, 즉 AMPS(Advanced Mobile Phone Service)에 해당하는 f1(1850-1990㎒), GPS에 해당하는 f2(1560-1580㎒) 및 CDMA에 해당하는 f3(824-894㎒)의 신호로 분리하기 위해 구현된 일 실시형태의 결과이다. 이를 위해 도2의 등가회로도에서 C1=0.58㎊, C2=0.8㎊, C3=1.04㎊, C4=3.28㎊, C5=0.66㎊, C6=1.3㎊, C7=1.01㎊, C8=2.72㎊, C9=2.96㎊ 및 C10=1.76㎊으로 선택하고, L1=12.04nH, L2=1.93nH. L3=7.2nH, L4=9.64nH 및 L5=3.53nH으로 선택하여 트리플렉서를 구현하였다.

도3a는 제1 필터회로부(10)와 저역통과필터회로부(20)에 의한 삽입손실특성을 나타내며, 도3b는 제2 및 제3 필터회로부(30,40)에 의한 삽입손실특성을 나타낸다.

도3a를 참조하면, 입력단(IN)을 통해 제1 필터회로부(10)와 저역통과필터회로부(20)에 제공된다. 이 때, 제1 필터회로부(10)는 약 1300㎒에 해당하는 신호의삽입손실을 약 60dB에 가까운 최대치로 하여 f3에 해당하는 높은 주파수대역의 신호만을 통과시킨다(IN→OUT1). 반면에, 저역통과필터회로부는 f3에 해당하는 주파수에서 약 80dB에 인접하는 삽입손실을 크게 하여 낮은 주파수대역의 신호만을 통과시킨다(IN→ⓐ'). 여기서, 상기 저역통과필터회로부(20)는 f1과 f2에 해당하는 주파수대역을 모두 포함한다.

특히, 상기 저역통과필터회로부는 f2에 해당되는 주파수대역을 충분하게 확보하기 위해서 캐패시턴스(C5)에 직렬로 연결되는 인덕턴스(L3)로 이루어진 노치회로부(25)를 추가하여 그 전단(ⓐ)에서 f2의 주파수대역까지도 일정정도 감쇄시키는 완만한 경사를 갖는 삽입손실특성을 급격한 경사로 전환시킴(ⓐ→ⓐ')으로써 f2 주파수대역을 안정적으로 확보할 수 있다. 즉, 상기 노치회로부(25)는 도시된 바와 같이, 캐패시턴스(C4)와 인덕턴스(L2)의 병렬회로(이 또한 하나의 노치회로의 일형태임)에 의한 신호 삽입손실율보다 크게 하여, 도3a와 같이 점선부분을 실선부분으로 큰 경사를 갖도록 이동시킨다(ⓐ→ⓐ'). 따라서, f2에 해당되는 주파수대역을 보다 안정적으로 포함한 출력신호를 제공할 수 있다.

이와 같이, 저역통과필터회로부(20)에서 출력되는 신호는 제2 필터회로부(30)와 제3 필터회로부(40)로 제공된다. 제2 필터회로부(30)는 f1에 인접한 1000㎒에서 삽입손실을 80dB에 가까운 최대치로 하여 f2에 해당하는 높은 대역의 주파수신호만을 통과시킨다(ⓐ'→OUT2). 반면에, 제3 필터회로부(40)는 f2에인접한 1550㎒에서 삽입손실을 50dB에 가까운 최대치로 하여 f1에 해당하는 낮은 대역의 주파수신호만을 통과시킨다(ⓐ'→OUT3).

따라서, 상기 제1 필터회로부(10)의 제1 출력단(OUT1)은 f1에 해당하는 주파수대역의 신호를 제공되며, 제2 및 제3 출력단(OUT2, OUT3)은 각각 f2에 해당하는 주파수대역의 주파수 신호와 f3에 해당하는 주파수대역의 신호를 제공할 수 있다. 결과적으로, 본 발명에 따른 회로가 구현된 트리플렉서는 하나의 입력단을 통해 수신된 신호를 3개의 주파수대역으로 분리할 수 있는, 단일형태의 트리플렉서 부품을 제공함으로써 트리플밴드 이동통신단말기를 용이하게 구현할 수 있다.

이를 위해서, 본 발명은 트리플밴드 이동통신단말기의 부품으로 적합한 형태를 갖는 트리플렉서를 제공한다. 이동통신단말기의 실장에 적합할 정도의 소형화가 요구된다. 본 발명은 이러한 소형화 요구를 만족시키기 위해 트리플렉서 회로를 그 상면에 도전성 패턴으로 구현한 복수개의 유전체층을 적층한 형태로 제공할 수 있다.

도4a 및 4b는 도2에 도시된 등가회로를 구현한 적층칩형 트리플렉서의 일실시형태를 구성하는 각 층을 개략적으로 나타낸 것이다.

도4a와 도4b에 도시된 적층칩형 트리플렉서는 11개의 유전체층(①-⑪)으로구성되어 있으며, 즉, 접지패턴(100)이 형성된 제1 유전층(①)과, 저역통과필터회로부(20) 및 제3 필터회로부(40)에 있는 접지된 캐패시턴스(C5) 및 캐패시턴스(C10)의 패턴(125,140)이 형성된 제2 유전체층과, 각각의 인덕턴스(L1,L2,L3,L4 및 L5)의 패턴(211,222,223,234,245)이 형성된 제3 내지 제7 유전체층(③-⑦) 및, 캐패시턴스(C1,C2,C3 및 C4)와 제6 내지 제9 캐패시턴스(C6,C7,C8 및 C9)의 패턴(111,112,113,124,,137,139,149)과 일부 캐패시턴스(C1, C2와 C6, C7)를 위한 더미패턴(110,130)이 형성된 제6 내지 제10 유전체층(⑥-⑩)이 하부에서 상부로 적층되어 이루어진다.

본 실시형태와 같이, 도4에 도시된 실시형태와 같이, 소형화를 위한 도전성 패턴의 최적화를 위해, 캐패시턴스(C3,C8)의 패턴(113,138) 및 더미패턴(110,130)과 함께 일부 인덕턴스(L2)의 패턴(222,222')을 제6 및 제7 유전체층의 상면에 형성시킬 수도 있으며, 입력단(T5)에 연결된 안테나를 도전성패턴(200)으로 형성하여 제11 유전체층(⑪)을 추가시킬 수도 있다.

각 유전체층의 패턴을 보다 상세히 설명하면, 제1 유전체층(①)의 상면에 가장자리까지 확장된 7개의 접지단자(T0)를 포함한 접지전극패턴을 구현한다. 제2 유전체층(②)에 경우에는 상기 접지단자(T0)에 각각 연결되는 캐패시턴스(C5) 및 캐패시턴스(C10)의 패턴(125,140)이 형성되며, 제3 내지 제7 유전체층(③-⑦)에는 각 필터회로부에 포함된 인덕턴스를 구현한 패턴이 형성된다. 제3 내지 제7 유전체층에 형성된 인덕턴스 패턴은 각각의 값을 맞는 소정의 길이로 형성된다. 소형화를만족시키기 위해 제한된 면적에서 소정의 값을 갖는 길이로 인덕턴스 패턴이 형성되도록, 각 층마다 패턴을 분리하여 형성하고 각 층의 패턴을 비아홀로 연결하는 방식으로 사용할 수 있다.

본 실시형태에서도, 제3 유전체층(③)에 마련된 인덕턴스(L3,L4,L5)는 소정 값을 갖기 위해 각각 비아홀로 연결되어 제4 또는 제5 유전체층(④,⑤)까지 형성되며, 제1 필터회로부(10)와 제2 필터회로부(30)의 접지된 인덕턴스(L1,L4)를 구현한 패턴은 제3 유전체층에서 각각 접지단자(T0)에 연결되도록 측면까지 확장된다. 또한, 제3 필터회로부(40)의 인덕턴스(L5)는 저역통과필터회로부의 출력단(ⓐ') 및 제3 출력단(OUT3)에 연결되도록 각각 제3 유전층 및 제4 유전체층에서 측면까지 확장된 패턴(245,245')으로 제공되며, 노치회로부(25)를 구성하는 인덕턴스(L3)를 이루는 패턴(223,223',223")은 저역통과필터회로부(20)의 출력단(ⓐ')에 연결되도록 제5 유전체층에서 측면까지 확장된 패턴(223")으로 제공된다.

한편, 저역통과필터회로부(20)의 인덕턴스(L2)는 다른 캐패시턴스 패턴(113,138) 및 더미패턴(110,130)과 함께 제6 유전체층과 제7유전체층에 형성되어 각각 저역통과 필터회로부(20)의 출력단(ⓐ')과 입력단(IN)에 연결되도록 측부까지 확장된 패턴(222,222')으로 제공된다.

제2 유전체층에 형성된 패턴을 제외한 캐패시턴스(C1-4와 C6-9)는 제6 유전체 내지 제10 유전체층에 형성된다. 제6 유전체층에는 제1 필터회로부(10)와 제2 필터회로부(30)에서 인덕턴스(L1,L4)와 직렬로 연결된 캐패시턴스(C3,C8)를 형성한 패턴(113,138)이 제공되며, 제8 유전체층에는 제1 필터회로부(10)와 제2 필터회로부(30)에서 서로 직렬로 연결된 다른 캐패시턴스(C1,C2 및 C6,C7)의 패턴(111,112 및 137,139)이 형성되고, 각각 필요한 단자(T1, T5와 Tc, T2)에 연결되도록 측부까지 확장된다.

또한, 제9 유전체층 및 제10 유전체층에는 각각 저역통과필터회로부(20) 및 제3 필터회로부(40)에서 인덕턴스(L2,L5)와 병렬로 연결된 캐패시턴스(C4, C9)를 구현한 패턴(124,149)이 형성되며, 각각은 단자(Tc,T3)에 연결되도록 측부까지 확장된다.

나아가, 보다 바람직한 실시형태에서는 상기 트리플렉서의 입력단(IN)에 연결될 안테나 패턴(200)을 제11 유전체층에 추가적으로 형성하여 최상단에 적층시킬 수 있다.

도5는 도4a와 4b에 도시된 패턴을 갖는 유전체층으로 이루어진 적층칩형 트리플렉서의 개략도이다. 도5를 참조하면, 각 측부까지 연장된 패턴이 층간에서 연결되도록 측면단자가 형성된 것을 볼 수 있다. 각 측면단자(T0,T1,T2,T3,T5,Tc)는 도2의 등가회로에서 접지부, 제1 출력단(OUT1), 제2 출력단(OUT2), 제3 출력단(OUT3), 입력단(IN) 및 저역통과필터회로부의 출력단(ⓐ')에 각각 대응하며, 도4에 설명에서 동일하게 혼용되어 사용되었다.

상기 설명한 바와 같이, 적층칩형 트리플렉서를 구성하는 각 유전체층이 제공되면, 통상의 당업자에게 이를 제조하는 방법은 용이하게 이해될 수 있을 것이다. 예를 들면, 유전물질로 이루어진 시트를 유전체층으로 마련하고, 각 시트마다 통상의 인쇄회로패턴 형성방식을 이용하여 도4a와 4b에 도시된 바와 같이 패턴을 형성하며, 이어 이를 적층하고 소결한 다음에 측부까지 형성된 단자부를 연결하는 도5와 같이 외부전극을 형성함으로써 쉽게 구현될 수 있을 것이다.

이상에서 설명한 본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니고, 첨부된 청구범위에 의해 한정된다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 형태의 치환, 변형 및 변경이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 명백할 것이다.

상술한 바와 같이, 본 발명은 하나의 안테나를 통해 수신된 신호를 3개의 주파수대역으로 정확하게 분리할 수 있는 분기특성을 갖는 트리플렉서를 제공하며, 이러한 트리플렉서를 이동통신단말기에 실장하기에 적합한 소형화를 위해 도전성패턴이 형성된 복수개의 유전체층을 적층시킨 적층칩형 트리플렉서를 제공할 수 있다.

Claims

입력단으로부터 수신된 신호를 제1, 제2 및 제3 주파수대역으로 분리하기 위한 회로를 포함하는 트리플렉서에 있어서,

상기 회로는,

상기 입력단에 그 일단이 연결되며, 제1 주파수대역을 통과시키기 위한 제1 필터회로부;

상기 입력단에 그 일단이 연결되며, 상기 제1 주파수대역보다 낮은 소정의 주파수대역을 통과시키기 위한 저역필터회로부;

상기 저역통과필터회로부의 타단에 그 일단이 연결되어, 상기 소정의 주파수대역으로부터 제2 주파수대역을 통과시키는 제2 필터회로부;

상기 저역통과필터회로부의 타단에 그 일단이 연결되어, 상기 소정의 주파수대역으로부터 제2 주파수대역보다 낮은 제3 주파수대역을 통과시키는 제3 필터회로부; 및

상기 제1 필터회로부, 제2 필터회로부 및 제3 필터회로부의 타단에 각각 마련되어, 상기 제1 주파수대역, 제2 주파수대역 및 제3 주파수대역의 신호를 각각 제공하기 위한 제1, 제2 및 제3 출력단을 포함하며,

상기 저역통과필터회로부는 상기 소정의 주파수대역 중 상기 제1 주파수 대역과 인접한 주파수대역을 확장하기 위한 노치회로부를 포함하는 트리플렉서.
제1항에 있어서,

상기 제1 필터회로부 또는 상기 제2 필터회로부 중 적어도 하나는,

직렬로 연결된 2개의 캐피시턴스, 상기 2개의 캐패시턴스 사이에 일단이 연결된 추가적인 캐패시턴스 및, 상기 추가적인 캐패시턴스의 타단에 일단이 연결되고 타단은 접지된 인덕턴스로 이루어진 것을 특징으로 하는 트리플렉서.
제1항에 있어서,

상기 제3 필터회로부는,

병렬로 연결된 캐패시턴스와 인덕턴스로 이루어진 병렬회로 및, 그 병렬회로의 타단에 일단이 연결되고, 타단은 접지된 추가적인 캐패시턴스로 이루어진 것을 특징으로 하는 트리플렉서.
제1항에 있어서,

상기 저역통과필터회로부는,

병렬로 연결된 캐패시턴스와 인덕턴스로 이루어진 병렬회로, 그 병렬회로의 타단에 일단이 연결되어 상기 소정의 주파수대역 중 상기 제1 주파수 대역과 인접한 주파수대역을 확장하기 위한 노치회로부 및 상기 노치회로부의 타단에 일단이 연결되고 타단은 접지된 추가적인 캐패시턴스로 이루어진 것을 특징으로 하는 트리플렉서.
제4항에 있어서,

상기 노치회로부는 적어도 하나의 인덕턴스로 이루어진 것을 특징으로 하는 트리플렉서.
제1항에 있어서,

상기 입력단은 하나의 안테나에 연결된 것을 특징으로 하는 트리플렉서.
제1항에 있어서,

상기 제1 주파수대역은 약 1850-1990㎒이고, 상기 제2 주파수 대역은 약 1560-1580㎒이며, 상기 제3 주파수 대역은 약 824 - 894㎒인 것을 특징으로 하는 트리플렉서.
입력단으로부터 수신된 신호를 제1, 제2 및 제3 주파수대역으로 분리하기 위한 회로가 구현되도록 도전성 패턴이 각각 형성된 복수개의 유전체 기판을 포함하는 적층칩형 트리플렉서에 있어서,

상기 도전성 패턴이 형성된 회로는,

상기 입력단에 직렬로 연결된 제1 및 제2 캐피시턴스, 상기 제1 및 제2 캐패시턴스 사이에 연결된 제3 캐패시턴스 및, 상기 제3 캐패시턴스에 일단이 연결되고 타단이 접지된 제1 인덕턴스로 이루어진 제1 필터회로부;

상기 입력단에 일단이 연결되며, 제4 캐패시턴스와 제2 인덕턴스를 병렬로연결하여 이루어진 제1 병렬회로와, 상기 제1 병렬회로의 타단에 일단이 연결된 제3 인덕턴스와, 상기 제3 인덕턴스의 타단에 일단이 연결되고 타단은 접지된 제5 캐패시턴스로 이루어진 저역통과필터회로부;

상기 저역통과필터회로부의 제1 병렬회로의 타단에 직렬로 연결된 제6 및 제7 캐피시턴스, 상기 제6 및 제7 캐패시턴스 사이에 연결된 제8 캐패시턴스 및, 상기 제8 캐패시턴스에 일단이 연결되고 타단이 접지된 제4 인덕턴스로 이루어진 제2 필터회로부;

상기 저역통과필터회로부의 제1 병렬회로의 타단에 일단이 연결되며, 제9 캐패시턴스와 제5 인덕턴스로 이루어진 제2 병렬회로 및, 상기 제2 병렬회로의 타단에 일단이 연결되고 타단은 접지된 제10 캐패시턴스로 이루어진 제3 필터회로부를 포함하는 적층칩형 트리플렉서.
제8항에 있어서,

상기 적층칩형 트리플렉서는 그 상부에 표면실장형 안테나를 도전성 패턴으로 구현한 상면을 갖는 유전체 기판을 더 포함하는 것을 특징으로 하는 적층칩형 트리플렉서.
제8항에 있어서,

상기 적층칩형 트리플렉서는 적어도 하나의 측면에 상기 유전체 기판이 적층된 방향으로 형성된 단자로 상기 제1 필터회로부에 연결된 제1 출력단, 제2 필터회로부의 제2 출력단 및, 제3 필터회로부의 제2 출력단과, 적어도 하나의 접지단자를 각각 제공하는 것을 특징으로 하는 적층칩형 트리플렉서.
제8항에 있어서,

상기 복수개의 유전체 기판은, 접지패턴이 형성된 제1 유전체층, 상기 제5 캐패시턴스 및 상기 제10 캐패시턴스의 패턴이 형성된 제2 유전체층, 상기 제1 내지 제5인덕턴스의 패턴이 형성된 제3 유전체층 및, 제1 내지 제4 캐패시턴스와 제6 내지 제9 캐패시턴스의 패턴이 형성된 제4 유전체층의 순서에 따라 하부에서 상부로 적층한 것을 특징으로 하는 적층칩형 트리플렉서.
제11항에 있어서,

상기 제3 유전체층은 복수개의 유전체층으로 이루어지며, 상기 제3 유전체층에 형성된 적어도 하나의 인덕턴스는 적어도 2개의 유전체층 상면에 형성되어 비아홀로 연결된 것을 특징으로 하는 적층칩형 트리플렉서.
제11항에 있어서,

상기 제4 유전체층은 복수개의 유전체층으로 이루어진 것을 특징으로 하는 특징으로 하는 적층칩형 트리플렉서.
제11항에 있어서,

상기 제3 유전체층 또는 상기 제4 유전체층 중 적어도 하나의 유전체층은 캐패시턴스의 패턴과 인덕턴스의 패턴이 함께 형성된 것을 특징으로 하는 적층칩형 트리플렉서.