KR20030053161A - Semiconductor device and method for manufacturing thereof - Google Patents
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Abstract
많은 수의 외부단자 수를 확보할 수 있는 반도체 디바이스 및 그 제조방법이 개시된다. 반도체 디바이스는, 소정 간격의 직선적으로 배열된 복수의 리드가 연결된 집적회로부, 및 복수의 리드의 수에 일치되는 수의 리드홀이 형성되며 리드홀의 각각이 지그재그식으로 배열된 패키지를 구비한다. 여기서, 집적회로부의 리드에는 집적회로부를 패키지에 접합시키기 위하여 리드의 각각이 리드홀과 동일한 지그재그식 배열이 되도록 압력툴을 통해 소정의 압력이 가해진다. 이로써, 반도체 디바이스는 와이어 본딩의 유효면적을 확보할 수 있게 되므로, 보다 많은 수의 외부단자를 구비할 수 있게 된다.Disclosed are a semiconductor device capable of securing a large number of external terminals and a method of manufacturing the same. The semiconductor device includes an integrated circuit portion to which a plurality of leads arranged in a predetermined interval are connected, and a package in which a number of lead holes corresponding to the number of leads is formed and each of the lead holes is arranged in a zigzag pattern. Here, a predetermined pressure is applied to the leads of the integrated circuit portion through the pressure tool such that each of the leads is in the same zigzag arrangement with the lead holes in order to bond the integrated circuit portion to the package. As a result, the semiconductor device can secure the effective area of the wire bonding, and therefore, the semiconductor device can be provided with a larger number of external terminals.
Description
본 발명은 반도체 및 그 제조방법에 관한 것으로서, 보다 상세하게는, 단자수가 많은 경우에도 와이어 본딩의 유효면적이 확보될 수 있는 반도체 디바이스 및 그 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor and a method for manufacturing the same, and more particularly, to a semiconductor device and a method for manufacturing the same, in which an effective area of wire bonding can be secured even when there are many terminals.
반도체 디바이스의 고집적화 및 다기능화에 따라 반도체 디바이스의 외부단자(리드)의 수가 증가되고 있다. 그러나, 반도체 디바이스가 장착되는 전자기기의 소형화에 동반하여 반도체 디바이스의 소형화가 요구되므로, 반도체 디바이스 자체의 크기를 증가시킬 수는 없는 실정이다.BACKGROUND ART With the increasing integration and multifunction of semiconductor devices, the number of external terminals (leads) of semiconductor devices is increasing. However, since the miniaturization of the semiconductor device is required along with the miniaturization of the electronic apparatus on which the semiconductor device is mounted, the size of the semiconductor device itself cannot be increased.
도 1은 종래 기술에 따른 반도체 디바이스를 도시한 도면으로서, 도 1a는 측면도이고, 도 1b는 평면도이다. 도면을 참조하면, 반도체 디바이스(10)는 그 외부단자(11)와 외부단자(10) 사이의 간격을 좁힘으로써, 한정된 크기의 반도체 디바이스(10) 내에서 외부단자(11)의 수를 증대시킨다. 그러나, 반도체 디바이스(10) 내의 외부단자(11) 사이의 거리는, 반도체 디바이스를 PCB(Printed Circuit Board)에 장착할 경우에 와이어 본딩(wire bonding)을 위한 유효면적을 확보해야 하므로 일정거리 이상으로 좁힐 수 없다는 문제가 있다.1 shows a semiconductor device according to the prior art, in which FIG. 1A is a side view and FIG. 1B is a plan view. Referring to the drawings, the semiconductor device 10 increases the number of external terminals 11 in the semiconductor device 10 having a limited size by narrowing the gap between the external terminal 11 and the external terminal 10. . However, the distance between the external terminals 11 in the semiconductor device 10 should be narrowed to a certain distance or more since an effective area for wire bonding should be secured when the semiconductor device is mounted on a PCB (Printed Circuit Board). There is a problem that can not be.
본 발명은 상기의 문제점을 해결하기 위하여 창안된 것으로서, 단자수가 많은 경우에도 와이어 본딩의 유효면적을 확보할 수 있는 반도체 디바이스 및 그 제조방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and an object thereof is to provide a semiconductor device and a method for manufacturing the same, which can secure an effective area of wire bonding even when the number of terminals is large.
도 1은 종래 기술에 따른 반도체 디바이스를 도시한 도면으로서, 도 1a는 측면도이고, 도 1b는 평면도,1 is a view showing a semiconductor device according to the prior art, FIG. 1A is a side view, and FIG. 1B is a plan view,
도 2는 본 발명에 따른 반도체 디바이스를 도시한 도면으로서, 도 2a는 측면도, 도 2b는 정면도, 그리고 도 2c는 평면도,2 is a view showing a semiconductor device according to the present invention, in which FIG. 2A is a side view, FIG. 2B is a front view, and FIG. 2C is a plan view;
도 3은 도 2의 패키지를 도시한 도면으로서, 도 3a는 평면도이고, 도 3b는 부분상세도,3 is a view showing the package of Figure 2, Figure 3a is a plan view, Figure 3b is a partial detail view,
도 4는 본 발명에 이용되는 압력툴을 도시한 도면, 그리고4 is a view showing a pressure tool used in the present invention, and
도 5는 본 발명에 따른 반도체 디바이스를 제조하는 과정을 도시한 흐름도이다.5 is a flowchart illustrating a process of manufacturing a semiconductor device according to the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
10, 20 : 반도체 디바이스 21 : 집적회로부10, 20: semiconductor device 21: integrated circuit portion
21a : 리드 30 : 패키지21a: Lead 30: Package
31 : 리드홀 33 : 가이드홀31: lead hole 33: guide hole
41 : 압력툴의 내측부 43 : 압력툴의 외측부41: inner side of the pressure tool 43: outer side of the pressure tool
상기의 문제점을 해결하기 위한 본 발명에 따른 반도체 디바이스는, 소정 간격의 직선적으로 배열된 복수의 리드가 구비된 집적회로부, 및 복수의 상기 리드의 수에 일치되는 수의 리드홀을 구비하며 상기 리드홀의 각각이 지그재그식으로 배열된 패키지를 구비한다. 상기 집적회로부에 배열된 상기 리드에는, 상기 집적회로부를 상기 패키지에 접합시키기 위하여 상기 리드의 각각이 상기 지그재그식 배열이 되도록 압력툴을 통해 소정의 압력을 가하여 진다.A semiconductor device according to the present invention for solving the above problems includes an integrated circuit unit having a plurality of leads arranged linearly at predetermined intervals, and a number of lead holes corresponding to the number of the plurality of leads. Each of the holes has a package arranged in a zigzag fashion. A predetermined pressure is applied to the leads arranged in the integrated circuit part through a pressure tool such that each of the leads is in the zigzag arrangement in order to join the integrated circuit part to the package.
여기서, 상기 패키지의 상기 리드홀 중 기판 내의 굵게 드로잉된 패턴에 연결되는 리드홀은 외측에 배열되며, 얇게 드로잉된 패턴에 연결되는 리드홀은 내측에 배열된다.Here, among the lead holes of the package, lead holes connected to the thickly drawn pattern in the substrate are arranged outside, and lead holes connected to the thinly drawn pattern are arranged inside.
상기 압력툴은 수직방향의 홈이 상기 간격으로 교번적으로 구비된 내측부, 및 상기 홈에 일치되는 볼록부가 상기 간격으로 교번적으로 구비된 외측부를 구비한다. 상기 집적회로부는 내측에 배열된 상기 리드홀에 대응되는 상기 리드가 상기 홈에 일치되도록 지그부에 의해 상기 내측부로 이동되며, 상기 외측부는 이동된 상기 집적회로부의 상기 리드에 소정의 압력을 가하여 상기 리드를 절곡시킨다.The pressure tool has an inner side in which vertical grooves are alternately provided at the intervals, and an outer side in which convex portions coinciding with the grooves are alternately provided at the intervals. The integrated circuit part is moved to the inner part by a jig part so that the lead corresponding to the lead hole arranged inside is aligned with the groove, and the outer part applies a predetermined pressure to the lead of the moved integrated circuit part. Bend the leads.
상기 리드가 절곡된 상기 집적회로부는 상기 리드의 각각의 위치가 상기 리드홀의 각각의 위치에 일치되도록 상기 지그부에 의해 상기 패키지로 이동되며, 상기 패키지와 접합된다. 여기서, 상기 패키지는 상기 집적회로부의 이동을 가이드하기 위한 가이드홀을 구비하며, 상기 가이드홀은 상기 패키지의 대향하는 방향에 적어도 둘 이상 구비된다.The integrated circuit part in which the lead is bent is moved to the package by the jig part so that the respective positions of the leads coincide with the respective positions of the lead holes, and are bonded to the package. Here, the package has a guide hole for guiding the movement of the integrated circuit unit, the guide hole is provided with at least two in the opposite direction of the package.
이로써, 반도체 디바이스 내의 외부단자 사이의 거리를 좁히더라도 와이어 본딩을 위한 유효면적이 확보되므로 외부단자의 수를 더욱 증가시킬 수 있게 된다.As a result, even if the distance between the external terminals in the semiconductor device is reduced, the effective area for wire bonding can be secured, thereby increasing the number of external terminals.
한편, 본 발명에 따른 반도체 디바이스에 따르면, 집적회로부에 소정 간격의 직선적으로 배열된 복수의 리드와 일치되는 수의 리드홀을 패키지에 지그재그식으로 배열하는 단계, 및 상기 집적회로부를 상기 패키지에 접합시키기 위하여 상기 리드의 각각이 상기 지그재그식 배열이 되도록 압력툴을 통해 상기 리드에 소정의 압력을 가하는 단계를 구비한 반도체 디바이스 제조방법이 제공된다.On the other hand, according to the semiconductor device according to the present invention, the step of arranging a number of lead holes in the package to match the plurality of leads linearly arranged at a predetermined interval in the integrated circuit unit, and bonding the integrated circuit unit to the package A method of manufacturing a semiconductor device is provided that includes applying a predetermined pressure to the lead through a pressure tool such that each of the leads is in a zigzag arrangement.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세하게 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2는 본 발명에 따른 반도체 디바이스를 도시한 도면으로서, 도 2a는 측면도, 도 2b는 정면도, 그리고 도 2c는 평면도이다. 또한, 도 3은 도 2의 패키지를 도시한 도면으로서, 도 3a는 평면도이고, 도 3b는 부분상세도이다. 그리고, 도 4는 본 발명에 이용되는 압력툴을 도시한 도면이다.2 is a view showing a semiconductor device according to the present invention, in which FIG. 2A is a side view, FIG. 2B is a front view, and FIG. 2C is a plan view. 3 is a view showing the package of FIG. 2, FIG. 3A is a plan view, and FIG. 3B is a partial detail view. 4 is a view showing a pressure tool used in the present invention.
도면을 참조하면, 반도체 디바이스는 소정 간격의 직선적으로 배열된 복수의 리드(21a)가 연결된 집적회로부(21), 및 복수의 리드(21a)의 수에 일치되는 수의 리드홀(31)을 구비하며 리드홀(31)의 각각이 지그재그식으로 배열된 패키지(30)를 구비한다. 집적회로부(21)의 리드(21a)에는 집적회로부(21)를 패키지에 접합시키기 위하여 리드(21a)의 각각이 리드홀(31) 각각의 지그재그식 배열과 동일한 지그재그식 배열이 되도록 압력툴을 통해 리드(21a)에 소정의 압력이 가해진다. 여기서, 패키지(30)의 리드홀(31) 중 기판 내의 굴게 드로잉된 패턴에 대응되는 리드홀(31a)은 외측에 배열되며, 얇게 드로잉된 패턴에 대응되는 리드홀(31b)은 내측에 배열된다.Referring to the drawings, a semiconductor device includes an integrated circuit unit 21 to which a plurality of leads 21a arranged linearly at predetermined intervals are connected, and a number of lead holes 31 corresponding to the number of leads 21a. And a package 30 in which each of the lead holes 31 is arranged in a zigzag manner. In the lead 21a of the integrated circuit portion 21, through the pressure tool, each of the leads 21a has the same zigzag arrangement with the zigzag arrangement of each of the lead holes 31 in order to bond the integrated circuit portion 21 to the package. A predetermined pressure is applied to the lid 21a. Here, among the lead holes 31 of the package 30, the lead holes 31 a corresponding to the roughly drawn patterns in the substrate are arranged outside, and the lead holes 31 b corresponding to the thinly drawn patterns are arranged inside. .
한편, 압력툴은 수직방향의 홈이 반도체 디바이스의 리드(21a)의 간격과 동일한 간격으로 교번적으로 형성된 내측부(41), 및 교번적으로 형성된 홈에 일치되는 볼록부가 리드(21a)의 간격과 동일한 간격으로 형성된 외측부(43)가 구비된다. 즉, 압력툴의 내측부(41)와 외측부(43)를 맞대면, 내측부(41)의 홈과 외측부(43)의 볼록부는 일치되어 맞닿도록 형성된다.On the other hand, the pressure tool has an inner portion 41 alternately formed at intervals equal to the interval between the leads 21a of the semiconductor device, and a convex portion coinciding with the alternately formed grooves is equal to the interval between the leads 21a. Outer portions 43 formed at equal intervals are provided. That is, when the inner part 41 and the outer part 43 of the pressure tool abut, the grooves of the inner part 41 and the convex parts of the outer part 43 are formed to be in contact with each other.
또한, 패키지(30)에는 지그부(도시하지 않음)에 의한 집적회로부(21)의 이동을 가이드하기 위한 가이드홀(33)이 구비된다. 압력툴에 의해 리드(21a)의 각각이 지그재그식으로 배열된 집적회로부(21)는 패키지(30)에 접합되어 내부회로가 보호된다. 그러나, 리드(21a)의 각각을 패키지(30)의 대응되는 리드홀(31)의 각각에 삽입하여 접합시키는 경우에, 리드(21a) 각각의 위치와 리드홀(31) 각각의 위치가 일치되지 않으면, 리드(21a)가 파손되는 경우가 발생된다. 따라서, 가이드홀(33)은 집적회로부(21)를 이동시키는 지그부가 정확한 위치를 설정하도록 가이드한다.In addition, the package 30 is provided with a guide hole 33 for guiding the movement of the integrated circuit unit 21 by the jig unit (not shown). The integrated circuit portion 21 in which each of the leads 21a is arranged in a zigzag manner by the pressure tool is bonded to the package 30 to protect the internal circuit. However, in the case where each of the leads 21a is inserted and joined to each of the corresponding lead holes 31 of the package 30, the position of each of the leads 21a and the position of each of the lead holes 31 do not coincide. Otherwise, the lead 21a may be broken. Thus, the guide hole 33 guides the jig portion for moving the integrated circuit portion 21 to set the correct position.
도 5는 본 발명에 따른 반도체 디바이스를 제조하는 과정을 도시한 흐름도이다. 도면을 참조하여 본 발명을 보다 상세하게 설명한다.5 is a flowchart illustrating a process of manufacturing a semiconductor device according to the present invention. The present invention will be described in more detail with reference to the drawings.
집적회로부(21)에 소정 간격의 직선적으로 배열된 복수의 리드(21a)와 일치되는 수의 리드홀(31)을 패키지(30)에 지그재그식으로 배열한다(S501). 여기서, 리드홀(31) 중 기판 내의 굵게 드로잉된 패턴에 연결되는 리드홀(31a)은 패키지(30)의 외측에 배열되며, 얇게 드로잉된 패턴에 연결되는 리드홀(31b)은 패키지(30)의 내측에 배열되는 것이 바람직하다.The number of lead holes 31 corresponding to the plurality of leads 21a linearly arranged at predetermined intervals in the integrated circuit unit 21 is arranged in a zigzag manner in the package 30 (S501). Here, the lead holes 31a of the lead holes 31 connected to the thickly drawn pattern in the substrate are arranged outside the package 30, and the lead holes 31b connected to the thinly drawn pattern are the package 30. It is preferably arranged inside of.
또한, 패키지(30)에는 집적회로부(21)의 이동을 가이드하기 위한 가이드홀(33)이 형성된다(S503). 이 경우, 가이드홀(31)은 패키지(30)의 대향하는 방향에 적어도 둘 이상이 구비되는 것이 바람직하다. 본 실시예에서는 패키지(30)의 꼭지점 방향에 서로 대향하는 방향으로 두 개를 구비하였다.In addition, the package 30 is formed with a guide hole 33 for guiding the movement of the integrated circuit unit 21 (S503). In this case, it is preferable that at least two guide holes 31 are provided in opposite directions of the package 30. In this embodiment, two are provided in the direction opposite to each other in the vertex direction of the package 30.
집적회로부(21)는 지그부(도시하지 않음)에 의해 압력툴로 이동된다. 압력툴은 수직방향의 홈이 집적회로부(21)의 리드(21a)의 간격과 동일한 간격으로 교번적으로 형성된 내측부(41), 및 내측부(41)에 형성된 홈에 일치되는 볼록부가 리드(21a)의 간격과 동일한 간격으로 교번적으로 형성된 외측부(43)를 구비한다. 이때, 압력툴의 내측부(41)와 외측부(43)를 맞대면, 내측부(41)의 홈과 외측부(43)의 볼록부는 일치되어 맞닿도록 형성된다.The integrated circuit portion 21 is moved to the pressure tool by a jig portion (not shown). In the pressure tool, the grooves in the vertical direction are alternately formed at the inner portion 41 alternately formed at the same interval as the lead 21a of the integrated circuit portion 21, and the convex portions corresponding to the grooves formed at the inner portion 41 are the leads 21a. The outer portion 43 is alternately formed at the same interval as the interval of. At this time, when the inner part 41 and the outer part 43 of the pressure tool abut, the grooves of the inner part 41 and the convex parts of the outer part 43 are formed to be in contact with each other.
집적회로부(21)는 패키지(30)의 내측에 배열된 리드홀(33b)에 대응되는 리드(21a)가 압력툴의 내측부(41)의 홈에 일치되도록 내측부(41)로 이동된다(S505). 압력툴의 외측부(43)는 이동된 집적회로부(21)의 리드(21a)에 소정의 압력을 가한다(S507). 이때, 압력툴의 외측부(43)를 통해 가해진 압력에 의해 내측부(41)의 홈에 일치되도록 위치된 리드(21a)는 집적회로부(21)의 내측방향으로 절곡된다.The integrated circuit portion 21 is moved to the inner portion 41 so that the leads 21a corresponding to the lead holes 33b arranged inside the package 30 coincide with the grooves of the inner portion 41 of the pressure tool (S505). . The outer portion 43 of the pressure tool applies a predetermined pressure to the lead 21a of the integrated circuit portion 21 moved (S507). At this time, the lead 21a positioned to coincide with the groove of the inner portion 41 by the pressure applied through the outer portion 43 of the pressure tool is bent in the inward direction of the integrated circuit portion 21.
압력툴에 의해 리드(21a)가 절곡된 집적회로부(21)는 각각의 리드(21a)가 패키지(30)의 대응되는 각각의 리드홀(31)에 일치되도록 지그부에 의해 패키지(30)로 이동된다(S509). 이때, 집적회로부(21)를 패키지(30)로 이동시키는 지그부는 패키지(30)에 형성된 가이드홀(33)을 통해 집적회로부(21)의 각각의 리드(21a)를 패키지(30)의 대응되는 각각의 리드홀(31)에 일치시키게 된다.The integrated circuit portion 21 in which the leads 21a are bent by the pressure tool is transferred to the package 30 by the jig portion so that each lead 21a is matched with the corresponding lead hole 31 of the package 30. It is moved (S509). In this case, the jig unit for moving the integrated circuit unit 21 to the package 30 may correspond to each lead 21a of the integrated circuit unit 21 through the guide hole 33 formed in the package 30. Each lead hole 31 is matched.
집적회로부(21)의 각각의 리드(21a)가 패키지(30)의 대응되는 각각의 리드홀(31)에 일치되면, 집적회로부(21)의 각각의 리드(21a)는 대응되는 각각의 리드홀(31)에 삽입되며 그 후, 집적회로부(21)와 패키지(30)는 접합된다(S511).When each lead 21a of the integrated circuit portion 21 coincides with a corresponding respective lead hole 31 of the package 30, each lead 21a of the integrated circuit portion 21 corresponds to a respective lead hole corresponding thereto. The integrated circuit unit 21 and the package 30 are then bonded (S511).
이로써, 반도체 디바이스의 리드는 지그재그식으로 배열되게 되므로 단자수가 많은 경우에도 와이어 본딩의 유효면적을 확보할 수 있게 된다.As a result, since the leads of the semiconductor device are arranged in a zigzag manner, an effective area of wire bonding can be ensured even when the number of terminals is large.
본 발명에 따르면, 반도체 디바이스의 고집적화 및 다기능화에 따라 반도체 디바이스의 외부단자의 수가 증가되더라도 각 외부단자의 간격을 좁혀 많은 수의 단자수를 확보할 수 있을 뿐만아니라, 와이어 본딩의 유효면적도 확보할 수 있게 된다.According to the present invention, even if the number of external terminals of the semiconductor device is increased according to the high integration and multifunctionality of the semiconductor device, not only the number of terminals can be secured by narrowing the interval of each external terminal, but also the effective area of wire bonding is secured. You can do it.
이상에서는 본 발명의 바람직한 실시예에 대해서 도시하고 설명하였으나, 본 발명은 상술한 특정의 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변형 실시가 가능한 것은 물론이고, 그와 같은 변경은 청구범위 기재의 범위 내에 있게 된다.Although the preferred embodiments of the present invention have been illustrated and described above, the present invention is not limited to the specific embodiments described above, and the present invention is not limited to the specific embodiments of the present invention without departing from the spirit of the present invention as claimed in the claims. Anyone skilled in the art can make various modifications, as well as such modifications are within the scope of the claims.
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Patent event date: 20040519 Comment text: Decision to Refuse Application Patent event code: PE06012S01D Patent event date: 20031129 Comment text: Notification of reason for refusal Patent event code: PE06011S01I |